JP2009158590A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2009158590A JP2009158590A JP2007332716A JP2007332716A JP2009158590A JP 2009158590 A JP2009158590 A JP 2009158590A JP 2007332716 A JP2007332716 A JP 2007332716A JP 2007332716 A JP2007332716 A JP 2007332716A JP 2009158590 A JP2009158590 A JP 2009158590A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- column direction
- forming
- interval
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【解決手段】NOR型フラッシュメモリのメモリセルトランジスタは、列方向の一方で隣接する他のメモリセルトランジスタとソース拡散層28bを共有するとともに、列方向の他方で隣接するさらに他のメモリセルトランジスタとドレイン拡散層28aを共有する。ソースのローカルインターコネクト溝と、ドレインのコンタクトプラグ37aは、いずれもセルフアラインにより形成される。ソース拡散層28bの列方向の幅は、ドレイン拡散層28aの列方向の幅よりも狭い。
【選択図】図3
Description
半導体基板と、
列方向に延び、行方向に所定の間隔をおいて配置され、前記半導体基板の素子形成領域を分離する素子分離領域と、
前記半導体基板上に形成されたトンネル絶縁膜、前記行方向に延びこのトンネル絶縁膜および前記素子分離領域を横断するように形成されたゲート電極、前記半導体基板の素子形成領域に形成されたドレイン拡散層、および前記ゲート電極を挟み前記ドレイン拡散層と反対側の前記半導体基板の素子形成領域に形成されたソース拡散層、を有する複数のメモリセルトランジスタと、
前記メモリセルトランジスタの前記ドレイン拡散層に接続するように、セルフアラインにより形成された第1のコンタクトプラグと、
前記列方向に延び、下方に位置する前記第1のコンタクトプラグに接続されたビット線と、
前記行方向に延び、前記メモリセルトランジスタの前記ソース拡散層に接続するように、セルフアラインにより形成されたローカルインターコネクトと、
前記ローカルインターコネクトに接続された共通ソース線と、を備え、
前記メモリセルトランジスタは、列方向の一方で隣接する他のメモリセルトランジスタとソース拡散層を共有するとともに、列方向の他方で隣接するさらに他のメモリセルトランジスタとドレイン拡散層を共有し、
前記ソース拡散層の前記列方向の幅は、前記ドレイン拡散層の前記列方向の幅よりも狭いことを特徴とする。
半導体基板の素子形成領域を分離し列方向に延びる素子分離領域を形成し、
前記列方向に第1の間隔と前記第1の間隔より狭い第2の間隔が交互となるように配置され、前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域の前記第1の間隔部分にドレイン拡散層を、前記素子形成領域の前記第2の間隔にソース拡散層を形成し、
前記ゲート電極上、前記ソース拡散層上、および前記ドレイン拡散層上に、層間絶縁層を形成し、
穴状に開口した開口部を有する第1のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ドレイン拡散層に貫通するコンタクトホールを形成し、
前記行方向に延び、溝状の開口部を有し、この開口部の前記列方向の幅が前記第1のレジストパターンの前記開口部の前記列方向の幅よりも狭い第2のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ソース拡散層に貫通し前記素子分離領域及び前記素子形成領域を横断するローカルインターコネクト溝を形成し、
前記コンタクトホールに前記ドレイン拡散層に接続されたコンタクトプラグを形成するととともに、前記ローカルインターコネクト溝に前記ソース拡散層に接続されたローカルインターコネクトを形成することを特徴とする。
半導体基板の素子形成領域を分離し列方向に延びる素子分離領域を形成し、
前記列方向に第1の間隔と前記第1の間隔より狭い第2の間隔が交互となるように配置され、前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域の前記第1の間隔部分にドレイン拡散層を、前記素子形成領域の前記第2の間隔にソース拡散層を形成し、
前記ゲート電極上、前記ソース拡散層上、および前記ドレイン拡散層上に、層間絶縁層を形成し、
前記行方向に延び、溝状の開口部を有し、この開口部の前記列方向の幅が前記第1のレジストパターンの前記開口部の前記列方向の幅よりも狭い第2のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ソース拡散層に貫通し前記素子分離領域及び前記素子形成領域を横断するローカルインターコネクト溝を形成し、
穴状に開口した開口部を有する第1のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ドレイン拡散層に貫通するコンタクトホールを形成し、
前記コンタクトホールに前記ドレイン拡散層に接続されたコンタクトプラグを形成するととともに、前記ローカルインターコネクト溝に前記ソース拡散層に接続されたローカルインターコネクトを形成することを特徴とする。
半導体基板の素子形成領域を分離し列方向に延びる素子分離領域を形成し、
前記列方向に第1の間隔と前記第1の間隔より狭い第2の間隔が交互となるように配置され、前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域の前記第1の間隔部分にドレイン拡散層を、前記素子形成領域の前記第2の間隔にソース拡散層を形成し、
前記ゲート電極上、前記ソース拡散層上、および前記ドレイン拡散層上に、層間絶縁層を形成し、
コンタクトホールを形成するための穴状に開口した第1の開口部、およびローカルインターコネクト溝を形成するための行方向に溝状に開口し前記列方向の幅が前記第1の開口部の前記列方向の幅よりも狭い第2の開口部を有するレジストパターンを1度の露光現像により形成し、
前記レジストパターンをマスクとして、ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ドレイン拡散層に貫通する前記コンタクトホールと、前記ソース拡散層に貫通し前記素子分離領域及び前記素子形成領域を横断する前記ローカルインターコネクト溝と、を形成し、
前記コンタクトホールに前記ドレイン拡散層に接続されたコンタクトプラグを形成するととともに、前記ローカルインターコネクト溝に前記ソース拡散層に接続されたローカルインターコネクトを形成することを特徴とする。
第1のバリアメタル層36及び第1のコンタクトプラグ(ドレインコンタクト層)37aおよびローカルインターコネクト37bの形成を行う。
BL ビット線
LI ソースのローカルインターコネクト
CSL 共通ソース線
WL ワード線
DC ドレインコンタクト
10 半導体基板
11 pウエル
12 第1の酸化シリコン層
13 第1の多結晶シリコン層
14 第1の窒化シリコン層
15 第2の酸化シリコン層
16 トレンチ
17 素子形成領域
18 素子分離領域
19 第2の多結晶シリコン層
20 ゲート間絶縁層
21 第3の多結晶シリコン層
22 タングステンシリサイド層
23 第3の窒化シリコン層
24 第4の酸化シリコン層
25 低濃度のn型不純物領域
26 サイドウォールスペーサ
27 ゲート電極
28a 高濃度のn型不純物領域(ドレイン拡散層)
28b 高濃度のn型不純物領域(ソース拡散層)
29 第2の窒化シリコン層
30 層間絶縁層
31 レジストパターン
32 ドレインコンタクト加工窓パターン32
33 レジストパターン
34 ソースのローカルインターコネクト加工溝パターン
35a ドレインコンタクトホール
35b ソースのローカルインターコネクト溝
36 第1のバリアメタル層
37a 第1のコンタクトプラグ(ドレインコンタクト層)
37b ローカルインターコネクト
38 第5の酸化シリコン層
39 第2のバリアメタル層
40a 第2のコンタクトプラグ
40b 第3のコンタクトプラグ
41 ビット線
42 共通ソース線
43 層間絶縁膜
44 メモリセルトランジスタ
100 NOR型フラッシュメモリ
Claims (5)
- 半導体基板と、
列方向に延び、行方向に所定の間隔をおいて配置され、前記半導体基板の素子形成領域を分離する素子分離領域と、
前記半導体基板上に形成されたトンネル絶縁膜、前記行方向に延びこのトンネル絶縁膜および前記素子分離領域を横断するように形成されたゲート電極、前記半導体基板の素子形成領域に形成されたドレイン拡散層、および前記ゲート電極を挟み前記ドレイン拡散層と反対側の前記半導体基板の素子形成領域に形成されたソース拡散層、を有する複数のメモリセルトランジスタと、
前記メモリセルトランジスタの前記ドレイン拡散層に接続するように、セルフアラインにより形成された第1のコンタクトプラグと、
前記列方向に延び、下方に位置する前記第1のコンタクトプラグに接続されたビット線と、
前記行方向に延び、前記メモリセルトランジスタの前記ソース拡散層に接続するように、セルフアラインにより形成されたローカルインターコネクトと、
前記ローカルインターコネクトに接続された共通ソース線と、を備え、
前記メモリセルトランジスタは、列方向の一方で隣接する他のメモリセルトランジスタとソース拡散層を共有するとともに、列方向の他方で隣接するさらに他のメモリセルトランジスタとドレイン拡散層を共有し、
前記ソース拡散層の前記列方向の幅は、前記ドレイン拡散層の前記列方向の幅よりも狭い
ことを特徴とするNOR型フラッシュメモリ。 - 前記第1のコンタクトプラグと前記ビット線との間に接続された第2のコンタクトプラグをさらに備え、
前記第1のコンタクトプラグは、前記ドレイン拡散層と接続された下部よりも前記第2のコンタクトプラグと接続された上部の方が、前記列方向に幅が広くなっており、
前記第2のコンタクトプラグの底面は、前記列方向の幅が前記第1のコンタクトプラグの前記列方向における上面の幅以上の幅を有する
ことを特徴とする請求項1に記載のNOR型フラッシュメモリ。 - 半導体基板の素子形成領域を分離し列方向に延びる素子分離領域を形成し、
前記列方向に第1の間隔と前記第1の間隔より狭い第2の間隔が交互となるように配置され、前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域の前記第1の間隔部分にドレイン拡散層を、前記素子形成領域の前記第2の間隔にソース拡散層を形成し、
前記ゲート電極上、前記ソース拡散層上、および前記ドレイン拡散層上に、層間絶縁層を形成し、
穴状に開口した開口部を有する第1のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ドレイン拡散層に貫通するコンタクトホールを形成し、
前記行方向に延び、溝状の開口部を有し、この開口部の前記列方向の幅が前記第1のレジストパターンの前記開口部の前記列方向の幅よりも狭い第2のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ソース拡散層に貫通し前記素子分離領域及び前記素子形成領域を横断するローカルインターコネクト溝を形成し、
前記コンタクトホールに前記ドレイン拡散層に接続されたコンタクトプラグを形成するととともに、前記ローカルインターコネクト溝に前記ソース拡散層に接続されたローカルインターコネクトを形成する
ことを特徴とするNOR型フラッシュメモリの製造方法。 - 半導体基板の素子形成領域を分離し列方向に延びる素子分離領域を形成し、
前記列方向に第1の間隔と前記第1の間隔より狭い第2の間隔が交互となるように配置され、前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域の前記第1の間隔部分にドレイン拡散層を、前記素子形成領域の前記第2の間隔にソース拡散層を形成し、
前記ゲート電極上、前記ソース拡散層上、および前記ドレイン拡散層上に、層間絶縁層を形成し、
前記行方向に延び、溝状の開口部を有し、この開口部の前記列方向の幅が前記第1のレジストパターンの前記開口部の前記列方向の幅よりも狭い第2のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ソース拡散層に貫通し前記素子分離領域及び前記素子形成領域を横断するローカルインターコネクト溝を形成し、
穴状に開口した開口部を有する第1のレジストパターンをマスクとして、前記ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ドレイン拡散層に貫通するコンタクトホールを形成し、
前記コンタクトホールに前記ドレイン拡散層に接続されたコンタクトプラグを形成するととともに、前記ローカルインターコネクト溝に前記ソース拡散層に接続されたローカルインターコネクトを形成する
ことを特徴とするNOR型フラッシュメモリの製造方法。 - 半導体基板の素子形成領域を分離し列方向に延びる素子分離領域を形成し、
前記列方向に第1の間隔と前記第1の間隔より狭い第2の間隔が交互となるように配置され、前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域の前記第1の間隔部分にドレイン拡散層を、前記素子形成領域の前記第2の間隔にソース拡散層を形成し、
前記ゲート電極上、前記ソース拡散層上、および前記ドレイン拡散層上に、層間絶縁層を形成し、
コンタクトホールを形成するための穴状に開口した第1の開口部、およびローカルインターコネクト溝を形成するための行方向に溝状に開口し前記列方向の幅が前記第1の開口部の前記列方向の幅よりも狭い第2の開口部を有するレジストパターンを1度の露光現像により形成し、
前記レジストパターンをマスクとして、ゲート電極に対してセルフアラインで前記層間絶縁膜をエッチングすることにより、前記ドレイン拡散層に貫通する前記コンタクトホールと、前記ソース拡散層に貫通し前記素子分離領域及び前記素子形成領域を横断する前記ローカルインターコネクト溝と、を形成し、
前記コンタクトホールに前記ドレイン拡散層に接続されたコンタクトプラグを形成するととともに、前記ローカルインターコネクト溝に前記ソース拡散層に接続されたローカルインターコネクトを形成する
ことを特徴とするNOR型フラッシュメモリの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007332716A JP2009158590A (ja) | 2007-12-25 | 2007-12-25 | 半導体装置及びその製造方法 |
US12/336,907 US7977731B2 (en) | 2007-12-25 | 2008-12-17 | NOR flash memory and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007332716A JP2009158590A (ja) | 2007-12-25 | 2007-12-25 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009158590A true JP2009158590A (ja) | 2009-07-16 |
Family
ID=40787560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007332716A Pending JP2009158590A (ja) | 2007-12-25 | 2007-12-25 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7977731B2 (ja) |
JP (1) | JP2009158590A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011205047A (ja) * | 2010-03-26 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
US8450784B2 (en) | 2010-04-09 | 2013-05-28 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101874585B1 (ko) * | 2012-03-19 | 2018-07-04 | 삼성전자주식회사 | 소자분리막을 가지는 반도체 소자 |
US9269611B2 (en) * | 2014-01-21 | 2016-02-23 | GlobalFoundries, Inc. | Integrated circuits having gate cap protection and methods of forming the same |
CN104538366B (zh) * | 2014-12-31 | 2017-11-17 | 北京兆易创新科技股份有限公司 | 一种或非门闪存存储器及其制作方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0497568A (ja) * | 1990-08-15 | 1992-03-30 | Nec Corp | 不揮発性メモリ及びその製造方法 |
JPH0774326A (ja) * | 1993-09-01 | 1995-03-17 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2000040806A (ja) * | 1998-07-11 | 2000-02-08 | Samsung Electronics Co Ltd | Nor型フラッシュメモリ装置の製造方法 |
JP2000091450A (ja) * | 1998-09-09 | 2000-03-31 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2001196482A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリのソースコンタクトモニタリング方法 |
JP2005175210A (ja) * | 2003-12-11 | 2005-06-30 | Sharp Corp | 半導体装置及びその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5190887A (en) * | 1991-12-30 | 1993-03-02 | Intel Corporation | Method of making electrically erasable and electrically programmable memory cell with extended cycling endurance |
US5907781A (en) | 1998-03-27 | 1999-05-25 | Advanced Micro Devices, Inc. | Process for fabricating an integrated circuit with a self-aligned contact |
JP2006303009A (ja) * | 2005-04-18 | 2006-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2006318985A (ja) | 2005-05-10 | 2006-11-24 | Sharp Corp | 半導体記憶装置 |
JP4664823B2 (ja) * | 2006-01-17 | 2011-04-06 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法。 |
-
2007
- 2007-12-25 JP JP2007332716A patent/JP2009158590A/ja active Pending
-
2008
- 2008-12-17 US US12/336,907 patent/US7977731B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0497568A (ja) * | 1990-08-15 | 1992-03-30 | Nec Corp | 不揮発性メモリ及びその製造方法 |
JPH0774326A (ja) * | 1993-09-01 | 1995-03-17 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2000040806A (ja) * | 1998-07-11 | 2000-02-08 | Samsung Electronics Co Ltd | Nor型フラッシュメモリ装置の製造方法 |
JP2000091450A (ja) * | 1998-09-09 | 2000-03-31 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2001196482A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリのソースコンタクトモニタリング方法 |
JP2005175210A (ja) * | 2003-12-11 | 2005-06-30 | Sharp Corp | 半導体装置及びその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011205047A (ja) * | 2010-03-26 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
US8723242B2 (en) | 2010-03-26 | 2014-05-13 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
US8450784B2 (en) | 2010-04-09 | 2013-05-28 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
Publication number | Publication date |
---|---|
US20090159956A1 (en) | 2009-06-25 |
US7977731B2 (en) | 2011-07-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9960181B1 (en) | Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof | |
JP3917063B2 (ja) | 半導体装置及びその製造方法 | |
US7948021B2 (en) | Semiconductor memory device and method of fabricating the same | |
US7521318B2 (en) | Semiconductor device and method of manufacturing the same | |
US6664155B2 (en) | Method of manufacturing semiconductor device with memory area and logic circuit area | |
US8193058B2 (en) | Method of manufacturing semiconductor device | |
JP2005332885A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US6706579B2 (en) | Method of manufacturing semiconductor device | |
US6656794B2 (en) | Method of manufacturing semiconductor device including a memory area and a logic circuit area | |
US6930000B2 (en) | Method of manufacturing semiconductor device | |
US7592221B2 (en) | Semiconductor memory device and manufacturing method thereof | |
US6849553B2 (en) | Method of manufacturing semiconductor device | |
US6815291B2 (en) | Method of manufacturing semiconductor device | |
JP2009158590A (ja) | 半導体装置及びその製造方法 | |
JP2008205379A (ja) | 不揮発性半導体メモリ及びその製造方法 | |
CN111180458B (zh) | 3d存储器件及其制造方法 | |
JP4799189B2 (ja) | 半導体装置の製造方法 | |
JP2008187051A (ja) | 半導体記憶装置 | |
JP2008211027A (ja) | 半導体装置の製造方法 | |
JP2011119508A (ja) | 半導体装置の製造方法 | |
JP5175889B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2008251942A (ja) | 半導体装置およびその製造方法 | |
JP2009076636A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2010034291A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2008192890A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100302 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120904 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120913 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121031 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130205 |