KR101874585B1 - 소자분리막을 가지는 반도체 소자 - Google Patents

소자분리막을 가지는 반도체 소자 Download PDF

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Abstract

반도체 소자는 복수의 활성 영역을 정의하는 소자분리막을 포함한다. 복수의 활성 영역은 제1 방향의 단축 및 제2 방향의 장축을 가지는 상면을 포함하고, 제1 방향 및 제2 방향을 따라 서로 이격된 상태로 반복적으로 형성되어 있다. 소자분리막은 복수의 활성 영역 중 제1 방향에서 가장 가까운 한 쌍의 활성 영역인 단축 활성 영역 쌍의 측벽들에 접하면서 단축 활성 영역 쌍 사이의 제1 최단 거리를 따라 끊어짐 없이 연장되어 있는 제1 절연막을 포함한다.

Description

소자분리막을 가지는 반도체 소자{Semiconductor device having isolation region}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 소자분리막을 가지는 반도체 소자에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 반도체 소자에 포함되는 개별 단위 소자들은 더욱 인접하게 되며, 이러한 개별 단위 소자들 간의 전기적인 분리를 위한 소자분리막의 기능이 더욱 중요해지고 있다. 그러나, 반도체 소자의 피쳐 사이즈 (feature size)가 미세화됨에 따라 반도체 소자의 활성 영역과, 상기 활성 영역을 정의하는 소자분리막도 그 치수가 점차 작아져서, 미세화된 반도체 소자에서의 전기적 특성 저하를 방지하고 신뢰성을 유지하기 위한 기술이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 미세화된 반도체 소자에서의 전기적 특성 저하를 방지하고 신뢰성을 유지할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 제1 방향의 단축 및 제2 방향의 장축을 가지는 상면을 포함하고, 상기 제1 방향 및 상기 제2 방향을 따라 서로 이격된 상태로 반복적으로 형성되어 있는 복수의 활성 영역과, 상기 복수의 활성 영역을 정의하는 소자분리막을 포함한다. 상기 소자분리막은 상기 복수의 활성 영역 중 상기 제1 방향에서 가장 가까운 한 쌍의 활성 영역인 단축 활성 영역 쌍의 측벽들에 접하면서 상기 단축 활성 영역 쌍 사이의 제1 최단 거리를 따라 끊어짐 없이 연장되어 있는 제1 절연막을 포함한다.
상기 제1 절연막은 상기 복수의 활성 영역 중 상기 제2 방향에서 서로 가장 가까운 한 쌍의 활성 영역인 장축 활성 영역 쌍의 측벽들에 접하면서 상기 장축 활성 영역 쌍 사이의 제2 최단 거리를 따라 끊어짐 없이 연장될 수 있다.
상기 소자분리막은 상기 제1 절연막으로만 이루어질 수 있다.
일부 실시예에서, 상기 제1 절연막은 상기 복수의 활성 영역 중 상기 제2 방향에서 서로 가장 가까운 한 쌍의 활성 영역인 장축 활성 영역 쌍의 측벽들에 접하면서 상기 장축 활성 영역 쌍 사이의 제2 최단 거리상에서 상기 장축 활성 영역 쌍의 측벽들을 제1 폭으로 덮는다. 그리고, 상기 제1 최단 거리는 상기 제1 폭의 2 배와 같거나 그보다 더 작고, 상기 제2 최단 거리는 상기 제1 폭의 2 배보다 더 크다. 상기 소자분리막은 상기 제1 절연막에 의해 포위되는 측벽 및 저면을 가지고 상기 제2 최단 거리상에 위치되는 제2 절연막을 더 포함할 수 있다.
일부 실시예에서, 상기 단축 활성 영역 쌍은 상기 제1 방향을 따라 일부만 오버랩되도록 상기 제2 방향을 따라 서로 반대 방향으로 시프트(shift) 되어, 서로 어긋나게 얼라인되어 있고, 상기 단축 활성 영역 쌍 사이에는 상기 제2 절연막이 없다.
상기 제2 절연막은 그 내부가 그 외측 표면에서와 동일 물질로 채워져 있는 솔리드 필라 (solid pillar) 형상을 가질 수 있다.
일부 실시예에서, 상기 제2 최단 거리를 횡단하여 연장되는 워드 라인과, 상기 워드 라인과 상기 복수의 활성 영역 사이에 개재되어 있는 게이트 절연막을 더 포함하고, 상기 제2 절연막은 상기 게이트 절연막을 사이에 두고 상기 워드 라인의 저면과 대면할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 활성 영역의 밀도가 서로 다른 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역에 위치되고, 제1 방향의 단축 및 제2 방향의 장축을 가지는 상면을 포함하고, 상기 제1 방향 및 상기 제2 방향을 따라 서로 이격된 상태로 반복적으로 형성되어 있는 복수의 제1 활성 영역과, 상기 제2 영역에 위치되는 복수의 제2 활성 영역과, 상기 제1 영역에서 상기 복수의 제1 활성 영역을 정의하는 제1 소자분리막과, 상기 제2 영역에서 상기 복수의 제2 활성 영역을 정의하는 제2 소자분리막을 포함한다. 상기 제1 소자분리막은 상기 복수의 제1 활성 영역 중 상기 제1 방향에서 가장 가까운 한 쌍의 제1 활성 영역인 단축 제1 활성 영역 쌍의 측벽들에 접하면서 상기 단축 제1 활성 영역 쌍 사이의 제1 최단 거리를 따라 끊어짐 없이 연장되어 있는 제1 절연막을 포함한다. 상기 제2 소자분리막은 상기 복수의 제2 활성 영역의 측벽을 덮는 트렌치 절연막과, 상기 트렌치 절연막을 덮는 절연 라이너와, 상기 절연 라이너 위에 형성된 갭필 절연막을 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자는 반도체 소자가 고도로 미세화된 피쳐 사이즈를 가지는 경우에도, 전력 소모 증가, 동작 속도 저하, 펀치쓰루 전압 감소 등과 같은 문제들이 발생되는 것을 억제할 수 있으며, 셀 리프레쉬를 개선할 수 있다. 또한, 트랜지스터들의 신뢰성이 디자인 룰의 변화에 상응하여 열화되지 않고 원하는 신뢰도를 유지할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 보여주는 평면도이다.
도 1b는 도 1a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다.
도 2a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 보여주는 평면도이다.
도 2b는 도 2a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다.
도 3a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성들의 평면 레이아웃이다.
도 3b는 도 3a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다.
도 3c는 도 3a의 3C - 3C' 선 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성들의 평면 레이아웃이다.
도 4b는 도 4a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다.
도 4c는 도 4a의 4C - 4C' 선 단면도이다.
도 5a 내지 도 5p는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6e는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 10은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 11은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(100)의 일부 구성을 보여주는 평면도이다. 도 1b는 도 1a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 소자(100)는 활성 영역의 밀도가 서로 다른 제1 영역(I) 및 제2 영역(II)을 가지는 기판(102)을 포함한다. 상기 기판(102)은 예를 들면 실리콘 웨이퍼와 같은 반도체 기판으로 이루어질 수 있다. 일부 실시예에서, 제1 영역(I)은 기판(102)에서의 활성 영역의 밀도가 비교적 높은 영역이고, 상기 제2 영역(II)은 기판(102)에서의 활성 영역의 밀도가 비교적 낮은 영역이다. 예를 들면, 제1 영역(I)은 반도체 메모리 소자의 셀 어레이 영역의 일부일 수 있으며, 제2 영역(II)은 코어(core) 영역 또는 주변 회로 영역의 일부일 수 있다.
상기 기판(102)의 제1 영역(I)에는 제1 소자분리막(130)에 의해 복수의 제1 활성 영역(110)이 정의되어 있다.
상기 복수의 제1 활성 영역(110)은 각각 제1 방향 (도 1a에서 X 방향)의 단축(X1)과, 제2 방향 (도 1a에서 Y 방향)의 장축(Y1)을 가지는 상면(110T)을 포함한다. 상기 복수의 제1 활성 영역(110)은 상기 제1 방향 (도 1a에서 X 방향) 및 상기 제2 방향 (도 1a에서 Y 방향)을 따라 서로 이격된 상태로 반복적으로 형성되어 있다.
상기 복수의 제1 활성 영역(110)에서, 상기 제1 방향 (도 1a에서 X 방향)에서 가장 가까운 한 쌍의 제1 활성 영역(110A, 110B)인 단축 제1 활성 영역 쌍(110A, 110B)은 이들 사이의 제1 최단 거리(L1)를 사이에 두고 서로 이격되어 있다. 또한, 상기 복수의 제1 활성 영역(110)에서, 상기 제2 방향 (도 1a에서 Y 방향)에서 서로 가장 가까운 한 쌍의 제1 활성 영역(110A, 110C)인 장축 제1 활성 영역 쌍(110A, 110C)은 이들 사이의 제2 최단 거리(L2)를 사이에 두고 서로 이격되어 있다. 일부 실시예에서, 상기 제2 최단 거리(L2)는 상기 제1 최단 거리(L1)보다 더 크다.
상기 제1 방향 (도 1a에서 X 방향)을 따라 상기 단축 제1 활성 영역 쌍(110A, 110B)이 서로 일부만 오버랩되도록 상기 단축 제1 활성 영역 쌍(110A, 110B)은 상기 제2 방향 (도 1a에서 Y 방향)을 따라 서로 반대 방향으로 시프트(shift) 되어, 서로 어긋나게 얼라인되어 있다.
상기 제1 소자분리막(130)은 제1 절연막(132) 및 복수의 제2 절연막(134)을 포함한다.
상기 제1 절연막(132)은 상기 단축 제1 활성 영역 쌍(110A, 110B)의 측벽들에 접하면서 상기 단축 제1 활성 영역 쌍(110A, 110B) 사이의 제1 최단 거리(L1)를 따라 끊어짐 없이 연장된다.
상기 제1 절연막(132)은 장축 제1 활성 영역 쌍(110A, 110C)의 측벽들에 접하면서 상기 제2 최단 거리(L2) 상에서 상기 장축 제1 활성 영역 쌍(110A, 110C)의 측벽들을 제1 폭(W1)으로 덮는다. 일부 실시예에서, 상기 제1 최단 거리(L1)는 상기 제1 폭(W1)의 2 배와 같거나 더 작고 (L1 ≤ 2*W1), 상기 제2 최단 거리(L2)는 상기 제1 폭(W1)의 2 배보다 더 크다 (L2 > 2*W1).
상기 복수의 제2 절연막(134)은 상기 복수의 제1 활성 영역(110)으로부터 상기 제1 절연막(132)의 제1 폭(W1) 만큼 이격되어 있고, 상기 장축 제1 활성 영역 쌍(110A, 110C) 사이의 제2 최단 거리(L2) 상에 위치되어 있다. 상기 복수의 제2 절연막(134)은 상기 제1 절연막(132)에 의해 포위되는 측벽(134S) 및 저면(134B)을 가진다. 일부 실시예에서, 상기 복수의 제2 절연막(134)은 상기 단축 제1 활성 영역 쌍(110A, 110B) 사이에는 형성되지 않는다. 일부 실시예에서, 상기 복수의 제2 절연막(134)은 그 내부가 그 외측 표면에서와 동일 물질로 채워져 있는 솔리드 필라 (solid pillar) 형상을 갖는다.
도 1a 및 도 1b에서는 상기 제1 소자분리막(130)이 상기 제1 절연막(132) 및 복수의 제2 절연막(134)으로만 구성되는 경우를 예시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 상기 제1 절연막(132) 및 제2 절연막(134)과는 다른 성분을 포함할 수도 있다. 일부 실시예에서, 상기 제1 소자분리막(130)은 상기 제1 절연막(132) 및 복수의 제2 절연막(134) 중에서 선택되는 적어도 하나의 내부 및/또는 그 주위에 형성되어 있는 보이드(void) 영역들을 포함할 수 있다.
상기 기판(102)의 제2 영역(II)에는 제2 소자분리막(140)에 의해 복수의 제2 활성 영역(120)이 정의되어 있다.
상기 제2 소자분리막(140)은 상기 복수의 제2 활성 영역(120)의 측벽(120S)을 덮는 트렌치 절연막(142)과, 상기 트렌치 절연막(142)을 덮는 절연 라이너(144)와, 상기 절연 라이너(144) 위에 형성된 갭필 절연막(146)을 포함한다.
일부 실시예에서, 제2 영역(II)에 있는 트렌치 절연막(142)의 두께(T1)는 제1 영역(I)에서의 제1 최단 거리(L1)의 1/2 과 같거나 더 크다 (0.5*L1 ≤ T1). 일부 실시예에서, 제2 영역 (II)에서 상기 절연 라이너(144)의 두께(T2)는 트렌치 절연막(142)의 두께(T1)보다 더 크다 (T1 < T2).
일부 실시예에서, 제1 영역(I)에 있는 제1 절연막(132)은 제2 영역(II)에 있는 트렌치 절연막(142)과 동일 물질로 이루어진다. 일부 실시예에서, 제1 영역(I)에 있는 복수의 제2 절연막(134)은 제2 영역(II)에 있는 절연 라이너(144)와 동일 물질로 이루어진다.
일부 실시예에서, 상기 제1 절연막(132), 상기 트렌치 절연막(142), 및 상기 갭필 절연막(146)은 산화막으로 이루어지고, 상기 복수의 제2 절연막(134) 및 상기 절연 라이너(144)는 질화막으로 이루어진다.
도 2a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(200)의 일부 구성을 보여주는 평면도이다. 도 2b는 도 2a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다. 도 2a 및 도 2b에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 2a 및 도 2b를 참조하면, 상기 기판(102)의 제1 영역(I)에는 제1 소자분리막(230)에 의해 복수의 제1 활성 영역(110)이 정의되어 있다.
상기 제1 소자분리막(230)은 제1 절연막(232)을 포함한다.
상기 제1 절연막(232)은 단축 제1 활성 영역 쌍(110A, 110B)의 측벽들에 접하면서 단축 제1 활성 영역 쌍(110A, 110B) 사이의 제1 최단 거리(L1)를 따라 끊어짐 없이 연장된다. 또한, 상기 제1 절연막(232)은 장축 제1 활성 영역 쌍(110A, 110C)의 측벽들에 접하면서 상기 장축 제1 활성 영역 쌍(110A, 110C) 사이의 제2 최단 거리(L2)를 따라 끊어짐 없이 연장되어 있다.
도 2a 및 도 2b에서는 상기 제1 소자분리막(230)이 상기 제1 절연막(232)으로만 구성되는 경우를 예시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 상기 제1 절연막(232)과는 다른 성분을 포함할 수도 있다. 일부 실시예에서, 상기 제1 소자분리막(230)은 상기 제1 절연막(232)의 내부 및/또는 그 주위에 형성되어 있는 보이드 영역들을 포함할 수 있다.
상기 기판(102)의 제2 영역(II)에는 제2 소자분리막(240)에 의해 복수의 제2 활성 영역(120)이 정의되어 있다.
상기 제2 소자분리막(240)은 상기 복수의 제2 활성 영역(120)의 측벽(120S)을 덮는 트렌치 절연막(242)과, 상기 트렌치 절연막(242)을 덮는 절연 라이너(244)와, 상기 절연 라이너(244) 위에 형성된 갭필 절연막(246)을 포함한다.
일부 실시예에서, 제2 영역(II)에 있는 트렌치 절연막(242)의 두께(T3)는 제1 영역(I)에서의 제2 최단 거리(L2)의 1/2 과 같거나 더 크다 (0.5*L2 ≤ T3). 일부 실시예에서, 제2 영역 (II)에서 상기 절연 라이너(244)의 두께(T4)는 트렌치 절연막(242)의 두께(T3)보다 더 크다 (T3 < T4).
일부 실시예에서, 제1 영역(I)에 있는 제1 절연막(232)은 제2 영역(II)에 있는 트렌치 절연막(242)과 동일 물질로 이루어진다. 일부 실시예에서, 제1 영역(I)에 있는 제1 절연막(232)은 제2 영역(II)에 있는 절연 라이너(244)와 다른 물질로 이루어진다.
일부 실시예에서, 상기 제1 절연막(232), 상기 트렌치 절연막(242), 및 상기 갭필 절연막(246)은 산화막으로 이루어지고, 상기 절연 라이너(244)는 질화막으로 이루어진다.
도 3a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(300)의 일부 구성들의 평면 레이아웃이다. 도 3b는 도 3a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다. 도 3c는 도 3a의 3C - 3C' 선 단면도이다. 도 3a 내지 도 3c에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 3a 내지 도 3c를 참조하면, 반도체 소자(300)는 장축 제1 활성 영역 쌍(110A, 110C) 사이의 제2 최단 거리(L2)를 횡단하여 연장되는 복수의 매몰 워드 라인 (buried word line)(310)을 포함한다. 상기 복수의 매몰 워드 라인(310)은 복수의 제1 활성 영역(110) 및 소자분리막(130)을 횡단하여 형성된 복수의 트렌치(320) 내에 형성된다. 상기 복수의 트렌치(320)의 내벽은 복수의 게이트 절연막(312)에 의해 덮여 있다. 상기 복수의 게이트 절연막(312)은 복수의 매몰 워드 라인(310)과 복수의 제1 활성 영역(110) 사이에 개재된다. 상기 복수의 매몰 워드 라인(310)의 상면(310T)은 복수의 제1 활성 영역(110)의 상면(110T)보다 낮은 레벨에 위치된다. 상기 트렌치(320) 내에는 상기 복수의 매몰 워드 라인(310)을 덮는 복수의 매몰 절연막(330)이 형성되어 있다. 상기 복수의 매몰 절연막(330)의 상면(330T)은 복수의 제1 활성 영역(110)의 상면(110T)과 동일 레벨에 위치된다.
상기 제1 소자분리막(130)의 제1 절연막(132)과 상기 복수의 제1 활성 영역(110)은 각각 상기 복수의 게이트 절연막(312)을 사이에 두고 상기 복수의 워드 라인(310)과 대면한다. 상기 제1 소자분리막(130)에 포함된 복수의 제2 절연막(134)은 상기 게이트 절연막(312)을 사이에 두고 상기 복수의 워드 라인(310)의 저면(310B)과 대면한다.
도 3b에 예시된 바와 같이, 복수의 트렌치(320)의 저면중 기판(102)이 노출되는 부분의 저면 레벨이 소자분리막(130)이 노출되는 부분의 저면 레벨보다 더 높다. 이에 따라, 상기 매몰 워드 라인(310)의 저면은 복수의 트렌치(320)의 저면 프로파일에 대응하여 요철 형상을 가지며, 복수의 제1 활성 영역(110)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성된다.
일부 실시예에서, 상기 복수의 매몰 워드 라인(310)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어진다. 일부 실시예에서, 상기 복수의 게이트 절연막(312)은 ALD (atomic layer deposition) 공정에 의해 형성된 산화막으로 이루어진다. 다른 일부 실시예에서, 상기 복수의 게이트 절연막(312)은 실리콘 산화물, HfO2, Al2O3, HfAlO3, Ta2O3, TiO2, 또는 ONO (oxide/nitride/oxide) 중에서 선택되는 적어도 하나의 물질을 포함한다.
도 3a 내지 도 3c에 예시된 반도체 소자(300)에서 제1 영역(I)에 있는 복수의 제1 활성 영역(110)의 측벽은 비교적 큰 두께를 가지는 제1 절연막(132)에 의해 덮여 있고, 제2 영역(II)에 있는 복수의 제2 활성 영역(120)의 측벽은 비교적 큰 두께를 가지는 트렌치 절연막(142)에 의해 덮여 있다. 따라서, PMOS 트랜지스터의 경우, 캐리어인 홀에 의해 부수적으로 생성되어 원하지 않게 소자분리막 내부로 주입되는 전자들에 의해 야기되는 HEIP (hot electron induced punchthrough) 현상을 억제할 수 있고, 그 결과 전력 소모 증가, 동작 속도 저하, 펀치쓰루 전압 감소 등과 같은 문제들이 발생되는 것을 억제할 수 있으며, 셀 리프레쉬 (refresh)를 개선할 수 있다. 또한, 상기 반도체 소자(300)가 고도로 미세화된 피쳐 사이즈를 가지는 경우에도 트랜지스터들의 신뢰성이 디자인 룰의 변화에 상응하여 열화되지 않고 원하는 신뢰도를 유지할 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(400)의 일부 구성들의 평면 레이아웃이다. 도 4b는 도 4a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다. 도 4c는 도 4a의 4C - 4C' 선 단면도이다. 도 4a 내지 도 4c에 있어서, 도 1a 내지 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 4a 내지 도 4c를 참조하면, 반도체 소자(400)는 장축 제1 활성 영역 쌍(110A, 110C) 사이의 제2 최단 거리(L2)를 횡단하여 연장되는 복수의 매몰 워드 라인(410)을 포함한다. 상기 복수의 매몰 워드 라인(410)은 복수의 제1 활성 영역(110) 및 소자분리막(230)을 횡단하여 형성된 복수의 트렌치(420) 내에 형성된다. 상기 복수의 트렌치(420)의 내벽은 복수의 게이트 절연막(412)에 의해 덮여 있다. 상기 복수의 게이트 절연막(412)은 복수의 매몰 워드 라인(410)과 복수의 제1 활성 영역(110) 사이에 개재된다. 상기 복수의 매몰 워드 라인(410)의 상면(410T)은 복수의 제1 활성 영역(110)의 상면(110T)보다 낮은 레벨에 위치된다. 상기 복수의 트렌치(420) 내에는 상기 복수의 매몰 워드 라인(410)을 덮는 복수의 매몰 절연막(430)이 형성되어 있다. 상기 복수의 매몰 절연막(430)의 상면(430T)은 복수의 제1 활성 영역(110)의 상면(110T)과 동일 레벨에 위치된다.
상기 제1 소자분리막(230)의 제1 절연막(232)과 상기 복수의 제1 활성 영역(110)은 각각 상기 복수의 게이트 절연막(412)을 사이에 두고 상기 복수의 워드 라인(410)과 대면한다.
도 4b에 예시된 바와 같이, 복수의 트렌치(420)의 저면중 기판(102)이 노출되는 부분의 저면 레벨이 소자분리막(230)이 노출되는 부분의 저면 레벨보다 더 높다. 이에 따라, 상기 매몰 워드 라인(410)의 저면은 복수의 트렌치(420)의 저면 프로파일에 대응하여 요철 형상을 가지며, 복수의 제1 활성 영역(110)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성된다.
일부 실시예에서, 상기 복수의 매몰 워드 라인(410) 및 복수의 게이트 절연막(412)에 대한 보다 상세한 사항은 도 3a 내지 도 3c를 참조하여 복수의 매몰 워드 라인(310) 및 복수의 게이트 절연막(312)에 대하여 설명한 바와 같다.
도 4a 내지 도 4c에 예시된 반도체 소자(400)에서 제1 영역(I)에 있는 복수의 제1 활성 영역(110)을 정의하는 제1 소자분리막(230)은 제1 절연막(232)으로만 구성되고, 제2 영역(II)에 있는 복수의 제2 활성 영역(120)의 측벽은 비교적 큰 두께를 가지는 트렌치 절연막(242)에 의해 덮여 있다. 따라서, PMOS 트랜지스터의 경우, 캐리어인 홀에 의해 부수적으로 생성되어 원하지 않게 소자분리막 내부로 주입되는 전자들에 의해 야기되는 HEIP 현상을 억제할 수 있고, 그 결과 전력 소모 증가, 동작 속도 저하, 펀치쓰루 전압 감소 등과 같은 문제들이 발생되는 것을 억제할 수 있으며, 셀 리프레쉬를 개선할 수 있다. 또한, 상기 반도체 소자(300)가 고도로 미세화된 피쳐 사이즈를 가지는 경우에도 트랜지스터들의 신뢰성이 디자인 룰의 변화에 상응하여 열화되지 않고 원하는 신뢰도를 유지할 수 있다.
도 5a 내지 도 5p는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5p에서는 도 1a의 B1 - B1' 선 단면에 대응하는 부분과, B2 - B2' 선 단면에 대응하는 부분의 단면 구조들을 보여준다. 도 5a 내지 도 5p에 있어서, 도 1a 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 5a를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 기판(102)상에 제1 하드마스크층(512) 및 제2 하드마스크층(514)을 차례로 형성한다. 그 후, 제1 영역(I)에서 상기 제2 하드마스크층(514) 위에 복수의 몰드 마스크 패턴(516)을 형성한다.
상기 제1 하드마스크층(512) 및 상기 제2 하드마스크층(514)은 서로 다른 식각 선택비를 가지는 물질로 이루어진다. 또한, 상기 제2 하드마스크층(514) 및 상기 복수의 마스크 패턴(516)은 서로 다른 식각 선택비를 가지는 물질로 이루어진다.
일부 실시예에서, 상기 제1 하드마스크층(512)은 실리콘 산화막으로 이루어진다. 일부 실시예에서, 상기 제2 하드마스크층(514)은 폴리실리콘으로 이루어진다. 상기 제1 하드마스크층(512) 및 제2 하드마스크층(514)은 CVD (chemical vapor deposition) 공정에 의해 형성될 수 있다.
일부 실시예에서, 상기 복수의 몰드 마스크 패턴(516)은 탄소함유막 (이하, "SOH막"이라 함), 산화막 또는 질화막으로 이루어질 수 있다. 상기 SOH막은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물로 이루어질 수 있다. 상기 SOH막은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 유기화합물로 이루어질 수 있으며, 스핀 코팅 (spin coating) 공정에 의해 형성될 수 있다. 상기 복수의 몰드 마스크 패턴(516)을 형성하기 위하여 통상의 포토리소그래피 공정에 의해 형성된 포토레지스트 패턴(도시 생략)을 식각 마스크로 이용하는 식각 공정을 이용할 수 있다.
제1 영역(I)에서, 상기 복수의 몰드 마스크 패턴(516)은 제1 폭(WA1)을 가지고, 제1 피치(P1)로 반복 형성된다. 일부 실시예에서, 제1 폭(WA1)은 제1 피치(P1)의 1/4인 값을 가진다. 일부 실시예에서, 복수의 몰드 마스크 패턴(516)은 기판(102)상에서 제1 피치(P1)를 가지고 소정의 방향으로 반복 형성되는 복수의 라인 패턴으로 이루어진다.
도 5b를 참조하면, 상기 복수의 몰드 마스크 패턴(516)이 형성된 결과물상에 상기 복수의 몰드 마스크 패턴(516)의 상면 및 측벽을 덮는 마스크층(520)을 형성한다.
일부 실시예에서, 상기 마스크층(520)은 상기 복수의 몰드 마스크 패턴(516)의 상면 및 양 측벽을 균일한 두께로 덮는다.
상기 제2 하드마스크층(514)이 폴리실리콘으로 이루어지고 상기 복수의 몰드 마스크 패턴(516)이 SOH막으로 이루어진 경우, 상기 마스크층(520)은 산화막으로 이루어질 수 있다.
도 5c를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 상기 마스크층(520) (도 5b 참조)을 에치백하여, 제1 영역(I)에서는 복수의 몰드 마스크 패턴(516) 각각의 측벽을 덮는 복수의 스페이서(520A)를 형성하고, 제2 영역(II)에서는 상기 제2 하드마스크층(514)의 상면을 노출시킨다. 상기 복수의 스페이서(520A)는 루프(loop) 형상의 평면 구조를 갖는다.
일부 실시예에서, 상기 복수의 스페이서(520A)는 제2 폭(WA2)을 가진다. 일부 실시예에서, 상기 제2 폭(WA2)은 복수의 몰드 마스크 패턴(516)의 제1 폭(WA1)과 동일하다.
도 5d를 참조하면, 제1 영역(I)에서 복수의 몰드 마스크 패턴(516)을 제거하여, 복수의 스페이서(520A)로 이루어지는 각각의 루프 내에서 상기 제2 하드마스크층(514)의 상면이 노출되도록 한다.
도 5e를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 상기 복수의 스페이서(520A) 위에 상기 복수의 스페이서(520A)를 일부 노출시키는 트리밍(trimming) 마스크 패턴(522)을 형성한다.
상기 트리밍 마스크 패턴(522)이 형성된 후, 제1 영역(I)에서는 상기 트리밍 마스크 패턴(522) 주위에서 상기 복수의 스페이서(520A)의 일부가 외부로 노출된다. 상기 기판(102)상에서 상기 복수의 스페이서(520A)중 상기 트리밍 마스크 패턴(522)으로 덮여 있는 부분은 기판(102)에 복수의 제1 활성 영역(110)(도 1a 및 도 1b) 참조)이 형성되는 부분에 해당한다.
일부 실시예에서, 상기 트리밍 마스크 패턴(522)은 상기 복수의 스페이서(520A) 및 제2 하드마스크층(514)을 덮는 DBARC막 (developable bottom anti-reflective coating film)과, 상기 DBARC막을 덮는 포토레지스트 패턴을 포함한다.
도 5f를 참조하면, 상기 트리밍 마스크 패턴(522)을 식각 마스크로 하여 제1 영역(I)에서 노출된 복수의 스페이서(520A)를 식각하는 트리밍 공정을 행한다.
상기 트리밍 공정을 행한 결과, 제1 영역(I)에서 기판(102)에 복수의 제1 활성 영역(110)(도 1a 및 도 1b) 참조)이 형성될 부분과 수직으로 오버랩되는 영역에만 상기 복수의 스페이서(520A)가 남고, 복수의 스페이서(520A)의 나머지 부분은 제거된다.
도 5g를 참조하면, 상기 트리밍 마스크 패턴(360) (도 5e 참조)을 제거한 후, 제2 영역(II)에서 상기 제2 하드마스크층(514) 위에 복수의 광폭 마스크 패턴(530)을 형성한다.
상기 복수의 광폭 마스크 패턴(530)은 비교적 큰 치수의 갭(G1)을 사이에 두고 이격되어 있으며, 상기 갭(G1)을 통해 상기 제2 하드마스크층(514)의 상면을 노출시킨다. 일부 실시예에서, 상기 갭(G1)은 기판(102)의 제2 영역(II)에 형성될 소자분리용 트렌치의 폭에 대응한다.
일부 실시예에서, 상기 광폭 마스크 패턴(530)은 포토리소그래피 공정에 의해 형성된다. 예를 들면, 상기 광폭 마스크 패턴(530)은 평탄화된 상면을 갖는 SOH막과 상기 SOH막을 덮는 SiON막의 적층 구조로 이루어질 수 있다. 또 다른 예로서, 상기 광폭 마스크 패턴(530)은 DBARC막과, 상기 DBARC막을 덮는 포토레지스트 패턴으로 이루어질 수 있다.
도 5h를 참조하면, 제1 영역(I)에서는 복수의 스페이서(520A)를 식각 마스크로 이용하고, 제2 영역에서는 상기 광폭 마스크 패턴(530)을 식각 마스크로 이용하여, 제1 영역(I) 및 제2 영역(II)에서 상기 제2 하드마스크층(514)을 식각하여, 제1 영역(I) 및 제2 영역(II)에 복수의 제2 하드마스크 패턴(514A)을 형성한다.
상기 복수의 제2 하드마스크 패턴(514A)의 상면에는 상기 복수의 스페이서(520A)의 잔류물들과, 상기 광폭 마스크 패턴(530)의 잔류물들이 남아있을 수 있다.
도 5i를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 복수의 제2 하드마스크 패턴(514A)을 식각 마스크로 이용하여 상기 제1 하드마스크층(512)을 식각하여 복수의 제1 하드마스크 패턴(512A)을 형성한다.
상기 복수의 제1 하드마스크 패턴(512A)의 상면에는 상기 복수의 제2 하드마스크 패턴(514A)의 잔류물들이 남아있을 수 있다.
도 5j를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 복수의 제1 하드마스크 패턴(512A)을 식각 마스크로 이용하여 기판(102)의 노출된 영역을 식각하여, 기판(102)의 제1 영역(I)에는 복수의 제1 활성 영역(110)을 정의하는 제1 소자분리 트렌치(528A)를 형성하고, 제2 영역(II)에는 복수의 제2 활성 영역(120)을 정의하는 제2 소자분리 트렌치(528B)를 형성한다.
상기 제1 및 제2 소자분리 트렌치(528A, 528B)가 형성된 후, 기판(102) 위에 남아 있는 제1 하드마스크 패턴(512A)을 제거하여, 복수의 제1 활성 영역(110)의 상면(110T) 및 복수의 제2 활성 영역(120)의 상면(120T)을 각각 노출시킨다.
상기 제1 소자분리 트렌치(528A)는 비교적 폭이 작은 제1 스페이스(S1)와, 비교적 폭이 큰 제2 스페이스(S2)를 포함한다.
도 5k를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 기판(102)의 노출 표면에 폴리실리콘 박막(530)을 형성한다.
상기 폴리실리콘 박막(530)은 후속의 산화 공정시 복수의 제1 활성 영역(110)의 산화에 의한 소모량을 줄이고 복수의 제1 활성 영역(110)의 필요한 면적을 확보하여 셀 트랜지스터 스위칭 특성을 개선하기 위하여 형성한다. 일부 실시예에서, 상기 폴리실리콘 박막(530)은 제1 및 제2 소자분리 트렌치(528A, 528B)의 내벽과 복수의 제1 활성 영역(110)의 상면(110T) 및 복수의 제2 활성 영역(120)의 상면(120T)을 각각 균일한 두께로 덮는다. 예를 들면, 상기 폴리실리콘 박막(530)은 약 10 ∼ 30 Å의 두께를 가지도록 형성될 수 있다.
일부 실시예에서, 도 5k를 참조하여 설명하는 상기 폴리실리콘 박막(530)의 형성 공정은 생략 가능하다.
도 5l을 참조하면, 제1 영역(I) 및 제2 영역(II)에서 기판(102)상에 제1 절연막(532)을 형성한다.
상기 제1 절연막(532)의 두께(T1)는, 도 1a의 제1 영역(I)에서와 같이, 단축 제1 활성 영역 쌍(110A, 110B) 사이의 제1 최단 거리(L1)의 1/2과 같거나 더 크다 (0.5*L1 ≤ T1). 따라서, 제1 영역(I)에 있는 제1 소자분리 트렌치(528A) 중 제1 스페이스(S1)는 상기 제1 절연막(532)으로 채워진다. 반면, 제1 영역(I)에 있는 제1 소자분리 트렌치(528A) 중 제2 스페이스(S2)는 상기 제1 절연막(532)에 의해 완전히 채워지지 않는다. 또한, 제2 영역(II)에 있는 제2 소자분리 트렌치(528B) 내에서 상기 제1 절연막(532)이 제2 소자분리 트렌치(528B)를 완전히 채우지 않고 제2 소자분리 트렌치(528B)의 내벽을 컨포멀(conformal)하게 덮는다. 일부 실시예에서, 제1 소자분리 트렌치(528A)의 제1 스페이스(S1) 내에는 증착 공정의 결과로서 상기 제1 절연막(532) 내부에 심 (seam)이 존재할 수 있다. 또한, 일부 실시예에서, 제1 소자분리 트렌치(528A)의 제1 스페이스(S1) 내에는 상기 제1 절연막(532) 내부에 상기 심에 의해 야기되는 보이드(void) (도시 생략)가 존재할 수 있다.
일부 실시예에서, 상기 제1 절연막(532)은 실리콘 산화막으로 이루어진다. 상기 제1 절연막(532)은 ALD 공정, CVD (chemical vapor deposition) 공정, 라디칼 산화 (radical oxidation) 공정, 또는 자연 산화 공정 중에서 선택되는 적어도 하나의 공정을 이용하여 형성될 수 있다.
일부 실시예에서, 상기 제1 절연막(532)이 형성되는 동안, 상기 폴리실리콘 박막(530)의 적어도 일부가 산화되고, 그 산화 결과물이 상기 제1 절연막(532)의 일부를 구성할 수 있다. 도 5l에 예시된 바와 같이, 상기 폴리실리콘 박막(530)의 모든 부분이 산화되어 그 산화 결과물이 상기 제1 절연막(532)을 구성하게 되고, 기판(120)과 제1 절연막(532)과의 사이에는 상기 폴리실리콘 박막(530)이 남아 있지 않게 된다.
도 5k를 참조하여 설명한 상기 폴리실리콘 박막(530)의 형성 공정을 생략하는 경우, 상기 제1 절연막(532)은 ALD 공정에 의해 형성될 수 있다.
상기 제1 절연막(532)이 형성된 후, 도 1a의 제1 영역(I)에서와 같이, 장축 제1 활성 영역 쌍(110A, 110C) 사이의 제2 최단 거리(L2)상에서 제1 소자분리 트렌치(528A)의 제2 스페이스(S2)가 일부 노출된다.
도 5m을 참조하면, 제1 영역(I) 및 제2 영역(II)에서 상기 제1 절연막(532) 위에 제2 절연막(534)을 형성한다.
상기 제2 절연막(534)의 두께(T2)는 상기 제1 절연막(532)의 두께(T1) 보다 더 크다 (T1 < T2). 그리고, 상기 제2 스페이스(S2) 중 제1 절연막(532) 위에 남아 있는 부분의 폭의 1/2과 같거나 더 크다. 따라서, 제1 영역(I)에 있는 제1 소자분리 트렌치(528A) 중 제1 절연막(532)으로 채워진 제1 스페이스(S1) 내에는 상기 제2 절연막(534)이 형성되지 않고, 제1 절연막(532) 위에 남아 있는 제2 스페이스(S2)는 상기 제2 절연막(532)으로 채워진다. 반면, 제2 영역(II)에 있는 제2 소자분리 트렌치(528B) 내에서는 상기 제2 절연막(534)이 상기 제1 절연막(532)을 컨포멀하게 덮도록 형성되며, 상기 제2 절연막(534) 위에는 제2 소자분리 트렌치(528B)의 일부 공간이 남아 있게 된다.
일부 실시예에서, 상기 제2 절연막(534)은 질화막으로 이루어진다. 예들 들면, 상기 제2 절연막(534)은 실리콘 질화막으로 이루어질 수 있다. 상기 제2 절연막(534)은 ALD 공정 또는 CVD 공정을 이용하여 형성될 수 있다.
일부 실시예에서, 제1 소자분리 트렌치(528A)의 제2 스페이스(S2) 내에는 증착 공정의 결과로서 상기 제2 절연막(534) 내부에 심 (seam) (도시 생략)이 존재할 수 있다. 또한, 일부 실시예에서, 제1 소자분리 트렌치(528A)의 제2 스페이스(S2) 내에는 상기 제2 절연막(534) 내부에 상기 심에 의해 야기되는 보이드 (void) (도시 생략)가 존재할 수 있다.
도 5n을 참조하면, 제1 영역(I) 및 제2 영역(II)에서 상기 제2 절연막(534) 위에 제3 절연막(536)을 형성한다.
상기 제3 절연막(536)은 제2 영역(II)에 있는 제2 소자분리 트렌치(528B)의 남은 공간을 완전히 채우기에 충분한 두께로 형성된다.
일부 실시예에서, 상기 제3 절연막(536)은 산화막으로 이루어진다. 예를 들면, 상기 제3 절연막(536)은 TOSZ (Tonen SilaZene), HDP (High Density Plasma) 산화물, FOX (Flowable OXide), SOG (Spin On Glass), USG (Undoped Silica Glass), TEOS (tetraethyl ortho silicate), 또는 LTO (Low Temperature Oxide) 중에서 선택되는 적어도 하나의 물질로 이루어진다.
도 5o를 참조하면, 상기 제2 절연막(534)을 식각 정지막으로 이용하여 상기 제3 절연막(536)을 평탄화한다. 일부 실시예에서, 상기 제3 절연막(536)을 평탄화를 위하여 CMP (chemical mechanical polishing) 공정을 이용한다.
그 결과, 상기 제3 절연막(536) 중 제2 영역(II)에서 제1 소자분리 트렌치(528B) 내에 있는 부분만 남고, 제1 영역(I)에서는 상기 제3 절연막(536)이 모두 제거될 수 있다. 상기 제3 절연막(536)의 평탄화 공정시 상기 제2 절연막(534)은 그 상면으로부터 일부 소모될 수 있다.
도 5p를 참조하면, 제2 영역(II)에서 노출되어 있는 제3 절연막(536)을 그 상면으로부터 소정 두께 만큼 제거하여 제3 절연막 패턴(536A)을 형성하고, 제1 영역(I) 및 제2 영역(II)에서 노출되어 있는 제2 절연막(534)을 그 상면으로부터 소정 두께 만큼 제거하여 제2 절연막 패턴(534A)을 형성하고, 제1 영역(I) 및 제2 영역(II)에서 제1 절연막(532)의 상면을 노출시킨다.
일부 실시예에서, 상기 제3 절연막(536)을 그 상면으로부터 소정 두께 만큼 제거하기 위하여 인산 (H3PO4)을 이용한 스트립 공정을 행할 수 있다. 또한, 상기 제2 절연막(534)을 그 상면으로부터 소정 두께 만큼 제거하기 위하여 불산 (HF)을 이용한 스트립 공정을 이용할 수 있다.
제1 영역(I)에 있는 복수의 제1 활성 영역(110)의 상면(110T)과, 제2 영역(II)에 있는 복수의 제2 활성 영역(120)의 상면(120T)은 상기 제1 절연막(532)으로 덮여 있다. 제1 영역(I) 및 제2 영역(II)에 남아 있는 제1 절연막(532)은 후속 공정에서 기판(102) 내에 불순물 이온을 주입하기 위한 이온 주입 공정을 행할 때, 또는 후속의 식각 공정시 기판(102)의 표면을 보호하기 위한 희생막의 역할을 할 수 있다. 따라서, 후속의 이온 주입 공정시, 또는 후속의 식각 공정시 별도의 희생막을 형성하는 공정을 생략할 수 있다.
제1 영역(I) 및 제2 영역(II)에서 상기 제1 절연막(532)이 기판(102)의 상면을 덮고 있는 상태에서 상기 기판(102) 내에 불순물 이온을 주입하는 이온주입 공정을 적어도 1 회 행하여, 제1 영역(I)에 있는 복수의 제1 활성 영역(110)과 제2 영역(II)에 있는 복수의 제2 활성 영역(120)에 복수의 소스/드레인 영역(도시 생략), 채널 이온주입 영역(도시 생략) 등과 같은 복수의 이온 주입 영역(도시 생략)을 형성할 수 있다.
후속하는 소정의 공정들을 거친 후, 제1 영역(I)에 있는 제1 절연막(532) 및 제2 절연막 패턴(534A) 각각의 일부로부터 도 1a 및 도 1b에 예시된 제1 절연막(132) 및 제2 절연막(134)이 얻어질 수 있다. 또한, 제2 영역(II)에 있는 제1 절연막(532), 제2 절연막 패턴(534A), 및 제3 절연막 패턴(536A) 각각의 일부로부터, 도 1a 및 도 1b에 예시된 트렌치 절연막(142), 절연 라이너(144), 및 갭필 절연막(146)이 얻어질 수 있다.
도 6a 내지 도 6e는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6e에서는 도 2a의 B1 - B1' 선 단면에 대응하는 부분과, B2 - B2' 선 단면에 대응하는 부분의 단면 구조들을 보여준다. 도 6a 내지 도 6e에 있어서, 도 1a 내지 도 5p에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 6a를 참조하면, 도 5a 내지 도 5k를 참조하여 설명한 바와 같은 일련의 공정들을 행한 후, 도 5l을 참조하여 제1 절연막(532)에 대하여 설명한 바와 유사한 방법으로, 제1 영역(I) 및 제2 영역(II)에서 기판(102)상에 제1 절연막(632)을 형성한다. 단, 본 예에서 상기 제1 절연막(632)의 두께(T3)는, 도 2a의 제1 영역(I)에서와 같이, 장축 제1 활성 영역 쌍(110A, 110C) 사이의 제2 최단 거리(L2)의 1/2과 같거나 더 크다 (0.5*L2 ≤ T3). 따라서, 제1 영역(I)에 있는 제1 소자분리 트렌치(528A)의 제1 스페이스(S1) 및 제2 스페이스(S2)는 각각 상기 제1 절연막(632)으로 채워진다. 반면, 제2 영역(II)에 있는 제2 소자분리 트렌치(528B) 내에서는 상기 제1 절연막(632)이 제2 소자분리 트렌치(528B)의 내벽을 컨포멀하게 덮는다. 일부 실시예에서, 제1 소자분리 트렌치(528A)의 제1 스페이스(S1) 및 제2 스페이서(S2) 내에는 증착 공정의 결과로서 상기 제1 절연막(632) 내부에 심 (도시 생략)이 존재할 수 있다. 또한, 일부 실시예에서, 제1 소자분리 트렌치(528A)의 제1 스페이스(S1) 및 제2 스페이스(S2) 내에는 상기 제1 절연막(632) 내부에 상기 심에 의해 야기되는 보이드 (도시 생략)가 존재할 수 있다.
일부 실시예에서, 상기 제1 절연막(632)은 실리콘 산화막으로 이루어진다. 상기 제1 절연막(632)은 ALD 공정, CVD 공정, 라디칼 산화 공정, 또는 자연 산화 공정 중에서 선택되는 적어도 하나의 공정을 이용하여 형성될 수 있다.
일부 실시예에서, 상기 제1 절연막(632)이 형성되는 동안, 기판(102)의 표면을 덮고 있던 폴리실리콘 박막(530)의 적어도 일부가 산화되고, 그 산화 결과물이 상기 제1 절연막(632)의 일부를 구성할 수 있다. 도 6a에 예시된 바와 같이, 상기 제1 절연막(632)이 형성되는 동안 상기 폴리실리콘 박막(530)의 모든 부분이 산화되어 그 산화 결과물이 상기 제1 절연막(632)을 구성하게 되고, 기판(102)과 제1 절연막(632)과의 사이에는 상기 폴리실리콘 박막(530)이 남아 있지 않게 된다.
도 6b를 참조하면, 도 5m을 참조하여 제2 절연막(534)에 대하여 설명한 바와 유사한 방법으로, 제1 영역(I) 및 제2 영역(II)에서 상기 제1 절연막(632) 위에 제2 절연막(634)을 형성한다.
상기 제2 절연막(634)의 두께(T4)는 상기 제1 절연막(632)의 두께(T3) 보다 더 크다 (T3 < T4). 제1 영역(I)에서는 기판(102)의 상면보다 더 높은 레벨에서 상기 제1 절연막(632) 위에 상기 제2 절연막(634)이 형성된다. 제2 영역(II)에서는 제2 소자분리 트렌치(528B) 내에서 상기 제2 절연막(632)이 상기 제1 절연막(632)을 컨포멀하게 덮도록 형성되며, 상기 제2 절연막(634) 위에 제2 소자분리 트렌치(528B)의 일부 공간이 남아 있게 된다.
일부 실시예에서, 상기 제2 절연막(634)은 질화막으로 이루어진다. 예들 들면, 상기 제2 절연막(634)은 실리콘 질화막으로 이루어질 수 있다. 상기 제2 절연막(634)은 ALD 공정 또는 CVD 공정을 이용하여 형성될 수 있다.
도 6c를 참조하면, 도 5n을 참조하여 제3 절연막(536)에 대하여 설명한 바와 유사한 방법으로, 제1 영역(I) 및 제2 영역(II)에서 상기 제2 절연막(634) 위에 제3 절연막(636)을 형성한다.
상기 제3 절연막(636)은 제2 영역(II)에 있는 제2 소자분리 트렌치(528B)의 남은 공간을 완전히 채우기에 충분한 두께로 형성된다.
일부 실시예에서, 상기 제3 절연막(636)에 대한 보다 상세한 사항은 도 5n을 참조하여 제3 절연막(536)에 대하여 설명한 바와 같다.
도 6d를 참조하면, 도 5o를 참조하여 설명한 바와 유사한 방법으로, 상기 제2 절연막(634)을 식각 정지막으로 이용하여 상기 제3 절연막(636)을 평탄화한다. 일부 실시예에서, 상기 제3 절연막(636)을 평탄화를 위하여 CMP 공정을 이용한다.
그 결과, 상기 제3 절연막(636) 중 제2 영역(II)에서 제1 소자분리 트렌치(528B) 내에 있는 부분만 남고, 제1 영역(I)에서는 상기 제3 절연막(536)이 모두 제거될 수 있다.
도 6e를 참조하면, 도 5p를 참조하여 설명한 바와 유사한 방법으로, 제2 영역(II)에서 노출되어 있는 제3 절연막(636)을 그 상면으로부터 소정 두께만큼 제거하여 제3 절연막 패턴(636A)을 형성하고, 제1 영역(I) 및 제2 영역(II)에서 노출되어 있는 제2 절연막(634)을 그 상면으로부터 소정 두께 만큼 제거하여 제2 절연막 패턴(634A)을 형성하고, 제1 영역(I) 및 제2 영역(II)에서 제1 절연막(632)의 상면을 노출시킨다.
일부 실시예에서, 상기 제3 절연막(636)을 그 상면으로부터 소정 두께 만큼 제거하기 위하여 인산 (H3PO4)을 이용한 스트립 공정을 행할 수 있다. 또한, 상기 제2 절연막(634)을 그 상면으로부터 소정 두께 만큼 제거하기 위하여 불산 (HF)을 이용한 스트립 공정을 이용할 수 있다.
제1 영역(I)에 있는 복수의 제1 활성 영역(110)의 상면(110T)과, 제2 영역(II)에 있는 복수의 제2 활성 영역(120)의 상면(120T)은 상기 제1 절연막(632)으로 덮여 있다. 제1 영역(I) 및 제2 영역(II)에 남아 있는 제1 절연막(632)은 후속 공정에서 기판(102) 내에 불순물 이온을 주입하기 위한 이온 주입 공정을 행할 때, 또는 후속의 식각 공정시 기판(102)의 표면을 보호하기 위한 희생막의 역할을 할 수 있다. 따라서, 후속의 이온 주입 공정시, 또는 후속의 식각 공정시 별도의 희생막을 형성하는 공정을 생략할 수 있다.
제1 영역(I) 및 제2 영역(II)에서 상기 제1 절연막(632)이 기판(102)의 상면을 덮고 있는 상태에서 상기 기판(102) 내에 불순물 이온을 주입하는 이온주입 공정을 적어도 1 회 행하여 제1 영역(I)에 있는 복수의 제1 활성 영역(110)과 제2 영역(II)에 있는 복수의 제2 활성 영역(120)에 복수의 소스/드레인 영역(도시 생략), 채널 이온주입 영역(도시 생략) 등과 같은 복수의 이온 주입 영역(도시 생략)을 형성할 수 있다.
후속하는 소정의 공정들을 거친 후, 제1 영역(I)에 있는 제1 절연막(632)의 일부로부터 도 2a 및 도 2b에 예시된 제1 절연막(232)이 얻어질 수 있다. 또한, 제2 영역(II)에 있는 제1 절연막(632), 제2 절연막 패턴(634A), 및 제3 절연막 패턴(636A) 각각의 일부로부터, 도 2a 및 도 2b에 예시된 트렌치 절연막(242), 절연 라이너(244), 및 갭필 절연막(246)이 얻어질 수 있다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7c에서는 도 3a의 B1 - B1' 선 단면에 대응하는 부분과, 3C - 3C' 선 단면에 대응하는 부분의 단면 구조들을 보여준다. 도 7a 내지 도 7c에 있어서, 도 1a 내지 도 5p에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 7a를 참조하면, 도 5a 내지 도 5p를 참조하여 설명한 바와 같은 일련의 공정들을 행한 후, 제1 영역(I) 및 제2 영역(II)에서 제1 절연막(532)이 기판(102)의 상면을 덮고 있는 상태에서, 상기 제1 절연막(532) 및 제2 절연막 패턴(534A) 위에 복수의 마스크 패턴(710)을 형성한다. 상기 복수의 마스크 패턴(710)은 복수의 라인 앤드 스페이스 (line and space) 패턴으로 이루어질 수 있다.
제1 영역(I)에서는 상기 복수의 마스크 패턴(710)을 통해 상기 제1 절연막(532)의 일부, 및 제2 절연막 패턴(534A)의 일부가 외부로 노출된다. 제2 영역(II)은 상기 복수의 마스크 패턴(710)으로 완전히 덮이게 된다.
그 후, 상기 복수의 마스크 패턴(710)을 식각 마스크로 이용하여, 제1 영역(I)에서 상기 제1 절연막(532), 제2 절연막 패턴(534A), 및 기판(102)을 각각 원하는 깊이만큼 식각하여, 복수의 제1 활성 영역(110), 제1 절연막(532) 및 제2 절연막 패턴(534A)을 횡단하여 연장되는 복수의 트렌치(320)를 형성한다.
일부 실시예에서, 도 3b 및 도 7a에 예시된 바와 같이, 저면에 단차가 형성된 상기 복수의 트렌치(320)를 형성하기 위하여, 상기 제1 절연막(532), 제2 절연막 패턴(534A), 및 기판(102)을 각각 별도의 식각 공정으로 식각하여, 상기 제1 절연막(532) 및 제2 절연막 패턴(534A)의 식각 깊이와, 상기 기판(102)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
도 7b를 참조하면, 상기 복수의 트렌치(320)가 형성된 결과물을 세정한 후, 상기 복수의 트렌치(320)의 내벽에 복수의 게이트 절연막(312)을 형성한다.
상기 복수의 게이트 절연막(312)은 약 20 ∼ 70 Å의 두께를 가지도록 형성될 수 있다. 상기 게이트 절연막(312)에 대한 보다 상세한 사항은 도 3a 내지 도 3b를 참조하여 설명한 바와 같다.
상기 제1 절연막(532) 내에 보이드가 포함되어 있는 경우, 상기 복수의 트렌치(320)의 내벽에서 상기 보이드가 노출될 수 있다. 이 경우, 상기 복수의 게이트 절연막(312)을 ALD 공정으로 형성하면, 상기 복수의 트렌치(320)의 내벽에서 노출되는 보이드가 상기 복수의 게이트 절연막(312)에 의해 막히게 된다. 따라서, 상기 복수의 트렌치(320) 내에 워드 라인들을 형성하였을 때, 상기 워드 라인들을 구성하는 도전 물질이 상기 보이드를 통해 제1 절연막(532) 내부로 침투하여 서로 인접한 도전층들간의 단락의 원인을 제공하는 것을 방지할 수 있다.
도 7c를 참조하면, 상기 복수의 게이트 절연막(312) 위에 상기 복수의 트렌치(320)를 일부만 채우는 복수의 매몰 워드 라인(310)을 형성한 후, 상기 복수의 트렌치(320)의 나머지 공간에 복수의 매몰 절연막(330)을 형성한다. 그 후, 복수의 제1 활성 영역(110)의 상면(110T)이 노출될 때까지 기판(102) 상부의 불필요한 부분들을 제거하기 위한 평탄화 공정을 행한다. 일부 실시예에서, 상기 평탄화 공정을 위하여 CMP 공정을 이용할 수 있다.
상기 복수의 매몰 워드 라인(310) 및 복수의 매몰 절연막(330)에 대한 보다 상세한 사항은 도 3a 내지 도 3c를 참조하여 설명한 바를 참조한다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8c에서는 도 4a의 B1 - B1' 선 단면에 대응하는 부분과, 4C - 4C' 선 단면에 대응하는 부분의 단면 구조들을 보여준다. 도 8a 내지 도 8c에 있어서, 도 1a 내지 도 7c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 8a를 참조하면, 도 6a 내지 도 6e를 참조하여 설명한 바와 같은 일련의 공정들을 행한 후, 제1 영역(I) 및 제2 영역(II)에서 제1 절연막(632)이 기판(102)의 상면을 덮고 있는 상태에서, 상기 제1 절연막(632) 위에 복수의 마스크 패턴(710)을 형성한다.
제1 영역(I)에서는 상기 복수의 마스크 패턴(710)을 통해 상기 제1 절연막(632)의 일부가 외부로 노출된다. 제2 영역(II)은 상기 복수의 마스크 패턴(710)으로 완전히 덮이게 된다.
그 후, 상기 복수의 마스크 패턴(710)을 식각 마스크로 이용하여, 상기 제1 절연막(632) 및 기판(102)을 각각 원하는 깊이만큼 식각하여, 복수의 제1 활성 영역(110) 및 제1 절연막(632)을 횡단하여 연장되는 복수의 트렌치(420)를 형성한다.
일부 실시예에서, 도 4b 및 도 8a에 예시된 바와 같이, 저면에 단차가 형성된 상기 복수의 트렌치(420)를 형성하기 위하여, 상기 제1 절연막(632) 및 기판(102)을 각각 별도의 식각 공정으로 식각하여, 상기 제1 절연막(632)의 식각 깊이와, 상기 기판(102)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
도 8b를 참조하면, 상기 복수의 트렌치(420)가 형성된 결과물을 세정한 후, 상기 복수의 트렌치(420)의 내벽에 복수의 게이트 절연막(412)을 형성한다.
상기 복수의 게이트 절연막(412)은 약 20 ∼ 70 Å의 두께를 가지도록 형성될 수 있다. 상기 게이트 절연막(412)에 대한 보다 상세한 사항은 도 4a 내지 도 4c를 참조하여 설명한 바와 같다.
상기 제1 절연막(632) 내에 보이드가 포함되어 있는 경우, 상기 복수의 트렌치(420)의 내벽에서 상기 보이드가 노출될 수 있다. 이 경우, 상기 복수의 게이트 절연막(412)을 ALD 공정으로 형성하면, 상기 복수의 트렌치(420)의 내벽에서 노출되는 보이드가 상기 복수의 게이트 절연막(412)에 의해 막히게 된다. 따라서, 상기 복수의 트렌치(420) 내에 워드 라인들을 형성하였을 때, 상기 워드 라인들을 구성하는 도전 물질이 상기 보이드를 통해 제1 절연막(632) 내부로 침투하여 서로 인접한 도전층들간의 단락의 원인을 제공하는 것을 방지할 수 있다.
도 8c를 참조하면, 상기 복수의 게이트 절연막(412) 위에 상기 복수의 트렌치(420)를 일부만 채우는 복수의 매몰 워드 라인(410)을 형성한 후, 상기 복수의 트렌치(420)의 나머지 공간에 복수의 매몰 절연막(430)을 형성한다. 그 후, 복수의 제1 활성 영역(110)의 상면(110T)이 노출될 때까지 기판(102) 상부의 불필요한 부분들을 제거하기 위한 평탄화 공정을 행한다. 일부 실시예에서, 상기 평탄화 공정을 위하여 CMP 공정을 이용할 수 있다.
상기 복수의 매몰 워드 라인(410) 및 복수의 매몰 절연막(430)에 대한 보다 상세한 사항은 도 4a 내지 도 4c를 참조하여 설명한 바를 참조한다.
도 9는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 메모리 모듈(4000)의 평면도이다.
상기 메모리 모듈(4000)은 인쇄회로 기판(4100) 및 복수의 반도체 패키지(4200)를 포함한다.
상기 복수의 반도체 패키지(4200)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 특히, 상기 복수의 반도체 패키지(4200)는 도 1a 내지 도 8c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(4000)은 인쇄회로 기판의 한쪽면에만 복수의 반도체 패키지(4200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(4200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(4000)은 외부로부터의 신호들을 복수의 반도체 패키지(4200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 10은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드(5000)의 개략도이다.
상기 메모리 카드(5000)는 제어기(5100)와 메모리(5200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다.
상기 메모리(5200)는 도 1a 내지 도 8c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
상기 메모리 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티 미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 시스템(6000)의 개략도이다.
상기 시스템(6000)에서, 프로세서(6100), 메모리(6200), 및 입/출력 장치(6300)는 버스(6400)를 이용하여 상호 데이터 통신할 수 있다.
상기 시스템(6000)의 메모리(6200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 상기 메모리(6200)는 프로세서(6100)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 또한, 상기 시스템(6000)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(6500)를 포함할 수 있다.
상기 메모리(6200)는 도 1a 내지 도 8c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
상기 시스템(6000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 110: 제1 활성 영역, 120: 제2 활성 영역, 130: 제1 소자분리막, 132: 제1 절연막, 134: 제2 절연막, 140: 제2 소자분리막, 142: 트렌치 절연막, 144: 절연 라이너, 146: 갭필 절연막, 310: 매몰 워드 라인, 312: 게이트 절연막.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 활성 영역의 밀도가 서로 다른 제1 영역 및 제2 영역을 가지는 기판과,
    상기 제1 영역에 위치되고, 제1 방향의 단축 및 제2 방향의 장축을 가지는 상면을 포함하고, 상기 제1 방향 및 상기 제2 방향을 따라 서로 이격된 상태로 반복적으로 형성되어 있는 복수의 제1 활성 영역과,
    상기 제2 영역에 위치되는 복수의 제2 활성 영역과,
    상기 제1 영역에서 상기 복수의 제1 활성 영역을 정의하는 제1 소자분리막과,
    상기 제2 영역에서 상기 복수의 제2 활성 영역을 정의하는 제2 소자분리막을 포함하고,
    상기 제1 소자분리막은 상기 복수의 제1 활성 영역 중 상기 제1 방향에서 가장 가까운 한 쌍의 제1 활성 영역인 단축 제1 활성 영역 쌍의 측벽들에 접하면서 상기 단축 제1 활성 영역 쌍 사이의 제1 최단 거리를 따라 끊어짐 없이 연장되어 있는 제1 산화막을 포함하고,
    상기 제2 소자분리막은 상기 복수의 제2 활성 영역의 측벽을 덮는 트렌치 절연막과, 상기 트렌치 절연막을 덮는 절연 라이너와, 상기 절연 라이너 위에 형성된 갭필 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 트렌치 절연막 및 상기 갭필 절연막은 제2 산화막으로 이루어지고,
    상기 절연 라이너는 제1 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  8. 제6항에 있어서,
    상기 절연 라이너의 두께는 상기 트렌치 절연막의 두께보다 더 큰 것을 특징으로 하는 반도체 소자.
  9. 제6항에 있어서,
    상기 제1 소자분리막은 상기 제1 산화막에 의해 포위되는 측벽 및 저면을 가지는 제2 질화막을 더 포함하고,
    상기 제2 질화막은 상기 복수의 제1 활성 영역 중 상기 제2 방향에서 서로 가장 가까운 한 쌍의 제1 활성 영역인 장축 제1 활성 영역 쌍 사이의 제2 최단 거리상에 위치되어 있고,
    상기 제2 질화막은 상기 절연 라이너와 동일 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 영역에 형성된 매몰 워드 라인과,
    상기 매몰 워드 라인과 상기 복수의 제1 활성 영역 사이에 개재되어 있는 게이트 절연막을 더 포함하고,
    상기 제2 질화막은 상기 게이트 절연막을 사이에 두고 상기 매몰 워드 라인의 저면과 대면하는 것을 특징으로 하는 반도체 소자.
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