KR100764390B1 - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자분리막 형성 시 트렌치 내벽에 P형 폴리실리콘층을 형성하여 보론 격리(Boron Segregation) 효과를 방지함으로써, 문턱 전압이 감소되는 것을 방지할 수 있다.

또한, PMOS HCD 특성을 향상시켜, 게이트 길이의 축소에 대한 여유도를 확보하여 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자분리막 형성 시 트렌치 내벽에 P형 폴리실리콘층을 형성하여 보론 격리(Boron Segregation) 효과를 방지함으로써, 문턱 전압이 감소되는 것을 방지할 수 있다.
또한, PMOS HCD(Hot Carrier Degradation, 이하에서 HCD라 함) 특성을 향상시켜, 게이트 길이의 축소에 대한 여유도를 확보하여 소자의 특성을 향상시키는 기술을 개시한다.
종래기술에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 패드 질화막을 형성하고, 상기 패드 질화막 및 소정 깊이의 반도체 기판을 식각하여 소자분리용 트렌치를 형성한다.

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여기서, 라이너 질화막을 형성하여 보론 격리 효과를 방지함으로써 리텐션 타임(Retention time)을 증가시킬 수 있다.

다음에, 상기 트렌치를 포함하는 반도체 기판 전면에 일정 두께의 측벽 산화막 및 라이너 질화막을 형성하고 상기 트렌치를 매립하는 필드 산화막을 형성한 후 CMP 공정을 수행하여 패드 질화막을 노출시킨다.

그 다음에, 상기 패드 질화막을 제거하여 소자분리막을 형성한다.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 페리 영역의 PMOS 활성 영역의 에지부의 라이너 질화막은 높은 유전율에 의해 소자 분리 영역 측벽의 전자들이 트랩(Trap)되고 상기 트랩된 부분에 홀(Hole)들이 모이는 보론 격리 현상이 발생하여 PMOS 문턱전압 감소 및 대기상태의 누설전류 증가에 의한 번 인 테스트(Burn In Test) 후 IDD 페일(스탠바이 누설전류)이 발생하는 문제점이 있다. 여기서, 상기 IDD 페일은 여러 동작에 필요한 전류 중 일정 범위를 벗어나는 전류를 말한다.

또한, 게이트 길이가 감소함에 따라 PMOS HCD가 급격히 증가하게 되어 고속 제품 개발을 위한 게이트 길이의 축소가 제한을 받게되는 문제점이 있다.

상기 문제점을 해결하기 위하여, 소자분리막 형성 시 트렌치 내벽에 P형 폴리실리콘층을 형성하여 보론 격리(Boron Segregation) 효과를 방지함으로써, 문턱전압이 감소되는 것을 방지하며, PMOS HCD 특성을 향상시켜, 게이트 길이의 축소에 대한 여유도를 확보하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판 상부에 소자분리영역을 노출시키는 패드 질화막을 형성하는 단계와,
상기 패드 질화막을 마스크로 상기 반도체 기판을 소정 깊이 식각하여 소자분리용 트렌치를 형성하는 단계와,
상기 트렌치를 포함하는 반도체 기판 전면에 P형 폴리실리콘층을 형성하는 단계;
상기 P형 폴리실리콘층 상부에 측벽 산화막 및 라이너 질화막을 형성하는 단계와,
상기 트렌치를 매립하는 산화막을 형성하고 평탄화 식각하는 단계와,

상기 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

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이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.

도 1a를 참조하면, 반도체 기판(100) 상부에 패드 질화막(미도시) 및 소자분리영역을 노출시키는 감광막 패턴(미도시)을 형성한다.

다음에, 상기 감광막 패턴(미도시)를 마스크로 상기 패드 질화막(미도시)을 식각하여 패드 질화막 패턴(110)을 형성한다.
그 다음, 패드 질화막 패턴(110)을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 소자분리용 트렌치(120)를 형성한다.

도 1b를 참조하면, 트렌치(120)를 포함하는 반도체 기판(100) 전면에 일정 두께의 P형 폴리실리콘층(130)을 형성한다.
여기서, P형 폴리실리콘층(130)을 형성한 후 열처리 공정을 더 수행할 수도 있다.

도 1c를 참조하면, P형 폴리실리콘층(130)이 형성된 반도체 기판(100) 전면에 일정 두께의 측벽 산화막(미도시) 및 라이너 질화막(140)을 형성한다.

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도 1d를 참조하면, 트렌치(120)를 매립하는 소자분리용 산화막(150)을 형성한다.

도 1e를 참조하면, 패드 질화막 패턴(110)이 노출될 때까지 CMP 공정을 수행한 후 패드 질화막 패턴(110)을 제거하여 활성 영역을 정의하는 소자분리막을 형성한다.

다음에, 반도체 기판(100)의 상기 활성 영역 상에 N형 이온주입공정을 수행한다.
이때, 상기 N형 이온주입공정은 비소(As) 이온으로 수행하는 것이 바람직하다.

본 발명에 따른 반도체 소자의 제조 방법은 소자분리막 형성 시 트렌치 내벽에 P형 폴리실리콘층을 형성하여 보론 격리(Boron Segregation) 효과를 방지함으로써, 문턱 전압이 감소되는 것을 방지할 수 있다.
또한, PMOS HCD 특성을 향상시키고, 게이트 길이의 축소에 대한 여유도를 확보하여 소자의 특성이 향상되는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 반도체 기판 상부에 소자분리영역을 노출시키는 패드 질화막을 형성하는 단계;

   상기 패드 질화막을 마스크로 상기 반도체 기판을 소정 깊이 식각하여 소자분리용 트렌치를 형성하는 단계;

   상기 트렌치를 포함하는 반도체 기판 전면에 P형 폴리실리콘층을 형성하는 단계;

   상기 P형 폴리실리콘층 상부에 측벽 산화막 및 라이너 질화막을 형성하는 단계;

   상기 트렌치를 매립하는 산화막을 형성하고 평탄화 식각하는 단계; 및

   상기 패드 질화막을 제거하여 활성 영역을 정의하는 소자분리막을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 삭제
3. 제 1 항에 있어서,

   상기 P형 폴리실리콘층 형성 단계 후 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 1 항에 있어서,

   상기 반도체 기판의 상기 활성 영역에 N형 이온주입 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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