CN107275400B - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 150000002500 ions Chemical class 0.000 claims abstract description 255
- 239000000758 substrate Substances 0.000 claims abstract description 88
- 238000005468 ion implantation Methods 0.000 claims abstract description 86
- 238000002955 isolation Methods 0.000 claims abstract description 80
- 238000002513 implantation Methods 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 239000012530 fluid Substances 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 2
- -1 boron ions Chemical class 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000000969 carrier Substances 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000002699 waste material Substances 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
本发明提供一种半导体结构及其形成方法，其中方法包括：形成基底，所述基底包括：衬底和位于衬底上的鳍部；在所述衬底上形成隔离层，所述隔离层覆盖鳍部侧壁，暴露出鳍部顶部表面；形成隔离层后，进行第一离子注入，所述注入离子为第一离子；进行第一离子注入之后，刻蚀所述隔离层暴露出鳍部部分侧壁，形成隔离结构；进行第二离子注入，所述注入离子为第二离子，所述第二离子和第一离子为反型离子，第二离子的注入剂量大于第一离子的注入剂量。由于鳍部内的第二离子与第一离子为反型离子，鳍部顶部内的第一离子容易与鳍部顶部的第二离子发生复合，使鳍部顶部内的载流子浓度降低，从而减小鳍部顶部与侧壁内的载流子浓度差，改善晶体管的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。
阈值电压是晶体管的重要性质，在形成晶体管的制程中，需要对阈值电压进行调节，从而使晶体管具有特定阈值电压，能够实现不同的功能。对沟道进行掺杂和调节晶体管功函数是调节晶体管阈值电压的主要方式。
鳍式场效应晶体管(FinFET)的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于电路的两侧控制电路的接通与断开，能够大幅改善电路控制，减少漏电流。且突出衬底表面的鳍部能够提高FinFET的集成度。对FinFET阈值电压的调节主要通过对鳍部进行掺杂的方法进行。
然而，由于受鳍式场效应晶体管结构的限制，鳍式场效应晶体管阈值电压的调节难度很大，晶体管性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够改善鳍式场效应晶体管的性能。
为解决上述问题，本发明提供一种半导体结构及其形成方法，包括：形成基底，所述基底包括：衬底和位于衬底上的鳍部；在所述衬底上形成隔离层，所述隔离层覆盖鳍部侧壁，暴露出鳍部顶部表面；形成隔离层后，进行第一离子注入，所述注入离子为第一离子；进行第一离子注入之后，刻蚀所述隔离层暴露出鳍部部分侧壁，形成隔离结构；进行第二离子注入，所述注入离子为第二离子，所述第二离子和第一离子为反型离子，第二离子的注入剂量大于第一离子的注入剂量；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部部分侧壁和顶部表面。
可选的，所述第一离子的注入角度为0度～2度。
可选的，所述第一离子的注入剂量为3.0E12atoms/cm2～5.0E13atoms/cm2，所述第一离子注入的注入能量为0.5keV～3kev。
可选的，所述第二离子的注入角度为10度～20度。
可选的，所述第二离子的注入剂量为5.0E12atoms/cm2～8.0E13atoms/cm2，所述第二离子注入的离子注入能量为3keV～10kev。
可选的，所述基底还包括位于所述鳍部顶部表面的掩膜层；在所述衬底上形成隔离层的步骤包括：形成覆盖所述衬底表面和掩膜层表面的初始隔离层；去除掩膜层表面的初始隔离层，暴露出掩膜层表面；进行第一离子注入之前，所述形成方法还包括：去除所述掩膜层。
可选的，形成所述初始隔离层的工艺为流体化学气相沉积工艺。
可选的，去除掩膜层表面的初始隔离层的工艺包括化学机械研磨。
可选的，形成所述隔离结构之前，所述形成方法还包括：形成覆盖所述鳍部表面的氧化层。
本发明还提供一种半导体结构，包括：基底，所述基底包括：衬底和位于衬底上的鳍部；位于衬底上的隔离结构，所述隔离结构覆盖所述鳍部部分侧壁；位于所述鳍部内的第二离子区，所述第二离子区鳍部内具有第二离子；位于所述鳍部内的第一离子区，所述第一离子区内具有第一离子，所述第一离子区底部到鳍部顶部的距离小于第二离子区底部到鳍部顶部的距离，所述鳍部顶部内的第一离子的浓度小于第二离子浓度，所述第一离子和第二离子为反型离子，位于所述侧壁内的第二离子浓度小于鳍部顶部内的第二离子浓度；横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部部分侧壁和顶部表面。
可选的，位于所述鳍部侧壁的第二离子浓度与位于鳍部顶部的第一离子浓度的比值为0.9～1.1。
可选的，位于所述鳍部顶部的第一离子的浓度为4.0E12atoms/cm3～5.0E13atoms/cm3。
可选的，位于所述鳍部顶部内的第二离子的浓度为5.0E12atoms/cm3～8.0E13atoms/cm3。
可选的，位于所述鳍部侧壁内的第二离子的浓度为3.0E12atoms/cm3～6.0E13atoms/cm3。
可选的，所述半导体结构为PMOS，所述第一离子为硼离子，所述第二离子为磷离子。
可选的，所述半导体结构为NMOS，所述第一离子为磷离子，所述第二离子为硼离子。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法中，形成隔离层后进行第一离子注入，由于所述隔离层覆盖鳍部的侧壁，只暴露出鳍部顶部表面。因此，在进行第一离子注入的过程中，在鳍部顶部内掺杂第一离子，在鳍部侧壁内不会掺杂第一离子。在进行第二离子注入的过程中，由于鳍部形状的限制会导致鳍部顶部注入的第二离子浓度大于鳍部侧壁内注入的第二离子浓度。又由于鳍部内的第二离子与第一离子为反型离子，因此，鳍部顶部内的第一离子容易与鳍部顶部的第二离子发生复合，使鳍部顶部内的载流子浓度降低，从而减小鳍部顶部与侧壁内的载流子浓度差，从而降低鳍部顶部与侧壁的阈值电压的不均匀性，改善晶体管的性能。
本发明的半导体结构中，所述鳍部侧壁内具有第二离子，所述鳍部顶部内具有第一离子和第二离子，位于所述侧壁内的第二离子浓度小于鳍部顶部内的第二离子浓度。由于第一离子和第二离子为反型离子，因此，鳍部顶部内的第一离子容易与第二离子发生复合，从而使鳍部顶部内的载流子浓度减小，缩小使鳍部顶部和侧壁内的载流子密度差，进而降低鳍部顶部与侧壁阈值电压的不均匀性，改善晶体管的性能。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图13是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
现有的鳍式场效应晶体管的形成方法存在诸多问题，例如：难以使鳍部顶部和侧壁的阈值电压分布均匀，形成的晶体管性能较差。
以下结合图1至图3分析鳍式场效应晶体管的形成方法难以使鳍部顶部和侧壁的阈值电压分布均匀，形成的晶体管性能差的原因。
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底，所述基底包括：衬底100和位于衬底100上的鳍部101。
请参考图2，在所述衬底100上形成隔离结构110，所述隔离结构110覆盖部分鳍部101侧壁表面，且露出鳍部101部分侧壁和顶部表面。
请参考图3，形成隔离结构110之后，进行离子。注入离子用于调节晶体管的阈值电压。
所述半导体结构的形成方法中，隔离结构110露出鳍部101部分侧壁和顶部表面。在进行离子注入的过程中，同时对露出于隔离结构110表面的鳍部101部分侧壁和顶部表面进行离子注入，所掺杂的离子是用于调节晶体管的阈值电压。然而，为了对鳍部101两个侧壁进行掺杂，在进行离子注入的过程中，需要从鳍部101两侧进行离子注入，这就导致对鳍部101顶部进行了两次离子注入，从而容易使鳍部101顶部内的掺杂离子浓度大于鳍部101侧壁内的掺杂离子浓度，进而使鳍部101顶部的沟道开启电压大于鳍部101侧壁内沟道的开启电压，使鳍部101侧壁和顶部表面的阈值电压分布不均匀，影响晶体管的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：形成基底，所述基底包括：衬底和位于衬底上的鳍部；在所述衬底上形成隔离层，所述隔离层覆盖鳍部侧壁，暴露出鳍部顶部表面；形成隔离层后，进行第一离子注入，所述注入离子为第一离子；进行第一离子注入之后，刻蚀所述隔离层暴露出鳍部部分侧壁，形成隔离结构；进行第二离子注入，所述注入离子为第二离子，所述第二离子和第一离子为反型离子，第二离子的注入剂量大于第一离子的注入剂量；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部部分侧壁和顶部表面。
其中，形成隔离层后进行第一离子注入，由于所述隔离层覆盖鳍部的侧壁，只暴露出鳍部顶部表面。因此，在进行第一离子注入的过程中，在鳍部顶部内形成第一离子，在鳍部侧壁内不会形成第一离子。在进行第二离子注入的过程中，由于鳍部形状的限制会导致鳍部顶部注入的第二离子浓度大于鳍部侧壁内注入的第二离子浓度。又由于鳍部内的第二离子与第一离子为反型离子，因此，鳍部顶部内的第一离子容易与鳍部顶部的第二离子发生复合，使鳍部顶部内的载流子浓度降低，从而减小鳍部顶部与侧壁内的载流子浓度差，从而降低鳍部顶部与侧壁的阈值电压的不均匀性，改善晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图13是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
本实施例中，以CMOS晶体管为例对本发明的半导体结构的形成方法进行详细说明。请参考图4至图12，所述半导体结构的形成方法包括：
形成基底，所述基底包括：衬底和位于衬底上的鳍部。
需要说明的是，形成所述基底的步骤如图4和图5所示，包括：提供初始衬底200；对所述初始衬底200进行图形化，形成衬底202和位于衬底202上的鳍部203。以下结合附图4和图5对形成基底的步骤进行详细说明。
请参考图4，提供初始衬底200，所述初始衬底200用于形成半导体结构。
本实施例中，所述基底包括：用于形成PMOS晶体管的第一晶体管区I和用于形成NMOS的第二晶体管区II。
本实施例中，所述初始衬底200为硅衬底。在其他实施例中，所述初始衬底还可以为锗衬底、硅锗衬底或绝缘体上硅衬底等半导体衬底。
请参考图5，对所述初始衬底200进行图形化，形成衬底202和位于衬底202上的鳍部203。所述鳍部203用于后续形成晶体管沟道。
本实施例中，对所述初始衬底200进行图形化的步骤包括：在所述初始衬底200(如图4所示)上形成掩膜层201；以所述掩膜层201为掩膜刻蚀所述初始衬底200，形成衬底202和位于衬底202上的鳍部203。
需要说明的是，本实施例中，形成所述基底之后，所述形成方法还包括：在所述基底表面形成氧化层204。
所述氧化层204用于在后续形成隔离层的过程中，保护鳍部203不被氧化。
本实施例中，所述氧化层204的材料为氧化硅。形成所述氧化层204的工艺为化学气相沉积工艺。
请参考图6，在所述衬底202上形成隔离层211，所述隔离层211覆盖鳍部203侧壁，暴露出鳍部203顶部表面。
所述隔离层211覆盖鳍部203侧壁，能够在后续的第一离子注入过程中，保护鳍部203侧壁和衬底202。
本实施例中，形成所述隔离层211的步骤包括：在所述衬底202上形成覆盖所述鳍部203顶部和侧壁表面的初始隔离层；对所述初始隔离层进行平坦化处理，暴露出掩膜层201表面，形成隔离层211。
本实施例中，所述隔离层211的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮氧化硅。
随着半导体器件密度的提高，相邻鳍部203之间的尺寸相应缩小，使得相邻鳍部203之间沟槽的深宽比增大。本实施例中，为了使所述初始隔离层能够充分填充于相邻鳍部203之间的沟槽，形成所述初始隔离层的步骤包括：采用流体化学气相沉积工艺(FlowableChemical Vapor Deposition,FCVD)形成所述初始隔离层。
本实施例中，通过化学机械研磨工艺对所述初始隔离层进行平坦化处理，去除掩膜层201表面的初始隔离层。
本实施例中，进行所述平坦化处理的过程中，所述形成方法还包括：通过化学机械研磨工艺去除掩膜层201表面的氧化层204，暴露出掩膜层201表面。
请参考图7，本实施例中，形成所述隔离层211之后，所述形成方法还包括：去除所述掩膜层201(如图6所示)，暴露出鳍部203顶部表面。
请参考图8和图9，形成隔离层211后，进行第一离子注入，所述注入离子为第一离子。
所述第一离子注入用于在所述鳍部203顶部内掺杂第一离子，从而能够与后续在鳍部203顶部内掺杂的第二离子进行复合，从而降低鳍部203顶部内的载流子浓度。
需要说明的是，本实施例中，所述半导体结构为CMOS晶体管，所述基底包括第一晶体管区I和第二晶体管区II。则进行第一离子注入的步骤如图8和图9所示，包括：对第一晶体管区I进行第一离子注入；对第二晶体管区II进行第一离子注入。
下面结合图8和图9对进行第一离子注入的步骤做详细说明。
请参考图8，对所述第一晶体管区I鳍部203进行第一离子注入。
所述第一离子注入用于与后续第二离子进行复合，降低鳍部203顶部内的载流子浓度。所述鳍部203顶部指的是第一离子注入的区域。
本实施例中，对所述第一晶体管区I鳍部203进行第一离子注入的步骤包括：在所述第二晶体管区II的鳍部203顶部表面形成第一光刻胶11；对所述第一晶体管区I鳍部203进行第一离子注入；去除所述第一光刻胶11。
本实施例中，所述第一晶体管区I用于形成PMOS晶体管，所述第一离子为P型离子，具体的，所述第一离子为硼离子。
如果对第一晶体管区I鳍部203进行第一离子注入的注入角度过大，容易产生材料浪费，所述离子注入角度指的是离子注入方向与衬底202表面法线方向的夹角。具体的，本实施例中，对第一晶体管区I进行第一离子注入的注入角度为0度～2度。
如果所述第一离子的注入剂量过小，后续与过少的第二离子进行复合，很难减小鳍部203顶部内的载流子浓度差；如果所述第一离子的注入剂量过大，容易使第一离子与过多后续掺杂的第二离子复合，导致形成的晶体管鳍部203顶部内的载流子浓度小于鳍部203侧壁内的载流子浓度，使晶体管的阈值电压分布不均匀。
具体的，本实施例中，对第一晶体管区I进行第一离子注入的工艺参数包括：注入剂量为3.0E12atoms/cm2～5.0E13atoms/cm2；注入能量为0.5keV～3keV。
请参考图9，对所述第二晶体管区II的鳍部203进行第一离子注入。
本实施例中，对所述第二晶体管区II的鳍部203进行第一离子注入的步骤包括：在所述第一晶体管区I的鳍部203顶部表面形成第二光刻胶12；对所述第二晶体管区II鳍部203进行第一离子注入；去除所述第二光刻胶12。
本实施例中，所述第二晶体管区II用于形成NMOS晶体管，所述第一离子为N型离子，具体的，所述第一离子为磷离子。
如果对第二晶体管区II进行第一离子注入的注入角度过大，容易产生材料浪费。所述离子注入角度指的是离子注入方向与衬底202表面法线方向的夹角。
具体的，本实施例中，对第二晶体管区II进行第一离子注入的注入角度为0度～2度。
如果所述第一离子的注入剂量过小，后续与过少的第二离子进行复合，很难减小鳍部203顶部内的载流子浓度差；如果所述第一离子的注入剂量过大，容易使第一离子与过多后续掺杂的第二离子复合，导致形成的晶体管鳍部203顶部内的载流子浓度小于鳍部203侧壁内的载流子浓度，使晶体管的阈值电压分布不均匀。
本实施例中，对第二晶体管区II进行第一离子注入的工艺参数包括：注入剂量为3.0E12atoms/cm2～5.0E13atoms/cm2；注入能量为0.5keV～3keV
请参考10，进行第一离子注入之后，刻蚀所述隔离层211(如图9所示)暴露出鳍部203部分侧壁，形成隔离结构210。
所述隔离结构210用于在进行第二离子注入的过程中，保护衬底202；此外，所述隔离结构210用于实现鳍部203之间的电绝缘。
本实施例中，通过干法刻蚀去除鳍部203部分侧壁表面的隔离层211。干法刻蚀具有各向异性，且具有良好的剖面控制，对鳍部203侧壁的损伤小。在其他实施例中，也可以通过湿法刻蚀工艺对所述隔离层进行刻蚀。
本实施例中，所述形成方法还包括：对所述氧化层204进行刻蚀，暴露出鳍部203顶部和部分侧壁表面。
形成隔离结构210之后，对鳍部203侧壁和顶部进行第二离子注入，所述注入离子为第二离子，所述第二离子和第一离子为反型离子，第二离子的注入剂量大于第一离子的注入剂量。
所述第二离子注入能够在鳍部203部分侧壁和顶部内掺入第二离子，在进行第二离子注入的步骤中由于相邻鳍部203的阻挡，鳍部203侧壁内注入的第二离子浓度小于鳍部203顶部内注入的第二离子的浓度。由于第二离子与第一离子为反型离子，鳍部203顶部注入的部分第二离子能够与第一离子复合，从而减小鳍部203顶部载流子的浓度，缩小鳍部203顶部与侧壁内载流子的浓度差。提高鳍部203顶部与侧壁内沟道开启电压的均匀性，改善晶体管的性能。
需要说明的是，本实施例中，所述半导体结构为CMOS晶体管，所述基底包括第一晶体管区I和第二晶体管区II。则进行第二离子注入的步骤如图11和图12所示，包括：对第一晶体管区I鳍部203进行第二离子注入；对第二晶体管区II鳍部203进行第二离子注入。下面结合图11和图12对进行第二离子注入的步骤做详细说明。
请参考图11，对第一晶体管区I鳍部203进行第二离子注入，对鳍部203掺杂第二离子。所述第二离子注入用于调节晶体管的阈值电压。
需要说明的是，在对所述鳍部203进行第二离子注入的过程中，为了使鳍部203两侧壁内都掺杂第二离子，需要从两个方向对所述鳍部203进行第二离子注入，从而容易导致对鳍部203顶部进行了两次第二离子注入，使鳍部203顶部内的第二离子浓度大于鳍部203侧壁内的第二离子浓度。由于所述第二离子与第一离子为反型离子，鳍部203顶部内的第二离子容易与第一离子发生复合，使鳍部203顶部内载流子浓度降低，进而减小鳍部203顶部和侧壁内的载流子浓度差，改善晶体管性能。
本实施例中，对所述第一晶体管区I鳍部203进行第二离子注入的步骤包括：在所述第二晶体管区II的鳍部203表面形成第三光刻胶21；对所述第一晶体管区I鳍部203进行第二离子注入；去除所述第三光刻胶21。
本实施例中，所述第一晶体管区I用于形成PMOS晶体管，所述第二离子为N型离子，具体的，所述第二离子为磷离子。
需要说明的是，如果对第一晶体管区I进行第二离子注入的注入角度过大，由于相邻鳍部203的阻挡，容易导致鳍部203侧壁底部很难注入第二离子，而使鳍部203侧壁内的第二离子分布不均匀；如果对第一晶体管区I进行离子注入的注入角度过小，会增加到达鳍部203之间隔离结构210的第二离子，从而容易产生浪费。所述离子注入角度指的是离子注入方向与衬底202表面法线方向的夹角。
本实施例中，对第一晶体管区I进行第二离子注入的注入角度在10度～20度的范围内。
如果所述第二离子的注入剂量过小大或过小，容易导致晶体管阈值电压过大或过小，从而影响晶体管的性能。具体的，本实施例中，对第一晶体管区I进行第二离子注入的工艺参数包括：注入剂量为5.0E12atoms/cm2～8.0E13atoms/cm2；注入能量为3keV～10keV。
请参考图12，对第二晶体管区II鳍部203进行第二离子注入。
本实施例中，对所述第二晶体管区II的鳍部203进行第二离子注入的步骤包括：在所述第一晶体管区I的鳍部203表面形成第四光刻胶22；对所述第二晶体管区II鳍部203进行第二离子注入；去除所述第四光刻胶22。
本实施例中，所述第二晶体管区II用于形成NMOS晶体管，对第二区域II注入的所述第二离子为P型离子，具体的，所述第二离子为硼离子。
需要说明的是，如果对第二晶体管区II进行第二离子注入的注入角度过大，由于相邻鳍部203的阻挡，容易导致鳍部203侧壁底部很难注入第二离子，而使鳍部203侧壁内的第二离子分布不均匀；如果对第二晶体管区II进行离子注入的注入角度过小，会增加到达鳍部203之间隔离结构210的第二离子，从而容易产生浪费。所述离子注入角度指的是离子注入方向与衬底202表面法线方向的夹角。
因此，本实施例中，对第二晶体管区II进行第二离子注入的注入角度在10度～20度的范围内。
如果所述第二离子的注入剂量过小大或过小，容易导致晶体管阈值电压过大或过小，从而影响晶体管的性能。具体的，本实施例中，对第二晶体管区II进行第二离子注入的工艺参数包括：注入剂量为5.0E12atoms/cm2～8.0E13atoms/cm2；注入能量为3keV～10keV。
请参考图13，形成横跨所述鳍部203的栅极结构220，所述栅极结构220覆盖所述鳍部203部分侧壁和顶部表面，所述栅极结构220下方的鳍部203形成沟道。
本实施例中，所述栅极结构220包括：横跨所述鳍部203的栅介质，所述栅介质层位于所述鳍部203部分侧壁和顶部表面；位于所述栅介质层表面的栅极层。
综上，本发明的半导体结构的形成方法中，形成隔离层后进行第一离子注入，由于所述隔离层覆盖鳍部的侧壁，只暴露出鳍部顶部表面。因此，在进行第一离子注入的过程中，在鳍部顶部内形成第一离子，在鳍部侧壁内不会形成第一离子。在进行第二离子注入的过程中，由于鳍部形状的限制会导致鳍部顶部注入的第二离子浓度大于鳍部侧壁内注入的第二离子浓度。又由于鳍部内的第二离子与第一离子为反型离子，因此，鳍部顶部内的第一离子容易与鳍部顶部的第二离子发生复合，使鳍部顶部内的载流子浓度降低，从而减小鳍部顶部与侧壁内的载流子浓度差，从而降低鳍部顶部与侧壁的阈值电压的不均匀性，改善晶体管的性能。
相应的，本发明还提供一种半导体结构。
请参考图13，所述半导体结构包括：
基底，所述基底包括：衬底202和位于衬底202上的鳍部203；
位于衬底202上的隔离结构210，所述隔离结构210覆盖所述鳍部203部分侧壁；
位于所述鳍部203侧壁和顶部内的第二离子；
位于所述鳍部内的第二离子区，所述第二离子区鳍部内具有第二离子；
位于所述鳍部内的第一离子区，所述第一离子区内具有第一离子，所述第一离子区底部到鳍部顶部的距离小于第二离子区底部到鳍部顶部的距离，，所述鳍部203顶部内的第一离子浓度小于第二离子浓度，位于所述侧壁内的第二离子浓度小于鳍部203顶部内的第二离子浓度，所述第一离子和第二离子为反型离子；
横跨所述鳍部203的栅极结构220，所述栅极结构220覆盖所述鳍部203部分侧壁和顶部表面。
以下结合附图对所述半导体结构进行详细说明。
请参考图13，基底，所述基底包括：衬底202和位于衬底202上的鳍部203；
本实施例中，所述半导体结构为CMOS晶体管。所述基底包括用于形成PMOS晶体管的第一晶体管区I和用于形成NMOS晶体管的第二晶体管区II。
需要说明的是，本实施例中，所述鳍部203位于所述衬底202表面。在其他实施例中，所述基底还可以包括位于衬底和鳍部之间的氧化硅。
本实施例中，所述衬底202的材料为硅，所述鳍部203的材料也为硅。在其他实施例中，所述衬底和所述鳍部的材料还可以是锗。
继续参考图13，位于衬底202上的隔离结构210，所述隔离结构210覆盖所述鳍部203部分侧壁。
所述隔离结构210用于实现鳍部203之间的电绝缘。
本实施例中，所述隔离结构210的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮氧化硅。
需要说明的是，本实施例中，所述半导体结构还可以包括：位于所述隔离结构210和基底之间的氧化层204。在其他实施例中，所述半导体结构还可以不包括所述氧化层。
位于所述鳍部203内的第二离子区，所述第二离子区鳍部203内具有第二离子。
所述第二离子用于调节晶体管的阈值电压，使晶体管具有一定的开启电压，从而满足晶体管实现不同功能的要求。
需要说明的是，由于鳍部203结构的限制，所述鳍部203内的第二离子浓度分布不均匀。鳍部203顶部内的第二离子区内的第二离子浓度较大；鳍部203侧壁内的第二区内的第二离子浓度较小。所述鳍部203顶部是指与第一离子区重叠的部分第二离子区；所述鳍部203侧壁指的是第二离子区底部到第一离子区底部之间的第二离子区。
本实施例中，所述第二离子参杂区的顶部表面位于所述鳍部203顶部表面。
本实施例中，所述第一晶体管区I用于形成PMOS晶体管，第一晶体管区I鳍部203顶部和侧壁内的所述第二离子为N型离子，具体的，所述第二离子为磷离子。
需要说明的是，对于PMOS，第二离子掺杂浓度越高，PMOS晶体管的阈值电压越高。要保证晶体管具有一定的阈值电压，所述第一晶体管区I鳍部203顶部和侧壁内第二离子的浓度不宜过高或过低。具体的，本实施例中，所述第一晶体管区I鳍部202侧壁内的第二离子浓度为3.0E12atoms/cm3～6.0E13atoms/cm3；所述第一晶体管区I鳍部203顶部内的第二离子浓度为5.0E12atoms/cm3～8.0E13atoms/cm3。
本实施例中，所述第二晶体管区II用于形成NMOS晶体管，第二晶体管区II鳍部第二离子区内的所述第二离子为P型离子。具体的，所述第二离子为硼离子。
需要说明的是，对于NMOS晶体管，第二离子掺杂浓度越高，NMOS晶体管的阈值电压越高。要保证晶体管具有一定的阈值电压，所述第二晶体管区II鳍部203第二离子区内的第二离子的浓度不宜过高或过低。具体的，本实施例中，所述第二晶体管区II鳍部203侧壁内的第二离子浓度为3.0E12atoms/cm3～6.0E13atoms/cm3；所述第二晶体管区II鳍部202顶部内的第二离子浓度为5.0E12atoms/cm3～8.0E13atoms/cm3。
位于所述鳍部内的第一离子区，所述第一离子区内具有第一离子，所述第一离子区底部到鳍部203顶部的距离小于第二离子区底部到鳍部203顶部的距离，所述鳍部203顶部内的第一离子浓度小于第二离子浓度，位于所述侧壁内的第二离子浓度小于鳍部203顶部内的第二离子浓度，所述第一离子和第二离子为反型离子。
所述第一离子用于与鳍部203顶部内的第二离子进行复合，从而降低鳍部203顶部内的载流子浓度，缩小鳍部203顶部和侧壁内的载流子浓度差。减小晶体管鳍部203侧壁和顶部内沟道的开启电压差，改善半导体结构的性能。
本实施例中，所述第一掺杂区的表面位于所述鳍部203顶部表面，且所述第一离子区底部到鳍部203顶部的距离小于第二离子区底部到鳍部203顶部的距离。因此，所述第一掺杂区与位于鳍部203顶部内的第二掺杂区重合。因此，位于所述第一掺杂区内的第一离子能够与位于鳍部203顶部内的第二离子复合，降低鳍部203顶部内的载流子浓度。
需要说明的是，如果所述鳍部203顶部内的第一离子浓度过低或过高，容易使鳍部203侧壁和顶部内的载流子产生浓度差。为了使鳍部203顶部与侧壁内的载流子浓度差较小。本实施例中，位于所述鳍部203侧壁内的第二离子浓度与位于鳍部203顶部内的第一离子浓度的比值为0.9～1.1。
本实施例中，所述第一晶体管区I用于形成PMOS晶体管，所述第一晶体管区I的鳍部203内的第一离子为P型离子，具体的，所述第一离子为硼离子。
本实施例中，所述第一晶体管区I鳍部203内的第一离子的浓度为4.0E12atoms/cm3～5.0E13atoms/cm3。
本实施例中，所述第二晶体管区II用于形成NMOS晶体管，所述第二晶体管区II鳍部203内的第一离子为N型离子，具体的，所述第一离子为磷离子。
本实施例中，所述第二晶体管区II鳍部203内的第一离子的浓度为4.0E12atoms/cm3～5.0E13atoms/cm3。
横跨所述鳍部203的栅极结构220，所述栅极结构220覆盖所述鳍部203部分侧壁和顶部表面。
本实施例中，所述栅极结构220包括：横跨所述鳍部203的栅介质层，所述栅介质层覆盖所述鳍部203部分侧壁和顶部表面；位于所述栅介质层表面的栅极层。
综上，本发明的半导体结构中，所述鳍部侧壁内具有第二离子，所述鳍部顶部内具有第一离子和第二离子，位于所述侧壁内的第二离子浓度小于鳍部顶部内的第二离子浓度。由于第一离子和第二离子为反型离子，因此，鳍部顶部内的第一离子容易与第二离子发生复合，从而使鳍部顶部内的载流子浓度减小，缩小使鳍部顶部和侧壁内的载流子密度差，进而降低鳍部顶部与侧壁阈值电压的不均匀性，改善晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (9)
1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括：衬底和位于衬底上的鳍部；
在所述衬底上形成隔离层，所述隔离层覆盖鳍部侧壁，且暴露出鳍部顶部表面；
形成隔离层后，对所述鳍部的顶部进行第一离子注入，所述注入离子为第一离子；
进行第一离子注入之后，刻蚀所述隔离层暴露出鳍部部分侧壁，形成隔离结构；
进行第二离子注入，所述注入离子为第二离子，所述第二离子和第一离子为反型离子，第二离子的注入剂量大于第一离子的注入剂量；
形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部部分侧壁和顶部表面。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一离子的注入角度为0度～5度。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一离子的注入剂量为3.0E12 atoms/cm2～5.0E13 atoms/cm2，所述第一离子注入的注入能量为0.5keV～3kev。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二离子的注入角度为10度～20度。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二离子的注入剂量为5.0E12 atoms/cm2～8.0E13 atoms/cm2，所述第二离子注入的离子注入能量为3keV～10kev。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括位于所述鳍部顶部表面的掩膜层；
在所述衬底上形成隔离层的步骤包括：
形成覆盖所述衬底表面和掩膜层表面的初始隔离层；
去除掩膜层表面的初始隔离层，暴露出掩膜层表面；
进行第一离子注入之前，所述形成方法还包括：去除所述掩膜层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述初始隔离层的工艺为流体化学气相沉积工艺。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，去除掩膜层表面的初始隔离层的工艺包括化学机械研磨。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离结构之前，所述形成方法还包括：形成覆盖所述鳍部表面的氧化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610210757.2A CN107275400B (zh) | 2016-04-06 | 2016-04-06 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610210757.2A CN107275400B (zh) | 2016-04-06 | 2016-04-06 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107275400A CN107275400A (zh) | 2017-10-20 |
| CN107275400B true CN107275400B (zh) | 2019-12-31 |
Family
ID=60052792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610210757.2A Active CN107275400B (zh) | 2016-04-06 | 2016-04-06 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107275400B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110047927B (zh) * | 2018-01-17 | 2022-06-28 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN112582472A (zh) * | 2019-09-29 | 2021-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080001433A (ko) * | 2006-06-29 | 2008-01-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN103515205A (zh) * | 2012-06-28 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET沟道掺杂方法 |
| CN104733313A (zh) * | 2013-12-18 | 2015-06-24 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8604548B2 (en) * | 2011-11-23 | 2013-12-10 | United Microelectronics Corp. | Semiconductor device having ESD device |
-
2016
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20080001433A (ko) * | 2006-06-29 | 2008-01-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN103515205A (zh) * | 2012-06-28 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET沟道掺杂方法 |
| CN104733313A (zh) * | 2013-12-18 | 2015-06-24 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
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| Publication number | Publication date |
|---|---|
| CN107275400A (zh) | 2017-10-20 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |