TW201523881A - 終止區結構及其製造方法 - Google Patents

終止區結構及其製造方法 Download PDF

Info

Publication number
TW201523881A
TW201523881A TW102144949A TW102144949A TW201523881A TW 201523881 A TW201523881 A TW 201523881A TW 102144949 A TW102144949 A TW 102144949A TW 102144949 A TW102144949 A TW 102144949A TW 201523881 A TW201523881 A TW 201523881A
Authority
TW
Taiwan
Prior art keywords
layer
patterned
substrate
semiconductor device
region
Prior art date
Application number
TW102144949A
Other languages
English (en)
Other versions
TWI614898B (zh
Inventor
Chiao-Shun Chuang
Che-Yung Lin
kai-yu Chen
Cheng-Chin Huang
Original Assignee
Diodes Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Diodes Inc filed Critical Diodes Inc
Priority to TW102144949A priority Critical patent/TWI614898B/zh
Priority to PCT/US2013/075272 priority patent/WO2015084414A1/en
Priority to CN201380082040.9A priority patent/CN105981144B/zh
Publication of TW201523881A publication Critical patent/TW201523881A/zh
Application granted granted Critical
Publication of TWI614898B publication Critical patent/TWI614898B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

一種半導體裝置，包含一屏蔽閘極(shielded gate)電晶體及一第一多晶矽層，該屏蔽閘極電晶體位於一基板之一主動區中，該主動區被一終止區包圍，該多晶矽層位於該屏蔽閘極電晶體中，該第一多晶矽層在該終止區上延伸並進入該終止區。

Description

終止區結構及其製造方法
本發明係關於半導體裝置，尤其是半導體裝置之終止區結構及其製造方法。
電源半導體裝置包含分離閘結構，更包含多個直立式金氧半場效電晶體，該些直立式金氧半場效電晶體各包含溝槽、位於該溝槽下方之汲極區、位於該溝槽中之屏蔽二晶矽層、位於該屏蔽二晶矽層之閘極區及源極區。另，該些直立式金氧半場效電晶體被形成於單元(cell)區中以提供所需之功能，該單元區係被終止區所圍繞。又，該終止區之崩潰電壓需高於該單元區之崩潰電壓。因此，在某些現有半導體裝置之分離閘結構中，於終止區內延伸之源極金屬層係做為場板(field plate)，其作用在於提高終止區之崩潰電壓。
本發明之一實施例揭示一種半導體裝置，包含一屏蔽閘極(shielded gate)電晶體及一第一多晶矽層，該屏蔽閘極電晶體位於基板之主動區中，該主動區被終止區包圍，該多晶矽層位於該屏蔽閘極電晶體中，該第一多晶矽層在該終止區上延伸並進入該終止區。
本發明之一實施例揭示一種半導體裝置之製造方法，該方法包含形成一溝槽於一基板之一主動區中以及形成圖案化第一多晶矽層於 該溝槽中，該主動區係被一終止區所包圍，該圖案化第一多晶矽層在該終止區上延伸並進入該終止區。
本發明之一實施例揭示一種半導體裝置之製造方法，該方法包含形成一溝槽於一基板之一主動區中、形成一圖案化第一多晶矽層於該溝槽中以及使用該圖案化第一多晶矽層為一遮罩以形成一第一摻雜區及一第二摻雜區於該基板中，該主動區被一終止區包圍。
上文已經概略地敍述本發明之技術特徵，俾使下文之本發明詳細描述得以獲得較佳瞭解。構成本發明之申請專利範圍標的之其它技術特徵將描述於下文。
本發明所屬技術領域中具有通常知識者應可瞭解，下文揭示之概念與特定實施例可作為基礎而相當輕易地予以修改或設計其它結構或製程而實現與本發明相同之目的。本發明所屬技術領域中具有通常知識者亦應可瞭解，這類等效的建構並無法脫離後附之申請專利範圍所提出之本發明的精神和範圍。
10‧‧‧半導體裝置
10'‧‧‧半導體裝置
11‧‧‧基板
13‧‧‧第一絕緣層
13'‧‧‧圖案化第一絕緣層
15‧‧‧圖案化第一光阻層
17‧‧‧溝槽
18‧‧‧凹槽
19‧‧‧第二絕緣層
19'‧‧‧圖案化第二絕緣層
20‧‧‧半導體裝置
31‧‧‧第一多晶矽層
31'‧‧‧圖案化第一多晶矽層
33‧‧‧圖案化第二光阻層
37‧‧‧第三絕緣層
39‧‧‧第二多晶矽層
53‧‧‧第一摻雜區
57‧‧‧第二摻雜區
59‧‧‧內層介電層
61‧‧‧第三摻雜區
69‧‧‧金屬層
79‧‧‧圖案化第三光阻層
81‧‧‧終止區
83‧‧‧屏蔽閘極電晶體
圖1A至1I顯示半導體裝置剖面示意圖以說明本發明一實施例之半導體裝置製造方法；圖1J顯示本發明一實施例之半導體裝置之剖面示意圖；及圖2A至2G顯示半導體裝置剖面示意圖以說明本發明另一實施例之半導體裝置製造方法。
圖1A至1I顯示半導體裝置剖面示意圖以說明本發明一實施例之半導體裝置製造方法。在一些實施例中，該半導體裝置為電源半導體裝置(power semiconductor device)，其中該半導體裝置包含屏蔽閘極(shielded gate)電晶體。
如圖1A所示，提供一基板11，基板11包含一N型重摻雜層及一N 型輕摻雜磊晶層，該N型輕摻雜磊晶層係位於該N型重摻雜層之上。於一實施例中，基板11包含一P型重摻雜層及一P型輕摻雜磊晶層，該P型輕摻雜磊晶層係位於該P型重摻雜層之上。於另一實施例中，基板11包含一N型輕摻雜層磊晶層及一N型重摻雜層，該N型重摻雜層係位於該N型輕摻雜層磊晶層之上。於再一實施例中，基板11包含一P型輕摻雜磊晶層及一P型重摻雜層，該P型重摻雜層係位於該P型輕摻雜磊晶層之上。
於基板11包含一N型重摻雜層及一N型輕摻雜磊晶層且該N型輕摻雜磊晶層係位於該N型重摻雜層上之實施例中，該N型重摻雜層之摻雜濃度約為1019cm-3或更高，該N型輕摻雜磊晶層之摻雜濃度約為1016cm-3至1017cm-3。該N型輕摻雜磊晶層係為該半導體裝置之源極。又，基板11包含晶圓，該晶圓之厚度約為725μm(micrometer)。
一第一絕緣層13藉由沈澱製程而形成於基板11上，該沈澱製程包含化學氣相沈澱(CVD)製程，第一絕緣層13之材料包含二氧化矽(SiO2)，第一絕緣層13之厚度約為2000Å(Ångström)。
一圖案化第一光阻(photo resistor)層15藉由微影製程(lithographic process)而被形成於第一絕緣層13上，以曝光部分第一絕緣層13。
如圖1B所示，一圖案化第一光阻層15於一蝕刻製程中，被當成光罩以移除第一絕緣層之被曝光部分，並形成圖案化第一絕緣層13'。接著，圖案化第一光阻層15被移除。
接下來，圖案化第一絕緣層13'於另一蝕刻製程或適當的製程中，被當成光罩而使溝槽17被形成於基板11中，圖案化第一絕緣層13'接著被移除。溝槽17係位於或靠近該半導體裝置之一終止區且稍待將說明，溝槽17之深度約為2至5μm。
如圖1C所示，一第二絕緣層19係藉由熱處理製程被形成於基板11及溝槽17表面上。當電壓為30V(Volts)時，第二絕緣層19之厚度約 為1000Å，又，當電壓為100V時，第二絕緣層19之厚度約為3000至4000Å。另，第二絕緣層19之材料包含二氧化矽(SiO2)。
接著，一第一多晶矽層31藉由沈澱製程及臨場摻雜(in-situ doping)製程被形成於第二絕緣層19上，溝槽17被第一多晶矽層31填滿。第一多晶矽層31之厚度約為10,000至15,000Å。於臨場摻雜中使用之摻雜物包含磷(phosphorus)，且該摻雜物之濃度約為1020至1021cm-3。
一圖案化第二光阻層33藉由微影製程而被形成於第一多晶矽層31上，以曝光部分第一多晶矽層31。
如圖1D所示，圖案化第二光阻層33於一回蝕製程中被當成光罩而使圖案化第一多晶矽層31'被形成。圖案化第二光阻層33接著被移除，圖案化第二絕緣層19'以及凹槽18係再經由一濕蝕刻製程而被形成於溝槽17所處之基板11中，並使溝槽17之部分圖案化第一多晶矽層31'及部分圖案化第二絕緣層19'被露出。
如圖1E所示，一第三絕緣層37係藉由一熱處理製程被形成於圖案化第一多晶矽層31'、圖案化第二絕緣層19'及基板11上。第三絕緣層37之材料包含二氧化矽，第三絕緣層37之厚度約為500Å。
接著，一第二多晶矽層39係藉由沈澱製程及緊接之蝕刻製程而被形成於凹槽18之第三絕緣層37上，第二多晶矽層39係為該半導體結構之閘極，第二多晶矽層39之厚度約為10,000Å。
如圖1F所示，一第一摻雜區53係藉由植入及驅入擴散(drive in)製程而被形成於基板11上，且圖案化第一多晶矽31'於該植入製程及該驅入擴散製程皆被當成遮罩使用。該植入製程所使用之摻雜物包含P型摻雜物，該P型摻雜物之劑量約為1013ions/cm2。該驅入擴散製程包含熱處理，其驅入擴散之深度約為1μm。第一摻雜區53係為該半導體裝置之本體區(body region)。
另，一第二摻雜區57係藉由植入製程及驅入擴散(drive in)製程被形成於基板11上。第一多晶矽31'於該植入製程及該驅入擴散製程皆被當成遮罩使用。該植入製程所使用之摻雜物包含N型摻雜物，該N型摻雜物之劑量約為1016ions/cm2。該驅入擴散製程包含熱處理，其驅入擴散之深度約為0.25至0.3μm。第二摻雜區57係為該半導體裝置之源極區(source region)，第一摻雜區53係位於第二摻雜區57之下方。
如圖1G所示，一內層介電(inter layer dielectric)層59藉由沈澱製程被形成於第三絕緣層37及第二多晶矽層39上，接著，一圖案化第三光阻層79藉由微影製程被形成於內層介電層59上，並曝光部分內層介電層59。
如圖1H所示，圖案化第三光阻層79於一蝕刻製程中被當成一光罩以蝕刻內層介電層59被曝光部分，當內層介電層59之被曝光部分被蝕刻時，第三絕緣層37、圖案化第一絕緣層13'及第一摻雜區53亦同時被蝕刻，因此而使圖案化第一多晶矽31'及第一摻雜區53被露出，圖案化第三光阻層79接著被移除。
接著，一第三摻雜區61藉由植入製程被形成於第二摻雜區57中。另，該植入製程所使用之摻雜物包含P+型摻雜物。
如圖1I所示，一金屬層69係藉由沈澱製程而被形成於內層介電層59上，並形成半導體裝置10。金屬層69經由第三摻雜區61、第二摻雜區57及圖案化第一多晶矽層31'而接觸於第一摻雜區53。金屬層69之材料包含鋁或銅，金屬層69之厚度約為4至6μm。
圖1I所示之半導體裝置10包含電源半導體裝置，例如：電源金氧半場效電晶體(power MOSFET)，半導體裝置10包含屏蔽閘極(shielded gate)電晶體83於主動區中，該主動區被終止區81所包圍，該主動區係為主動裝置被形成之區域，而終止區81係包含非主動裝置之裝置且用 以保護主動區。
如圖1I所示，圖案化第一多晶矽層31'在該終止區81之上延伸並進入該終止區，延伸之圖案化第一多晶矽層31'係做為場板，該場板使得半導體裝置10之終止區81之空乏區(depleteon region)寬度變大，以提高半導體裝置10之終止區81之崩潰電壓。另，如前所述，於形成第一摻雜區53及第二摻雜區57時，圖案化第一多晶矽層31'係被當成遮罩使用。
圖1J顯示本發明一實施例之半導體裝置20之剖面示意圖。如圖1J所示，半導體裝置20類似於圖1G所示之半導體裝置10，但半導體裝置20另包含至少一溝槽85，至少一溝槽85被圖案化第一多晶矽層31'填滿且被置於半導體裝置20之終止區81中。
圖2A至2G顯示半導體裝置剖面示意圖以說明本發明另一實施例之半導體裝置製造方法。
如圖2A所示，基板11、圖案化第一絕緣層13'、第二絕緣層19及第一多晶矽層31已於圖1A至1B說明。相較於圖1A至1B，於本實施例中，如圖2A所示，於第一多晶矽層31被形成後，圖案化第一絕緣層13'仍被保留於基板11上。
圖案化第二光阻層33藉由微影製程(lithographic process)被形成於第一多晶矽層31上，以曝光部分第一多晶矽層31。
如圖2B所示，圖案化第二光阻層33於一回蝕製程中被當成光罩以形成圖案化第一多晶矽層31'。圖案化第二光阻層33接著被移除，圖案化第二絕緣層19'及凹槽18係再經由一濕蝕刻製程而被形成於溝槽17所處之基板11中，並露出部分圖案化第一多晶矽層31'、溝槽17之部分圖案化第一多晶矽層31'及部分圖案化第二絕緣層19'。
如圖2C所示，第三絕緣層37係藉由一熱處理製程被形成於圖案化第一多晶矽層31'、圖案化第二絕緣層19'及基板11上。第三絕緣層 37之材料包含二氧化矽，第三絕緣層37之厚度約為500Å。
接著，第二多晶矽層39係藉由沈澱製程及緊接之蝕刻製程而被形成於凹槽18之第三絕緣層37上，第二多晶矽層39係為該半導體結構之閘極，第二多晶矽層39之厚度約為10,000Å。
如圖2D所示，第一摻雜區53係藉由植入及驅入擴散(drive in)製程而被形成於基板11上，且圖案化第一多晶矽31'於該植入製程及該驅入擴散製程皆被當成光罩使用。該植入製程所使用之摻雜物包含P型摻雜物，該P型摻雜物之劑量約為1013ions/cm2。該驅入擴散製程包含熱處理，其驅入擴散之深度約為1μm。第一摻雜區53係為該半導體裝置之本體區(body region)。
另，第二摻雜區57係藉由植入製程及驅入擴散(drive in)製程被形成於基板11上。第一多晶矽31'於該植入製程及該驅入擴散製程皆被當成光罩使用。該植入製程所使用之摻雜物包含N型摻雜物，該N型摻雜物之劑量約為1016ions/cm2。該驅入擴散製程包含熱處理，其驅入擴散之深度約為0.25至0.3μm。第二摻雜區57係為該半導體裝置之源極區(source region)，第一摻雜區53係位於第二摻雜區57之下方。
如圖2E所示，內層介電層59藉由沈澱製程被形成於第三絕緣層37及第二多晶矽層39上，接著，圖案化第三光阻層79藉由微影製程被形成於內層介電層59上，並曝光部分內層介電層59。
如圖2F所示，圖案化第三光阻層79於一蝕刻製程中被當成一光罩以蝕刻內層介電層59被曝光部分，當內層介電層59被曝光部分被蝕刻時，第三絕緣層37、圖案化第一絕緣層13'及第一摻雜區53亦同時被蝕刻，並使圖案化第一多晶矽31'及第一摻雜區53被露出且於圖2F所示虛線處停止蝕刻。
接著，第三摻雜區61藉由植入製程被形成於第二摻雜區57中。另，植入製程所使用之摻雜物包含P+型摻雜物。又，露出之第一摻雜 區53接著被蝕刻直到露出基板11，且圖案化第三光阻層79接著被移除。
如圖2G所示，金屬層69係藉由沈澱製程而被形成於被露出第一多晶矽層31'及被露出基板11上，並形成半導體裝置10'。金屬層69之材料包含鋁或銅，金屬層69之厚度約為4至6μm。
圖2G所示之半導體裝置10'包含電源半導體裝置，例如：電源金氧半場效電晶體(power MOSFET)，半導體裝置10'包含屏蔽閘極(shielded gate)電晶體83於基板11之主動區中，該主動區被基板11之終止區81所包圍。
如圖2G所示，圖案化第一多晶矽層31'在該終止區81上延伸並進入該終止區，延伸之圖案化第一多晶矽層31'係做為場板，該場板使得半導體裝置10'之終止區81之空乏區(depleteon region)寬度變大，以提高半導體裝置10'之終止區81之崩潰電壓。
半導體裝置10'之金屬層69接觸於基板11，該基板11包含N型基板，因此，於金屬層69與基板11之接觸區88產生蕭特基二極體(Schottky diode)現象，該蕭特基二極體現象提供半導體裝置10'於逆向崩潰時消耗較少電量，並加強半導體裝置10'之切換功能。
本發明之技術內容及技術特點已揭示如上，然而本發明所屬技術領域中具有通常知識者應瞭解，在不背離後附申請專利範圍所界定之本發明精神和範圍內，本發明之教示及揭示可作種種之替換及修飾。例如，上文揭示之許多製程可以不同之方法實施或以其它製程予以取代，或者採用上述二種方式之組合。
此外，本案之權利範圍並不侷限於上文揭示之特定實施例的製程、機台、製造、物質之成份、裝置、方法或步驟。本發明所屬技術領域中具有通常知識者應瞭解，基於本發明教示及揭示製程、機台、製造、物質之成份、裝置、方法或步驟，無論現在已存在或日後開發 者，其與本案實施例揭示者係以實質相同的方式執行實質相同的功能，而達到實質相同的結果，亦可使用於本發明。因此，以下之申請專利範圍係用以涵蓋用以此類製程、機台、製造、物質之成份、裝置、方法或步驟。
10‧‧‧半導體裝置
11‧‧‧基板
19'‧‧‧圖案化第二絕緣層
31'‧‧‧圖案化第一多晶矽層
37‧‧‧第三絕緣層
39‧‧‧第二多晶矽層
53‧‧‧第一摻雜區
57‧‧‧第二摻雜區
59‧‧‧內層介電層
61‧‧‧第三摻雜區
69‧‧‧金屬層
81‧‧‧終止區
83‧‧‧屏蔽閘極電晶體

Claims (19)

  1. 一種半導體裝置，包含：一屏蔽閘極電晶體，其位於一基板之一主動區中，該主動區被一終止區包圍；以及一第一多晶矽層，其位於該屏蔽閘極電晶體中，該第一多晶矽層在該終止區上延伸並進入該終止區。
  2. 如申請專利範圍第1項所述之半導體裝置，另包含一第二多晶矽層，該第二多晶矽層位於該屏蔽閘極電晶體中，其中該第二多晶矽層為該屏蔽閘極電晶體之閘極，該第一多晶矽為該半導體裝置之場板。
  3. 如申請專利範圍第1項所述之半導體裝置，另包含一金屬層，該金屬層接觸於該基板。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該基板包含一N型基板。
  5. 如申請專利範圍第1項所述之半導體裝置，另包含至少一溝槽，該溝槽係位於該終止區。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該至少一溝槽係被該第一多晶矽填滿。
  7. 如申請專利範圍第1項所述之半導體裝置，於該終止區另包含一絕緣層於該基板上。
  8. 一種半導體裝置之製造方法，該方法包含：形成一溝槽於一基板之一主動區中，該主動區係被一終止區所包圍；以及形成一圖案化第一多晶矽層於該溝槽中，該圖案化第一多晶矽層 在該終止區上延伸並進入該終止區。
  9. 如申請專利範圍8項所述之製造方法，於該終止區另包含形成一圖案化第一絕緣層於該基板上。
  10. 如申請專利範圍9項所述之製造方法，另包含形成一圖案化第二絕緣層於該第一絕緣層之上延伸，該第二絕緣層並向該終止區延伸。
  11. 如申請專利範圍8項所述之製造方法，另包含：形成一圖案化第二多晶矽層餘該溝槽中；以及使用該圖案化第一多晶矽層為一遮罩以形成一第一摻雜區及一第二摻雜區於該基板中。
  12. 如申請專利範圍11項所述之製造方法，另包含形成一金屬層，該金屬層接觸於該基板。
  13. 如申請專利範圍12項所述之製造方法，其中該基板包含一N型基板。
  14. 一種半導體裝置之製造方法，該方法包含：形成一溝槽於一基板之一主動區中，該主動區被一終止區包圍；形成一圖案化第一多晶矽層於該溝槽中；以及使用該圖案化第一多晶矽層為一遮罩以形成一第一摻雜區及一第二摻雜區於該基板中。
  15. 如申請專利範圍第14項所述之製造方法，其中該圖案化第一多晶矽層向該終止區之上延伸。
  16. 如申請專利範圍第14項所述之製造方法，於該終止區另包含形成一圖案化第一絕緣層於該基板上。
  17. 如申請專利範圍第16項所述之製造方法，另包含形成一圖案化之第二絕緣層於該第一絕緣層之上延伸，該第二絕緣層並向該終止區延伸。
  18. 如申請專利範圍第14項所述之製造方法，另包含形成一圖案化第二多晶矽層於該溝槽中。
  19. 如申請專利範圍第14項所述之製造方法，另包含形成一金屬層，該金屬層接觸於該基板。
TW102144949A 2013-12-06 2013-12-06 終止區結構及其製造方法 TWI614898B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW102144949A TWI614898B (zh) 2013-12-06 2013-12-06 終止區結構及其製造方法
PCT/US2013/075272 WO2015084414A1 (en) 2013-12-06 2013-12-16 Termination structure and fabrication method thereof
CN201380082040.9A CN105981144B (zh) 2013-12-06 2013-12-16 终止结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102144949A TWI614898B (zh) 2013-12-06 2013-12-06 終止區結構及其製造方法

Publications (2)

Publication Number Publication Date
TW201523881A true TW201523881A (zh) 2015-06-16
TWI614898B TWI614898B (zh) 2018-02-11

Family

ID=53273958

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102144949A TWI614898B (zh) 2013-12-06 2013-12-06 終止區結構及其製造方法

Country Status (3)

Country Link
CN (1) CN105981144B (zh)
TW (1) TWI614898B (zh)
WO (1) WO2015084414A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107994067B (zh) * 2017-12-08 2020-08-28 李友洪 半导体功率器件、半导体功率器件的终端结构及其制作方法
CN113299745B (zh) * 2021-06-10 2022-04-15 珠海市浩辰半导体有限公司 一种终端结构、半导体器件及制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323103B1 (en) * 1998-10-20 2001-11-27 Siemens Aktiengesellschaft Method for fabricating transistors
US6621064B2 (en) * 2001-05-03 2003-09-16 Texas Instruments Incorporated CMOS photodiode having reduced dark current and improved light sensitivity and responsivity
US7449354B2 (en) * 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch
US7633121B2 (en) * 2007-10-31 2009-12-15 Force-Mos Technology Corp. Trench MOSFET with implanted drift region
US8643092B2 (en) * 2009-11-20 2014-02-04 Force Mos Technology Co., Ltd. Shielded trench MOSFET with multiple trenched floating gates as termination
US8431457B2 (en) * 2010-03-11 2013-04-30 Alpha And Omega Semiconductor Incorporated Method for fabricating a shielded gate trench MOS with improved source pickup layout
JP5925991B2 (ja) * 2010-05-26 2016-05-25 三菱電機株式会社 半導体装置
JP5743734B2 (ja) * 2011-06-17 2015-07-01 マルホン工業株式会社 パチンコ機
US20130087852A1 (en) * 2011-10-06 2013-04-11 Suku Kim Edge termination structure for power semiconductor devices

Also Published As

Publication number Publication date
WO2015084414A1 (en) 2015-06-11
CN105981144B (zh) 2019-08-23
TWI614898B (zh) 2018-02-11
CN105981144A (zh) 2016-09-28

Similar Documents

Publication Publication Date Title
US7888734B2 (en) High-voltage MOS devices having gates extending into recesses of substrates
US9892974B2 (en) Vertical power MOSFET and methods of forming the same
KR101531882B1 (ko) 반도체 소자 및 그 제조 방법
TW201515070A (zh) 半導體元件及其製造方法
CN107180869B (zh) 半导体器件及其形成方法
KR101475150B1 (ko) 주입 분리 디바이스 및 그 형성 방법
US20130181293A1 (en) Diffusion barrier for oppositely doped portions of gate conductor
TWI614898B (zh) 終止區結構及其製造方法
TWI527098B (zh) 超級接面功率元件之耐壓終止結構及其製造方法
US8809172B2 (en) Self-aligned patterning for deep implantation in a semiconductor structure
CN111384144A (zh) 半导体器件及其形成方法
KR100906557B1 (ko) 반도체소자 및 그 제조방법
KR100840659B1 (ko) 디이모스 소자의 제조 방법
TWI529927B (zh) 超級接面功率元件之主動晶胞結構及其製造方法
JP2004146825A (ja) Ｍｏｓトランジスター及びその製造方法
CN111863725B (zh) 半导体结构及其形成方法
US10727130B2 (en) Semiconductor device and fabrication method thereof
CN113540241A (zh) 半导体结构及其形成方法
KR20080006268A (ko) 터널링 전계 효과 트랜지스터의 제조 방법
TWI571939B (zh) 橫向擴散金屬氧化半導體元件及其製造方法
KR20150097946A (ko) 반도체 소자의 제조 방법
TWI525825B (zh) 橫向擴散半導體裝置及其製作方法
CN113437148B (zh) 半导体结构及其形成方法
CN113437149B (zh) 半导体结构及其形成方法
JP2008098205A (ja) 半導体装置及び半導体装置の製造方法