KR101475150B1 - 주입 분리 디바이스 및 그 형성 방법 - Google Patents

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Abstract

디바이스는 반도체 기판과, 반도체 기판의 상면으로부터 액티브 영역을 둘러싸는 반도체 기판 내로 연장되는 주입 분리 영역을 포함한다. 반도체 기판의 액티브 영역 위에 게이트 유전체가 배치되어 주입 분리 영역 위에서 연장된다. 게이트 유전체 위에 게이트 전극이 배치되고 주입 분리 영역 위에서 게이트 유전체와 게이트 전극 사이에 2개의 단부 캡 하드마스크가 배치된다. 2개의 단부 캡 하드마스크는 액티브 영역 내에 주입되는 것과 동일한 도판트를 포함한다.

Description

주입 분리 디바이스 및 그 형성 방법{IMPLANT ISOLATED DEVICES AND METHOD FOR FORMING THE SAME}
본 개시는 전반적으로 반도체 디바이스 및 제조 프로세스에 관한 것이다. 보다 구체적으로, 본 개시는 주입 분리을 갖는 반도체 디바이스 및 이들 디바이스를 형성하는 프로세스에 관한 것이다.
집적 회로의 제조에서, 집적 회로 디바이스의 크기는 점점 축소되고 있다. 예컨대, 상보성 금속 산화막 반도체(CMOS; complementary metal-oxide-semiconductor) 이미지 센서(CIS) 칩은 점점 더 작은 픽셀 크기를 갖는다. 따라서, CIS 칩의 DC 및 노이즈 성능에 있어서의 요건이 점점 엄격해지고 있다. 이에 따라, 충분한 주입에 의해 형성되는 주입 분리 영역이 디바이스를 분리시키기 위해 종래의 얕은 트렌치 분리(STI; shallow trench isolation) 영역을 대체하고 있다. STI 영역이 아니라 주입을 이용한 주입 분리 영역의 형성의 경우, STI 영역의 형성에 의해 유발되는 실리콘 표면에 대한 손상이 제거된다.
주입 분리 영역은 불순물을 기판의 일부에 주입함으로써 형성되는데, 이 부분은 분리될 집적 회로 디바이스의 액티브 영역을 둘러싼다. 주입 분리 영역을 갖는 집적 회로 디바이스의 구성요소들의 오버레이에서 정확도를 제어하는 것은 어려운 일이다. 게이트 전극이 주입 분리 영역에 대해 오정렬되면, 게이트 전극이 디바이스의 소스와 드레인 영역 사이에서 채널을 완전히 분리할 수 없어, 누출 경로를 형성할 수 있다. 주입 분리 구역 위에서 게이트 전극에 대한 고전압 적용 하에, 기생 트랜지스터가 생길 수 있다.
본 발명의 몇몇 실시예에 따르면, 디바이스는 반도체 기판과, 반도체 기판의 상면으로부터 반도체 기판 내로 연장되는 주입 분리 영역을 포함한다. 액티브 영역과 주입 분리 영역의 일부 상에 게이트 유전체가 배치되고, 게이트 유전체층, 2개의 단부 캡 하드마스크, 및 게이트 전극을 포함한다. 게이트 전극층이 액티브 영역의 일부 위에 그리고 적어도 부분적으로 주입 분리 영역 위에 배치된다. 2개의 단부 캡 하드마스크는 각각 주입 분리 영역 위의 게이트 유전체층의 일부 상에 배치된다. 게이트 전극은 2개의 단부 캡 하드마스크와 게이트 유전체층의 적어도 일부 상에 배치된다. 단부 캡 하드마스크가 주입 마스크로서 사용되기 때문에, 액티브 영역의 하나 이상의 도판트 종이 2개의 단부 캡 하드마스크에 존재한다.
다양한 실시예에 따르면, 게이트 전극은 게이트 구조의 길이를 따라 상이한 두께를 갖는다. 게이트 전극의 최소 높이는 2개의 단부 캡 하드마스크의 최대 높이보다 낮을 수 있다.
또 다른 실시예에 따르면, 방법은 반도체 기판 위에 게이트 유전체층, 제1 게이트 전극층, 저부 반사 방지 코팅(BARC), 및 하드마스크층을 형성하는 단계, 하드마스크에 개구를 형성하기 위해 하드마스크를 패터닝하는 단계, 및 게이트 전극층을 노출시키기 위해 개구를 통해 게이트 전극층을 에칭하는 단계를 포함한다. 이어서, 불순물이 주입되고, 불순물은 반도체 기판에 주입 분리 영역을 형성하기 위해 게이트 전극층의 일부를 관통한다. 개구는 게이트 유전체층을 노출시킨 후에 유전체 재료로 충진된다. 다양한 층은 유전체 재료와 제1 게이트 전극층 위에 제2 게이트 전극층이 형성되기 전에 제거된다. 제1 및 제2 게이트 전극층은 게이트 전극을 형성하도록 패터닝되고 게이트 전극의 단부는 유전체 재료와 부분적으로 오버랩핑된다. 유전체 재료는 반도체 기판의 액티브 영역의 주입을 위한 주입 마스크로서 사용된다.
실시예 및 그 이점의 보다 완벽한 이해를 위해, 이하, 첨부 도면과 함께 취한 아래의 설명을 참조한다. 도면에서:
도 1은 본 개시의 다양한 양태에 따른 주입 분리 영역을 갖는 반도체 구조를 제조하는 다양한 방법 실시예의 흐름도이고;
도 2a 및 도 2b는 몇몇 실시예에 따른 디바이스의 제조에서 중간 스테이지의 평면도 및 단면도이며;
도 3a 및 도 3b는 몇몇 실시예에 따른 디바이스의 제조에서 중간 스테이지의 평면도 및 단면도이고;
도 4a 및 도 4b는 몇몇 실시예에 따른 디바이스의 제조에서 중간 스테이지의 평면도 및 단면도이며;
도 5a 및 도 5b는 몇몇 실시예에 따른 디바이스의 제조에서 중간 스테이지의 평면도 및 단면도이고;
도 6a 및 도 6b는 몇몇 실시예에 따른 디바이스의 제조에서 중간 스테이지의 평면도 및 단면도이며;
도 7a 및 도 7b는 몇몇 실시예에 따른 디바이스의 제조에서 중간 스테이지의 평면도 및 단면도이고;
도 8a 및 도 8b는 몇몇 실시예에 따른 디바이스의 제조에서 중간 스테이지의 평면도 및 단면도이며;
도 9a 및 도 9b는 몇몇 실시예에 따른 디바이스의 제조에서 중간 스테이지의 평면도 및 단면도이고;
도 10a 및 도 10b는 몇몇 실시예에 따른 디바이스의 제조에서 중간 스테이지의 평면도 및 단면도이며;
도 11a 및 도 11b는 몇몇 실시예에 따른 디바이스의 제조에서 중간 스테이지의 평면도 및 단면도이고;
도 12a 및 도 12b는 몇몇 실시예에 따른 디바이스의 제조에서 중간 스테이지의 평면도 및 단면도이며;
도 13a 및 도 13b는 몇몇 실시예에 따른 디바이스의 평면도 및 회로도이다.
본 개시의 실시예의 제조 및 용도가 아래에서 상세하게 논의된다. 그러나, 실시예는 광범위한 특정한 상황에서 구현될 수 있는 많은 이용 가능한 본 발명의 개념을 제공한다는 것을 알아야 한다. 논의되는 특정한 실시예는 예시적이고, 본 개시의 범위를 제한하지 않는다.
다양한 예시적인 실시예에 따라 주입 분리 영역의 형성 방법과, 상기 주입 분리 영역에 인접한 액티브 영역에 있는 하나 이상의 반도체 디바이스가 제공된다. 주입 분리 영역과 디바이스를 형성하는 중간 스테이지들이 예시된다. 실시예들의 변경이 논의된다. 다양한 도면 및 예시적인 실시예에 걸쳐서, 동일한 참조 번호가 동일한 요소를 가리키도록 사용된다.
주입 분리 영역은 서로 반도체로 형성되는 전자 구성요소를 분리시키기 위해 사용된다. 이들 전자 구성요소는 포토다이오드 및 쇼트키 다이오드 등의 다이오드와, 전계 효과 트랜지스터, 양극성 접합 트랜지스터 및 절연 게이트 양극성 트랜지스터 등의 트랜지스터와, 정류기, 사이리스터 및 캐패시터 등의 기타 전자 구성요소를 포함한다. 이들 전자 구성요소들은 함께 또는 각자 다양한 용례에 사용되는 반도체 디바이스들이다. 예컨대, 이미지 센서에서의 픽셀은 하나 이상의 포토다이오드와, 하나 이상의 포토다이오드에 연결되는 3개 이상의 트랜지스터를 포함한다. 다른 예에서, 다수, 통상 6개 또는 8개의 트랜지스터들이 사용되어 정적 랜덤 엑세스 메모리의 1 비트를 구성한다.
트랜지스터를 둘러싸는 주입 분리 영역이 트랜지스터의 액티브 영역의 도전성 타입과 반대인 도전성 타입의 도판트를 반도체 기판에 주입함으로써 형성된다. 트랜지스터를 제어하도록 액티브 영역을 가로질러 게이트 구조가 형성된다. 정상 작동 중에, 주입 분리 영역은 게이트 구조의 단부를 통해 전류가 누출되는 것을 방지하고 기타 전자 구성요소로부터의 노이즈 효과를 제거한다. 전류가 트랜지스터의 채널 영역을 브릿지하지 못하게 하는 것을 보장하기 위하여, 게이트 구조의 양단부에는 트랜지스터를 둘러싸는 분리 영역과 적어도 부분적으로 오버랩핑되는 단부 캡이 형성된다. 단부 캡이 없으면, 작은 오정렬이라도 채널 구역의 일부를 노출시키게 되고, 이 노출 부분이 누출 경로로서 브릿지될 수 있다. 그러나, 주입 분리 영역에서의 단부 캡의 사용은 고전압이 게이트에 인가될 때에 기생 트랜지스터가 형성되게 할 수 있다. 구체적으로, 기생 트랜지스터는 게이트로서 단부 캡과 채널 영역으로서 단부 캡 아래의 주입 분리 영역을 포함하고 그 호스트 트랜지스터로부터 에너지를 전환시킨다. 기생 트랜지스터는 효과적인 채널 폭을 감소시키고 간섭하는 전기장을 생성시킴으로써 호스트 트랜지스터의 성능에 강한 영향을 준다. 기생 트랜지스터가 형성되면, 호스트 트랜지스터의 문턱 전압이 증가되고 전력 소비가 증가된다.
주입 분리 영역을 이용하여 기생 트랜지스터를 형성할 가능성을 감소 또는 제거하는 반도체 디바이스가 본 개시의 다양한 실시예에 따라 개시된다. 반도체 디바이스의 제조 방법이 또한 개시된다. 기생 트랜지스터의 채널 영역을 형성할 가능성을 감소시키기 위해 주입 분리 영역과 이 주입 분리 영역 위의 게이트 전극의 일부 사이에 단부 캡 하드마스크가 사용된다. 단부 캡 하드마스크는 또한 액티브 영역을 주입하기 위한 주입 마스크로서 사용된다. 먼저, 개구의 저부에서 주입 분리 영역 내에 도판트를 주입하기 위해 마스크 스택에 개구가 형성된다. 도판트는 게이트 전극층과 게이트 유전체층을 포함하는 마스크 스택의 하나 이상의 층을 통해 이동할 수 있다. 이어서, 유전체 재료가 개구에 퇴적되고, 제1 게이트 전극층 위의 재료는 제1 게이트 전극층 위에 유전체 재료의 돌출부를 남겨두도록 선택적으로 제거된다. 형성될 때에, 유전체 재료와 주입 분리 영역은 자가 정렬된다. 유전체 재료와 제1 게이트 전극층 위에 제2 게이트 전극층이 형성된다. 제2 게이트 전극층은 유전체 재료의 돌출부로 인해 평탄하지 않을 수 있다. 이어서, 게이트 전극이 패터닝되어 형성된다. 게이트 전극은 유전체 재료 상의 주입 분리 영역 위에서 적어도 부분적으로 게이트 전극의 단부 상의 단부 캡 부분을 포함한다. 액티브 영역 둘레의 주입 마스크로서 유전체 재료를 이용하여 액티브 영역이 주입된다. 유전체 재료의 일부가 선택적으로 제거될 수 있다. 몇몇 실시예에서, 주입은 주입 분리 영역의 임계 치수를 감소시키기 위해 2개의 하드마스크 퇴적 사이에 수행된다.
도 1은 본 개시의 다양한 양태에 따른 주입 분리 영역을 갖는 반도체 구조를 제조하는 다양한 방법의 흐름도이다. 도 2a/2b 내지 도 12a/12b는 도 1의 흐름도에 도시된 다양한 방법 실시예의 일부 작업에 따라 디바이스를 제조할 때에 중간 스테이지의 평면도 및 단면도이다. "a"표시를 갖는 도면은 절단선 A-A'를 도시하는 평면도이다. 절단선 A-A'는 "b"표시를 갖는 도면인 단면도의 절단면이다. "a"와 "b" 표시를 갖는 이후의 모든 도면들은 동일한 절단선을 갖고, 이 설명은 매 도면마다 반복되지 않는다. 다양한 실시예를 예시하도록 사용되는 다양한 도면들은 실척으로 도시되지 않았다는 것을 유념해야 한다. 본 개시에서, 웨이퍼는 기판과, 이 기판 내의 또는 기판 위의 다양한 층들을 포함하는 부분적으로 제작된 공작물을 지칭한다.
도 1을 참조하면, 흐름도(100)는 게이트 유전체층이 반도체 기판 위에 형성되는 작업(102)을 포함한다. 도 2a 및 도 2b는 도 1의 작업(102)에 따른 웨이퍼(200)의 평면도 및 단면도이다. 기판(202)이 마련된다. 몇몇 실시예에서, 기판(202)은 벌크 실리콘 기판이다. 몇몇 실시예에서, 기판(202)은 절연체 상 실리콘(Silicon-On-Insulator) 기판이다. 변형예에서, 기판(202)은 실리콘 탄화물, 실리콘 게르마늄, III-V족 화합물 반도체 재료 등과 같은 기타 반도체 재료로 구성된다. 게이트 유전체층(204)이 기판(202) 위에 퇴적된다. 게이터 유전체층(204)은 산화물, 질화물, 산질화물, 탄화물, 또는 그 조합을 포함할 수 있다. 게이트 유전체층(204)은 열적으로 성장된 실리콘 산화물일 수 있고 두께가 약 20 옹스트롬 내지 200 옹스트롬일 수 있다. 몇몇 실시예에서, 게이트 유전체층(204)은 약 70 옹스트롬이다. 몇몇 실시예에서, 게이트 유전체층(204)은 하프늄 실리케이트, 지르코늄 실리케이트, 이산화하프늄 및 이산화지르코늄 등의 고유전율(high-k) 유전체이다.
도 1을 참조하면, 작업(104)에서, 게이트 유전체층 위에 제1 게이트 전극층이 형성된다. 도 3a 및 도 3b는 게이트 유전체층(204) 위에 게이트 전극층(206)을 포함한다. 게이트 전극층(206)은 실리콘 산화물의 게이트 유전체층 위의 폴리실리콘으로 구성될 수 있다. 별법으로서, 게이트 전극층(206)은 게이트 유전체층(204)으로서 고유전율 유전체층 위의 탄탈, 텅스텐, 탄탈 질화물, 및 티타늄 질화물 등의 금속으로 구성될 수 있다.
도 1을 참조하면, 작업(105)에서, 제1 게이트 전극층 위에 저부 반사 방지 코팅(BARC; bottom anti-reflective coating)이 형성된다. 도 3b는 게이트 전극층(206) 위에 BARC 층(207)을 포함한다. BARC 층(207)은 다음의 포토리소그래피 프로세스에서 아래의 층에서 반사하는 복사를 방지하고 노출 프로세스를 방해한다. 그러한 방해는 포토리소그래피 프로세스의 임계 치수를 증가시킬 수 있다. BARC 층(207)은 당업계에 공지된 퇴적 프로세스를 이용하여 퇴적된다. BARC 층의 두께는 후속 프로세스에서 주입 도판트를 차단하도록 사용되는 주입 마스크의 두께에 따라 특정될 수 있다.
도 1을 참조하면, 작업(106)에서, 제1 게이트 전극층 위에 하드마스크층이 형성된다. 도 3a 및 도 3b는 게이트 전극층(206) 위에 하드마스크층(208)을 포함한다. 하드마스크층(208)은 주입 분리 영역을 형성하도록 아래의 게이트 전극층(206)을 차폐하기에 또는 이온 주입 작업으로부터 게이트 전극층(204)을 적어도 차폐하기에 충분한 두께를 갖고 있다. 게이트 전극층(206)에서의 소량의 주입은 폴리실리콘 게이트 전극의 결과적인 디바이스에 영향을 미치지 않는데, 그 이유는 전극 도핑이 이온 주입보다 훨씬 높기 때문이다. 예컨대, 약 50 keV보다 큰 높은 에너지의 이온 주입을 위해, 하드마스크층은 1000 옹스트롬보다 클 수 있다. 몇몇 실시예에서, 하드마스크(208)는 실리콘 질화물을 포함한다. 변형예에서, 하드마스크(208)는 산질화물(SiON), 실리콘 탄화물 또는 실리콘 산화물 등의 기타 유전체 재료로 구성된다.
도 1을 참조하면, 작업(108)에서, 제1 게이트 전극층 또는 게이트 유전체층을 노출시키도록 하드마스크층에 개구가 형성된다. 도 4a 및 도 4b에 도시된 바와 같이, 하드마스크(208)는 개구(210)를 형성하도록 패터닝된다. 개구는 제1 게이트 전극층(206)을 노출시키는 210으로서 도시되어 있다. 게이트 전극층(206)의 일부가 제거될 수 있다. 개구(210)는 도 4b에서 별개의 개구와 같이 보이지만 도 4a에 도시된 바와 같이 액티브 영역(212) 둘레의 연속적인 개구(210)의 일부일 수 있다. 몇몇 실시예에서, 도 4a에 도시된 바와 같이, 개구(210)는 직사각형이다. 변형예에서, 개구(210)는 분리될 디바이스의 형태에 따라 다른 레이아웃 및 형태를 갖는다. 하드마스크층(208) 위에는 먼저 포토레지스트가 퇴적되고 패터닝된다. 포토레지스트층의 일부를 현상하고 제거한 후에, 게이트 전극층(206)의 전부 또는 일부를 제거할 수 있는 에칭 단계가 하드마스크층(208)에 또한 수행된다. 예컨대, 개구(210)의 에칭은 식각액으로서 불소계 화학 물질 또는 염소계 화학 물질, 예컨대 사불화탄소 또는 염소를 이용하여 수행될 수 있다.
다시 도 1을 참조하면, 작업(112)에서 게이트 유전체층을 통해 반도체 기판에 불순물이 주입된다. 도 5b에 도시된 바와 같이, 반도체 기판에 주입된 불순물은 주입 분리 영역(214)을 형성한다. 그 결과, 전계 효과 트랜지스터(FET; field-effect transistor)를 형성하는 데에 사용될 수 있는 액티브 영역(212)(도 5a에 도시됨)이 주입 분리 영역(214)에 의해 둘러싸인다. 주입(화살표로 나타냄)은 주입된 불순물이 게이트 전극층(206)와 게이트 유전체층(204)의 일부를 통과하기에 매우 충분하고 게이트 전극층(206)의 일부 위의 하드마스크(208)을 관통하기에는 매우 충분하지 않는 에너지 레벨을 이용하여 수행된다. 도 5b는 웨이퍼에서 2개의 타입의 개구, 즉 게이트 전극층(206)의 일부가 제거되는 개구(209)와 게이트 전극층이 노출되는 개구(211)를 도시하고 있다. 몇몇 실시예에서, 주입된 불순물은 예컨대 붕소, 인듐 및/또는 기타등등을 포함하는 p형 불순물이다. 변형예에서, 주입된 불순물은 예컨대 인, 비소, 안티몬 및/또는 기타등등을 포함하는 n형 불순물이다. 주입 분리 영역(214)의 전도성 타입은 디바이스의 액티브 영역의 전도성 타입의 반대이다.
하드마스크(208)의 두께는 특정한 주입 투여량이 게이트 유전체층(204)을 관통하여 주입 분리 영역(214)을 형성하게 하면서 주입 분리 영역으로부터 도판트가 BARC 층(207) 아래의 게이트 전극층(206)에 도달하지 못하게 하도록 구성된다. 일례에서, 하드마스크층(208)은 주입이 약 70 keV의 에너지의 붕소일 때에 약 600 nm의 실리콘 산화물이다. 주입 에너지가 더 높은 경우, 이에 따라 하드마스크층(208)이 더 높아진다. 하드마스크층(208)의 몇몇 재료는 특정한 도판트, 예컨대 실리콘 산화물보다 조밀한 재료를 차단하는 데에 우수하다. 당업자는 주입 프로세스 파라미터 및 하드마스크층의 재료 특성에 따라 하드마스크층(208)의 두께를 조절하는 것을 알고 있다.
몇몇 실시예에서, 하드마스크층의 개구에 등각 유전체층을 퇴적하는 선택적 작업이 불순물을 주입하기 전에 수행된다(도 1의 작업 110). 도 6a 및 도 6b에 도시된 바와 같이, 등각 유전체층(216)은 보다 작은 개구(218)가 형성되도록 하드마스크층의 개구의 크기를 감소시킨다. 보다 작은 개구(218)을 통한 다음의 이온 주입은 이에 따라 보다 작은 치수의 주입 분리 영역(220)을 형성한다. 등각 유전체가 또한 개구(218)의 저부에도 퇴적되기 때문에, 다음의 이온 주입 파라미터는 원하는 양의 도판트가 등각 유전체층(216)와 게이트 유전체층(204)을 통해 아래의 기판(202)으로 주입하도록 조정된다. 몇몇 실시예에서, 등각 유전체(216)와 하드마스크층(208)은 동일한 재료이다. 다른 실시예에서, 등각 유전체(216)와 하드마스크층(208)은 상이한 재료이다. 도 5a의 주입 분리 영역(214)에 비해 도 6a의 주입 분리 영역의 치수를 감소시키면, 동일한 실리콘 영역을 갖는 보다 큰 액티브 영역이 사용되게 되어, 액티브 영역의 저장 용량을 증가시킨다.
다시 도 1을 참조하면, 작업(114)에서, 개구 내의 제1 게이트 전극층이 게이트 유전체층을 노출시키도록 에칭된다. 제1 게이트 전극층의 완벽한 제거를 보장하기 위하여, 게이트 유전체층의 일부가 또한 제거될 수 있다. 몇몇의 경우에, 게이트 유전체층이 완전히 제거된다. 도 7a 및 도 7b에 도시된 바와 같이, 개구(210, 213)가 하드마스크층(208)에 형성되어 제1 게이트 전극층(206)을 통해 게이트 유전체층(204)을 향해 아래로 향한다. 개구(210)는 게이트 유전체층(204)의 적어도 일부가 개구의 저부에 남아 있는 실시예를 도시하고, 개구(213)는 게이트 유전체층이 제거되는 실시예를 도시한다.
다시 도 1을 참조하면, 작업(116)에서, 개구는 유전체 재료로 충진된다. 도 8a 및 도 8b에 도시된 바와 같이, 도 7b의 개구(210, 213)는 유전체 재료로 충진되어 액티브 영역(212) 위에 그리고 둘레에 유전체 링(222)을 형성한다. 몇몇 실시예에서, 유전체 재료는 하드마스크층(208)과 동일한 재료이다. 다른 실시예에서, 유전체 재료는 상이하다. 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 탄소 도핑된 실리콘 산화물, 또는 분리를 제공하는 금속 산화물 또는 금속 질화물일 수 있다. 도 8a는 하드마스크층(208) 위에 어떠한 유전체 재료도 도시하지 않지만, 개구(210)를 충진한 후의 처리에서, 유전체 재료가 또한 개구 둘레의 필드에 퇴적된다는 것이 예상된다.
다시 도 1을 참조하면, 작업(118)에서, BARC 층 위의 하드마스크층과 유전체 재료가 제거된다. 몇몇 실시예에서, 화학 기계적 폴리싱(CMP) 작업이 웨이퍼를 BARC 층을 향해 아래로 평탄화시키도록 사용될 수 있다. CMP 프로세스는 하드마스크층(208)을 파괴할 뿐만 아니라 표면을 기계적으로 폴리싱하는 화학적 식각액을 포함할 수 있다. 평탄화 후에, 웨이퍼는 BARC 층에서 평탄한 표면을 갖는다. 작업(119)에서, BARC 층이 제거된다. 습식 에칭 프로세스가 사용되어 예컨대 인산계 식각액으로 BARC 층을 제거할 수 있다. 추가 산화물이 불화수소산계 식각액을 이용하여 다른 습식 에칭에 의해 제거될 수 있다. 도 9a 및 도 9b는 작업(119) 후에 웨이퍼의 평면도 및 단면도이다. 평면도에서, 제1 게이트 전극층(206)의 액티브 영역(212)이 유전체 링(222)에 의해 둘러싸여 있다. 주입 분리 링(214)이 유전체 링(222) 아래에서 그 유전체 링에 대응하게 반도체 기판(202)에 매입된다. 유전체 링(222)은 제1 게이트 전극층(206) 위의 BARC 층이 제거된 후에 제1 게이트 전극층(206) 위로 돌출된다. 돌출 높이는 작업(118)의 평탄화 프로세스 후에 잔존하는 BARC 층의 높이에 대응한다. 게이트 유전체층(204)은 제1 게이트 전극층(206)/유전체 링(222)과 기판(202)/매입된 주입 분리 영역(214) 사이에 배치된다. 게이트 유전체층(204)은 상이한 영역에서 상이한 두께를 가질 수 있다.
다시 도 1을 참조하면, 선택적인 작업(120)에서, 제1 게이트 전극층 위에 제2 게이트 전극층이 배치된다. 도 10a 및 도 10b에 도시된 바와 같이, 제2 게이트 전극층(224)은 웨이퍼를 덮는다. 제2 게이트 전극층(224)은 도 10b에 도시된 바와 같이 평탄하지 않다. 제2 게이트 전극층(224)은 유전체 링(222) 위에서 최대 높이를 갖고 예컨대 액티브 구역의 중간에서 유전체 링(222)으로부터 떨어진 곳에 최소 높이를 갖는다. 제2 게이트 전극층(224)은 제1 게이트 전극층(206)과 대체로 동일한 재료이다. 예컨대, 제1 게이트 전극층(206)이 일종의 폴리실리콘이면, 제2 게이트 전극층(224)은 동일한 타입의 폴리실리콘이다. 몇몇 실시예에서, 제2 게이트 전극층(224)은 상이한 재료, 예컨대 상이한 도핑량을 갖는 폴리실리콘이다.
다시 도 1을 참조하면, 작업(122)에서, 게이트 전극층은 게이트 전극을 형성하도록 패터닝된다. 작업은 웨이퍼 위에 포토레지스트를 퇴적하고, 웨이퍼를 광 패턴에 노출시켜, 포토레지스트를 현상함으로써 원치않는 부분을 제거하는 단계를 포함한다. 이어서, 웨이퍼는 하나 이상의 에칭 프로세스에서 포토레지스트 재료에 의해 보호되지 않는 제1 및 제2 게이트 전극층을 제거하도록 에칭된다. 도 11a 및 도 11b에 도시된 바와 같이, 게이트 전극은 액티브 영역을 소스 영역(226), 드레인 영역(228), 및 게이트 전극(230) 아래의 채널 영역으로 분할하는 제1 게이트 전극층 부분과 제2 게이트 전극층 부분을 포함한다. 도 9a의 유전체 링(222)은 게이트 전극(230) 아래에서 게이트 전극을 따라가는 부분(244)과, 소스 영역(226)과 드레인 영역(228)을 둘러싸는 소스/드레인 부분(242)을 갖는다. 제2 게이트 전극층(224)은 주입 분리 영역(214) 위의 유전체 재료(244)의 전부 또는 일부에 걸쳐 연장되는 제2 게이트 전극(240)을 형성하도록 패터닝된다. 연장된 부분은 게이트 전극의 단부 캡(232)이 된다. 제1 게이트 전극층(238)[238은 패터닝 후에 잔존하는 제1 게이트 전극층(206)의 부분을 지칭한다]에 인접한 유전체 재료의 부분은 도 9a로부터의 유전체 링(222)의 일부인 단부 캡 하드마스크(244)이다. 도 11b는 게이트 단부 캡(232) 아래의 부분과 게이트 단부 캡(232) 아래가 아닌 부분을 갖는 단부 캡 하드마스크(244)를 도시하고 있지만, 몇몇 실시예에서 게이트 단부 캡(232) 아래가 아닌 부분은 제거될 수 있다.
소스 영역(226)과 드레인 영역(228)을 둘러싸는 유전체 재료(242)는 소스와 영역 주입 프로세스 중에 주입 마스크로서 이용된다. 마스크로서 영역(242)을 사용하면 소스와 드레인 영역의 오버레이를 위한 프로세스 윈도우가 증가된다. 소스 영역(226)과 드레인 영역(228)에서 주입 분리 영역(234)을 둘러싸는 게이트 유전체층은 이 작업에서 또는 다음의 프로세스에서 제거될 수 있다. 포토레지스트에 의해 덮이지 않은 영역으로부터 게이트 유전체층 재료의 완벽한 제거를 보장하기 위하여, 습식 에칭이 폴리실리콘 건식 에칭 후에 사용될 수 있다.
다시 도 1을 참조하면, 선택적인 작업(124)에서, 포토레지스트가 퇴적되고 액티브 영역을 주입하기 전에 패터닝된다. 도 12a 및 도 12b에 도시된 바와 같이, 포토레지스트(246)는 도 12a의 유전체 재료(242) 둘레에서 점선에 의해 도시된 바와 같이 유전체 재료(242)의 일부와 오버레이하고, 주입될 액티브 영역을 형성하도록 단부 캡 하드마스크(244)의 일부와 오버레이한다. 도 1을 다시 참조하면, 작업(126)에서, 주입 마스크로서 유전체 재료를 이용하여 도판트를 반도체 기판 내로 주입함으로써 액티브 영역에 소스와 드레인 영역이 형성된다. 도 12b는 화살표와 같이 주입을 포함한다. 도판트는 액티브 영역에서, 게이트 전극(230)에서, 소스 영역(226)과 드레인 영역(228)을 둘러싸는 유전체 재료(242)에서, 그리고 포토레지스트(246)에서 기판(202) 내로 주입된다. 유전체 재료(242)는 도판트를 흡수하고 임의의 주입이 아래의 주입 분리 영역에 도달하는 것을 방지하기에 충분히 두껍다. 유전체 재료의 두께(도 12b에 도시된 바와 같이 T1)는 작업(119)에서 제거된 BARC 층 및 제1 게이트 전극(238)의 두께에 따라 좌우된다. 따라서, 이들 층의 두께는 작업(126)에 사용된 주입 에너지에 따라 설계된다.
일례에서, 주입은 약 15 keV의 에너지에서 인 도판트를 이용한다. 유전체 재료 두께(도 12b의 T1)는 도판트가 아래의 주입 분리 영역에 도달하는 것을 차단하도록 적어도 80 nm이다. 게이트 전극의 중앙 둘레에서 게이트 전극의 최소 높이에서 게이트 전극의 두께(도 12b의 T2)는 약 100 nm일 수 있다. 본 개시의 다양한 실시예에 따르면, T2는 다양한 구조에 대한 주입 요건에 따라 T1보다 크거나 작을 수 있다.
다양한 도판트를 활성화시키도록 웨이퍼가 어닐링된다. 어닐링 중에, 주입 영역이 확산하여 도판트가 이동할 때에 형태를 변화시키고, 이에 따라 게이트 전극의 길이를 따라 측정된 주입 분리 영역의 폭이 퇴적된 폭으로부터 증가될 수 있다. 바꿔 말해서, 주입 분리 영역이 형성된 상태에서 제1 게이트 전극층(238)과 자가 정렬되더라도, 어닐링 후에 정렬이 행해질 수 있다.
다시 도 1을 참조하면, 선택적인 작업(128)에서, 액티브 영역을 둘러싸는 유전체 재료의 일부가 액티브 영역을 주입한 후에 제거된다. 몇몇 실시예에서, 유전체 재료 부분은 먼저 포토레지스트를 퇴적하고 포토레지스트를 패터닝한 다음에, 노출된 유전체 재료를 습식 에칭 또는 건식 에칭에 의해 에칭함으로써 제거된다. 몇몇 실시예에서, 포토레지스트가 사용되지 않고 게이트 전극이 에칭 마스크로서 작용한다. 또한 몇몇 실시예에서, 유전체 재료는 제거되지 않는다.
다시 도 1을 참조하면, 작업(130)에서, 소스와 드레인 영역의 일부 위에 소스 접점과 드레인 접점이 형성된다. 소스와 드레인 영역 형성 및 접점 형성의 상세는 당업계에 알려져 있어 본 명세서에서는 설명하지 않는다.
논의된 바와 같이, 본 개시의 다양한 실시예는 상이한 반도체 디바이스를 형성하도록 사용될 수 있다. 그러한 한가지 디바이스는 이미지 센서이다. 도 13a 및 도 13b는 3개의 트랜지스터를 갖는 예시적인 이미지 센서(1300)의 레이아웃과 그 회로도이다. 이미지 센서(1300)는 포토 다이오드(1301), 전달 트랜지스터(1303), 리셋 트랜지스터(1305), 및 소스 팔로워 트랜지스터(1307; source follwer transistor)를 포함한다. 주입 분리 영역(1309)이 반도체 디바이스 둘레에 그리고 전달 트랜지스터(1303)와 리셋 트랜지스터(1305) 사이에, 리셋 트랜지스터(1305)와 소스 팔로워 트랜지스터(1307) 사이에, 그리고 소스 팔로워 트랜지스터(1307)와 포토다이오드(1301) 사이에 모두 형성된다. 통상적인 이미지 센서의 경우, 주입 분리 영역은 p형이다. 포토다이오드(1301)는 깊은 n-웰(1313)과, 깊은 n-웰(1313)의 일부 위의 얕은 p-웰(1311)을 포함한다. 회로도에 도시된 바와 같이, 전달 트랜지스터(1303)의 소스가 포토다이오드(1301)에 연결되고, 전달 트랜지스터(1303)의 드레인이 리셋 트랜지스터(1305)의 소스에 그리고 소스 팔로워 트랜지스터(1307)의 게이트에 연결된다. 리셋 트랜지스터(1305) 및 소스 팔로워 트랜지스터(1307) 양자의 드레인은 전압 공급부(VDD)에 연결된다. 도 13a에서, 전달 트랜지스터(1303)의 드레인과 리셋 트랜지스터(1305)의 소스 사이의 연결은 전달 트랜지스터(1303)의 드레인과 리셋 트랜지스터(1305)의 소스를 오버랩핑되도록 연장시킴으로써 형성된다. 소스 팔로워 트랜지스터(1307)의 게이트와 전달 트랜지스터(1303)의 드레인/리셋 트랜지스터(1305)의 소스 간의 연결은 레이아웃 위에 금속층을 이용함으로써 형성된다.
몇몇 실시예에 따르면, 디바이스는 반도체 기판과, 반도체 기판의 상면으로부터 반도체 기판 내로 연장되는 주입 분리 영역을 포함한다. 액티브 영역과 주입 분리 영역의 일부 상에 게이트 유전체가 배치되고, 게이트 유전체층, 2개의 단부 캡 하드마스크, 및 게이트 전극을 포함한다. 게이트 전극층이 액티브 영역의 일부 위에 그리고 적어도 부분적으로 주입 분리 영역 위에 배치된다. 2개의 단부 캡 하드마스크는 각각 주입 분리 영역 위의 게이트 유전체층의 일부 상에 배치된다. 게이트 전극은 2개의 단부 캡 하드마스크와 게이트 유전체층의 적어도 일부 상에 배치된다. 단부 캡 하드마스크가 주입 마스크로서 사용되기 때문에, 액티브 영역의 하나 이상의 도판트 종이 2개의 단부 캡 하드마스크에 존재한다.
다양한 실시예에 따르면, 게이트 전극은 게이트 구조의 길이를 따라 상이한 두께를 갖는다. 게이트 전극의 최소 높이는 2개의 단부 캡 하드마스크의 최대 높이보다 낮을 수 있다.
또 다른 실시예에 따르면, 방법은 반도체 기판 위에 게이트 유전체층, 제1 게이트 전극층, 저부 반사 방지 코팅(BARC), 및 하드마스크층을 형성하는 단계, 하드마스크에 개구를 형성하기 위해 하드마스크를 패터닝하는 단계, 및 게이트 전극층을 노출시키기 위해 개구를 통해 게이트 전극층을 에칭하는 단계를 포함한다. 이어서, 불순물이 주입되고, 불순물은 반도체 기판에 주입 분리 영역을 형성하기 위해 게이트 전극층의 일부를 관통한다. 개구는 게이트 유전체층을 노출시킨 후에 유전체 재료로 충진된다. 다양한 층은 유전체 재료와 제1 게이트 전극층 위에 제2 게이트 전극층이 형성되기 전에 제거된다. 제1 및 제2 게이트 전극층은 게이트 전극을 형성하도록 패터닝되고 게이트 전극의 단부는 유전체 재료와 부분적으로 오버랩핑된다. 유전체 재료는 반도체 기판의 액티브 영역의 주입을 위한 주입 마스크로서 사용된다.
실시예 및 그 이점에 대해서 상세하게 설명하였지만, 첨부된 청구범위에 의해 한정되는 바와 같이 실시예의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다. 또한, 본 출원의 범위는 본 명세서에 설명된 프로세스, 장치, 제조, 물질의 조성, 수단, 방법 및 단계들의 특정 실시예로 제한되도록 의도되지 않는다. 당업자가 본 개시로부터 쉽게 알게 되는 바와 같이, 본 명세서에 설명된 대응 실시예들과 실질적으로 동일한 결과를 달성할 수 있거나 실질적으로 동일한 기능을 수행하는 것으로서, 현재에 존재하는 또는 추후에 개발될, 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들이 본 개시에 따라서 이용될 수 있다. 따라서, 첨부된 청구범위는 그러한 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들을 그 범위 내에 포함하도록 의도된다. 또한, 각 청구항은 별개의 실시예를 구성하고, 다양한 청구항들 및 실시예들의 조합이 본 개시의 범위 내에 있다.
200: 웨이퍼 202: 기판
204: 게이트 유전체층 206: 게이트 전극층
208: 하드마스크층 210: 개구
212: 액티브 영역

Claims (10)

  1. 디바이스에 있어서,
    액티브 영역을 갖는 반도체 기판;
    상기 액티브 영역을 둘러싸고 상기 반도체 기판의 상면으로부터 상기 반도체 기판 내로 연장되는 주입 분리 영역; 및
    상기 주입 분리 영역과 상기 액티브 영역의 일부 상의 게이트 구조
    를 포함하고,
    상기 게이트 구조의 2개의 단부는 적어도 부분적으로 상기 주입 분리 영역 위에서 연장되며, 상기 게이트 구조는,
    상기 액티브 영역의 일부 위와 적어도 부분적으로 상기 주입 분리 영역 위에 있는 게이트 유전체층,
    상기 주입 분리 영역 위의 상기 게이트 유전체층의 일부 상에 각각 있는 2개의 단부 캡 하드마스크, 및
    상기 2개의 단부 캡 하드마스크와 상기 게이트 유전체층의 적어도 일부 상에 배치된 게이트 전극
    을 포함하며, 상기 액티브 영역 내의 하나 이상의 도판트 종은 상기 2개의 단부 캡 하드마스크에 존재하는 것인 디바이스.
  2. 제1항에 있어서, 상기 게이트 전극은 상기 게이트 구조의 중앙과 상기 게이트 구조의 단부에서 상이한 두께를 갖는 것인 디바이스.
  3. 제1항에 있어서, 상기 게이트 전극의 최소 높이는 상기 2개의 단부 캡 하드마스크의 최대 높이보다 낮은 것인 디바이스.
  4. 제1항에 있어서, 상기 단부 캡 하드마스크의 폭은 게이트 전극 길이를 따라 상기 주입 분리 영역의 폭보다 작거나 동일한 것인 디바이스.
  5. 제1항에 있어서, 상기 액티브 영역은 포토다이오드의 일부를 포함하고, 상기 주입 분리 영역은 p형 전도성을 갖는 것인 디바이스.
  6. 반도체 기판 위에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 위에 제1 게이트 전극층을 형성하는 단계;
    상기 제1 게이트 전극층 상에 저부 반사 방지 코팅(BARC; bottom anti-reflective coating)을 형성하는 단계;
    상기 BARC 위에 하드마스크층을 형성하는 단계;
    상기 제1 게이트 전극층 또는 상기 게이트 유전체층을 노출시키기 위해 상기 하드마스크층에 개구를 형성하는 단계;
    불순물을 주입하는 단계 - 상기 불순물은 상기 반도체 기판의 액티브 영역을 둘러싸는 상기 반도체 기판 내의 주입 분리 영역을 형성하기 위해 상기 게이트 유전체층을 관통함 -;
    게이트 유전체층을 노출시키기 위해 상기 개구 내의 상기 제1 게이트 전극층을 에칭하는 단계;
    상기 개구를 유전체 재료로 충진하는 단계;
    상기 BARC 위의 상기 하드마스크층과 유전체 재료를 제거하는 단계;
    상기 BARC를 제거하는 단계;
    상기 유전체 재료와 상기 제1 게이트 전극층 위에 제2 게이트 전극층을 형성하는 단계;
    상기 게이트 전극을 패터닝하는 단계 - 게이트 전극의 단부들은 상기 유전체 재료와 부분적으로 오버랩핑됨 -; 및
    주입 마스크로서 상기 유전체 재료를 이용하여 상기 반도체 기판의 상기 액티브 영역을 주입하는 단계
    를 포함하는 방법.
  7. 제6항에 있어서, 상기 액티브 영역을 주입한 후에 상기 액티브 영역을 둘러싸는 상기 유전체 재료의 일부를 제거하는 단계를 더 포함하는 것인 방법.
  8. 제6항에 있어서, 상기 게이트 전극을 패터닝하는 단계는 상기 액티브 영역을 주입하기 전에 포토레지스트를 퇴적(deposit)하고 패터닝하는 단계를 더 포함하는 것인 방법.
  9. 제6항에 있어서, 상기 하드마스크층에 개구를 형성한 이후 및 불순물을 주입하기 이전에 상기 개구 내에 등각(conformal) 유전체층을 퇴적하는 단계를 더 포함하는 것인 방법.
  10. 제6항에 있어서, 상기 하드마스크층에 개구를 형성하는 단계는 상기 하드마스크층의 개구의 저부에서 상기 제1 게이트 전극층의 일부를 제거하는 단계를 포함하는 것인 방법.
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