KR100927403B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100927403B1
KR100927403B1 KR1020070100723A KR20070100723A KR100927403B1 KR 100927403 B1 KR100927403 B1 KR 100927403B1 KR 1020070100723 A KR1020070100723 A KR 1020070100723A KR 20070100723 A KR20070100723 A KR 20070100723A KR 100927403 B1 KR100927403 B1 KR 100927403B1
Authority
KR
South Korea
Prior art keywords
gate
protrusion
active region
isolation region
device isolation
Prior art date
Application number
KR1020070100723A
Other languages
English (en)
Other versions
KR20090035771A (ko
Inventor
김호웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070100723A priority Critical patent/KR100927403B1/ko
Priority to US12/164,072 priority patent/US8187931B2/en
Publication of KR20090035771A publication Critical patent/KR20090035771A/ko
Application granted granted Critical
Publication of KR100927403B1 publication Critical patent/KR100927403B1/ko
Priority to US13/482,904 priority patent/US8530975B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 게이트탭(gate tab)을 사용하지 않고 HEIP(Hot Electron Induced Punchthrough) 현상을 완화시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 소자는 활성영역과 소자분리영역이 구비된 기판상에 상기 활성영역과 소자분리영역을 동시에 가로지르는 게이트패턴 및 상기 게이트패턴 아래의 적어도 상기 소자분리영역과 접하는 상기 활성영역의 가장자리에서 상기 기판보다 높은 표면을 갖는 돌출부를 포함하고 있으며, 이를 통하여 게이트탭을 형성하지 않고도 HEIP 현상을 완화시킬 수 있는 효과가 있다.
게이트탭, 돌출부, HEIP

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 게이트탭(gate tab)을 사용하지 않고도 HEIP(Hot Electron Induced Punchthrough) 현상을 완화시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
최근 반도체 소자의 디자인 룰(design rule)이 100nm급 이하로 감소함에 따라, 트랜지스터의 소스 및 드레인 사이의 간격이 좁아지고, 채널, 소스 및 드레인의 도핑 농도는 증가하고 있다. 이로 인하여 단채널효과(short channel effect, SCE), 열전자효과(hot carrier effect : HCE) 및 GIDL(gate induced drain leakage)과 같은 현상이 발생하여 트랜지스터의 전기적인 특성이 열화되고 있다.
특히, 주변회로영역에 형성되는 PMOS트랜지스터에서는 다수캐리어(majority carrier)인 정공(hole)에 의해 전자(electron)가 부수적으로 생성되는데, 이 전자는 채널과 인접한 소자분리막 내부로 유입(trapping)되어 PMOS트랜지스터의 채널을 인버전(inversion)시킴으로써, 유효 채널 길이를 감소시킨다. 이와 같은 전자의 유입에 의한 채널의 인버전(inversion) 현상은 게이트패턴 아래의 소자분리막과 접하는 활성영역의 가장자리에서 발생한다.
상술한 바와 같이, PMOS트랜지스터에서의 원치 않는 채널 인버전(inversion) 현상은 턴-오프(turn-off)시의 누설전류를 증가시켜 전력 소모를 증가시키고, 동작 속도를 저하시킬 뿐만 아니라, 항복 전압(Breakdown Voltage, BV)을 감소시키는 문제를 일으킨다. 이러한 현상을 HEIP(Hot Electron Induced Punchthrough) 현상이라고 한다.
이러한 HEIP 현상으로 인한 문제점을 해결하기 위하여 반도체 소자의 구조적 측면에서 HEIP 현상이 유발되는 지점 즉, 게이트패턴과 중첩(overlap)되는 활성영역과 소자분리영역의 경계지역에 게이트탭을 설치함으로써, HEIP 현상으로 인한 유효 채널 길이의 감소분을 보상하는 기술이 제안되었다.
도 1은 종래기술에 따른 게이트탭을 갖는 반도체 소자를 도시한 평면도이다.
도 1을 참조하면, 활성영역(12)의 가장자리 부분에 위치하는 게이트전극(13)에 게이트탭(14)을 형성하여, 이 부분의 게이트전극(13) 길이를 늘린다. 이로써, HEIP 현상이 주로 발생되는 소자분리영역(11)과 접하는 활성영역(12)의 가장자리에 형성되는 채널의 길이(W2)가 중앙부에 형성되는 채널의 길이(W1)보다 길어지게 되어, HEIP현상을 완화시킬 수 있다.
그러나, 반도체 소자의 집적도가 증가될수록 채널의 길이가 감소되기 때문에 채널 길이의 감소분을 보상하기 위해서는 게이트탭(14)의 길이도 늘려야 한다. 이 럴 경우, 게이트탭(14)을 필요로하는 트랜지스터가 밀집한 영역에서는 게이트전극(13) 간의 일정한 간격을 유지하기 위하여 활성영역(12)을 늘려야 하므로, 반도체 소자의 넷다이(net die) 사이즈가 증가하는 문제가 발생한다. 이로 인하여 반도체 소자의 집적도를 향상시키기 어려우며, 집적도가 증가될 경우 트랜지스터의 특성을 확보하기 어렵다.
본 발명은 상기 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트탭을 사용하지 않고, HEIP 현상을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 소자는 활성영역과 소자분리영역이 구비된 기판상에 상기 활성영역과 소자분리영역을 동시에 가로지르는 게이트패턴 및 상기 게이트패턴 아래의 적어도 상기 소자분리영역과 접하는 상기 활성영역의 가장자리에서 상기 기판보다 높은 표면을 갖는 돌출부를 포함한다. 이때, 상기 돌출부는 상기 게이트패턴 아래의 상기 활성영역과 접하는 상기 소자분리영역까지 확장될 수 있다.
여기서, 상기 돌출부의 폭은 상기 게이트패턴의 폭보다 작을 수 있으며, 상기 돌출부의 높이는 상기 게이트패턴의 폭보다 클 수 있다. 또한, 상기 돌출부의 형상은 정육면체 또는 직육면체일 수 있다.
상기 게이트패턴은 상기 돌출부 표면을 덮는 게이트절연막; 상기 게이트절연막 상에 형성된 게이트전극 및 상기 게이트전극 상에 형성된 게이트하드마스크막을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 소자의 제조방법은 활성영역과 소자분리영역이 구비된 기판상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 상기 기판보다 높은 표면을 갖는 돌출부를 형성하는 단계; 상기 돌출부의 표면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트도전막 및 게이트하드마스크막을 형성하는 단계 및 상기 돌출부와 중첩(overlap)되도록 상기 게이트하드마스크막, 게이트도전막 및 게이트절연막을 선택적으로 식각하여 게이트패턴을 형성하는 단계를 포함한다.
이때, 상기 돌출부는 상기 활성영역과 소자분리영역의 경계지역에 형성하거나, 상기 게이트패턴 아래의 상기 소자분리영역과 접하는 상기 활성영역의 가장자리에 형성할 수 있다.
여기서, 상기 돌출부의 폭이 상기 게이트패턴의 폭보다 작도록 형성할 수 있고, 상기 돌출부의 높이가 상기 게이트패턴의 폭보다 크도록 형성할 수 있으며, 상기 돌출부의 형상은 정육면체 또는 직육면체로 형성할 수 있다.
본 발명은 HEIP 현상이 발생하는 게이트패턴 아래의 소자분리영역과 접하는 활성영역 가장자리 또는 게이트패턴 아래의 소자분리영역과 활성영역의 경계지역에 3차원 구조의 돌출부를 형성하여 채널 길이를 증가시킴으로써, 게이트탭을 사용하지 않고도 HEIP 현상을 완화시킬 수 있다.
또한, 본 발명은 게이트탭을 사용하지 않고도 HEIP 현상을 완화시킴으로써, 반도체 소자의 집적도를 향상시킬 수 있으며, 이를 통하여 반도체 소자의 생산성을 향상시키는 효과가 있다.
또한, 본 발명은 돌출부 표면에 게이트절연막을 형성함으로써, 활성영역과 접하는 소자분리영역의 가장자리에 형성되는 모트(moat)로 인한 험프(hump) 또는 게이트절연막의 특성이 열화되는 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 실시예에 따른 반도체 소자를 도시한 평면도이고, 도 2b는 본 발명의 실시예에 따른 반도체 소자를 도 2a에 도시된 X-X` 절취선 및 Y-Y` 절취선을 따라 도시한 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 반도체 소자는 활성영역(23)과 소자분리영역(22)이 구비된 기판(21)상에 활성영역(23)과 소자분리영역(22)을 동시에 가로지르는 게이트패턴(29) 및 게이트패턴(29) 아래의 적어도 소자분리영역(22)과 접하는 활성영역(23)의 가장자리에서 기판(21)보다 높은 표면을 갖는 돌출부(21A)를 포함한다. 또한, 돌출부(21A)는 게이트패턴(29) 아래의 활성영역(23)과 접하는 소자분리영역(22)까지 확장하여 형성할 수도 있다.
여기서, 돌출부(21A)는 소자분리영역(22)과 접하는 활성영역(23) 가장자리의 기판(21) 또는 소자분리영역(22)과 활성영역(23)의 경계지역의 기판(21)으로 이루어지며, 돌출부(21A)의 형상은 3차원 구조 예컨대, 정육면체 또는 직육면체로 형성할 수 있다.
또한, 게이트패턴(29)이 돌출부(21A)를 포함할 수 있도록 돌출부(21A)의 폭(W2)은 게이트패턴(29)의 폭(W1)보다 작게 형성할 수 있으며, 게이트패턴(29) 아래의 소자분리영역(22)과 접하는 활성영역(23)의 가장자리에서의 채널길이를 증가시키기 위하여 돌출부(21A)의 높이(H)는 게이트패턴(29)의 폭(W1)보다 크게 형성할 수 있다.
게이트패턴(29) 아래의 소자분리영역(22)과 접하는 활성영역(23)의 가장자리에서의 채널길이에 대하여 보다 구체적으로 설명하면 다음과 같다.
활성영역(23)의 중심부에 형성된 게이트패턴(29)의 채널길이는 게이트패턴(29)의 폭(W1)과 동일하다. 이에 비하여 HEIP 현상이 발생하는 활성영역(23)과 소자분리영역(22)의 경계지역에서 채널길이는 돌출부(21A)의 표면을 따라 형성되므로, 돌출부(21A)의 폭(W2)에 돌출부(21A)의 높이(H)를 두번 더한 값이 된다. 따라서, 활성영역(23)의 가장자리에서의 채널길이가 활성영역(23) 중심부에서의 채널길이에 비하여 더 길기 때문에 게이트패턴(29) 아래의 소자분리영역(22)과 접하는 활성영역(23)의 가장자리에서 HEIP현상으로 인하여 감소된 유효 채널길이의 감소분을 보상해주어 HEIP 현상을 완화시킬 수 있다.
게이트패턴(29)은 돌출부(21A) 표면을 덮는 게이트절연막(25A), 게이트절연막(25A) 상에 형성된 게이트전극 및 게이트전극 상에 형성된 게이트하드마스크 막(28)을 포함할 수 있다. 이때, 게이트절연막(25A)은 실리콘산화막일 수 있다.
게이트전극은 제1게이트도전막(26A)과 제2게이트도전막(27)이 적층된 구조로 형성할 수 있으며, 제1게이트도전막(26A) 및 제2게이트도전막(27)은 폴리실리콘막, 티타늄 또는 텅스텐과 같은 금속막, 티타늄질화막과 같은 도전성금속질화막 및 티타늄실리사이드 또는 텅스텐실리사이드와 같은 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
게이트하드마스크막(28)은 산화막, 질화막, 질화산화막(oxynitride) 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 예컨대, 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 및 SOD(Spin On Dielectric) 로 이루어진 그룹에서 선택된 어느 하나를 사용할 수 있고, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있으며, 탄소함유막으로는 비정질탄소막(Amorphous Carbon Layer, ACL) 또는 카본리치폴리머막(Carbon Rich Polymer)을 사용할 수 있다.
이와 같이, 본 발명은 HEIP 현상이 발생하는 게이트패턴(29) 아래의 소자분리영역(22)과 접하는 활성영역(23) 가장자리 또는 게이트패턴(29) 아래의 소자분리영역(22)과 활성영역(23)의 경계지역에 3차원 구조의 돌출부(21A)를 형성하여 채널 길이를 증가시킴으로써, 게이트탭을 사용하지 않고도 HEIP 현상을 완화시킬 수 있 다.
또한, 본 발명은 게이트탭을 사용하지 않고도 HEIP 현상을 완화시킴으로써, 넷다이 사이즈를 감소시킬 수 있으며, 이를 통하여 반도체 소자의 생산성을 향상시킬 수 있다.
또한, 본 발명은 돌출부(21A) 표면에 게이트절연막(25A)을 형성함으로써, 활성영역(23)과 접하는 소자분리영역(22)의 가장자리에 형성되는 모트(moat)로 인한 험프(hump) 또는 게이트절연막(25A)의 특성이 열화되는 것을 방지할 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도 2a에 도시된 X-X` 절취선 및 Y-Y` 절취선을 따라 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(21)상에 패드산화막 및 패드질화막을 포함하는 하드마스크패턴을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 기판(21)을 식각하여 트렌치를 형성한다.
다음으로, 트렌치 표면에 측벽산화막, 라이너질화막 및 라이너산화막을 순차적으로 형성한 후, 트렌치를 매립하도록 소자분리막용 절연막을 형성한다.
다음으로, 패드질화막이 노출되도록 소자분리막용 절연막을 화학적기계적연마법(Chemical Mechanical Polishing, CMP)을 사용하여 평탄화한 후, 하드마스크패턴을 제거하여 소자분리영역(22)을 형성한다. 이때, 도면에 도시되어 있지는 않지만, 하드마스크패턴을 제거하는 과정에서 측벽산화막 및 라이너질화막의 일부가 손실되면서 활성영역(23)과 접하는 소자분리영역(22)의 가장자리에 모트(moat)가 형성된다.
여기서, 소자분리영역(22)이 형성된 영역 이외의 기판(21)이 활성영역(23)으로 정의된다.
다음으로, 소자분리영역(22)과 활성영역(23)이 구비된 기판(21)상에 하드마스크패턴(24)을 형성한 후, 하드마스크패턴(24)을 식각장벽으로 기판(21)을 식각하여 소자분리영역(22)과 접하는 활성영역(23)의 가장자리에 기판(21)보다 높은 표면을 갖는 돌출부(21A)를 형성한다. 또한, 돌출부(21A)는 소자분리영역(22)과 활성영역(23)의 경계지역에 형성할 수도 있다.
여기서, 돌출부(21A)의 폭(W2)에 비하여 돌출부(21A)의 높이(H)가 더 크도록 형성할 수 있다.
도 3b에 도시된 바와 같이, 돌출부(21A)를 포함하는 기판(21) 전면에 게이트절연막(25)을 형성한다. 이때, 게이트절연막(25)은 열산화법(thermal oxidation)을 이용하여 실리콘산화막으로 형성할 수 있다. 여기서, 게이트절연막(25)은 돌출부(21A)의 표면에 형성되기 때문에 활성영역(23)과 접하는 소자분리영역(22)에 형성된 모트의 영향을 받지 않는다. 일반적으로 모트가 발생된 영역에 형성되는 게이트절연막은 모트의 샤프(sharp)한 형상으로 인하여 얇게 형성된다.
다음으로, 게이트절연막(25) 상에 돌출부(21A)를 덮도록 제1게이트도전막(26)을 형성한다. 이때, 제1게이트도전막(26)은 게이트절연막(25) 예컨대, 실리콘산화막과 계면특성이 우수한 폴리실리콘막으로 형성할 수 있다.
다음으로, 돌출부(21A)로 인하여 형성된 제1게이트도전막(26)의 단차를 제거하기 위하여 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법을 사 용하여 실시할 수 있다.
도 3c에 도시된 바와 같이, 제1게이트도전막(26) 상에 제2게이트도전막(27)을 형성한다. 이때, 제2게이트도전막(27)은 제1게이트도전막(26)에 비하여 도전성이 우수한 텅스텐 또는 니켈과 같은 금속막, 티타늄질화막과 같은 도전성금속질화막 및 텅스텐실리사이드 또는 니켈실리사이드와 같은 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 제2게이트도전막(27) 상에 게이트하드마스크막(28)을 형성한다. 이때, 게이트하드마스크막(28)은 산화막, 질화막, 질화산화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트하드마스크막(28) 상에 하드마스크패턴을 형성한 후, 하드마스크패턴을 식각장벽으로 게이트하드마스크막(28), 제2게이트도전막(27), 제1게이트도전막(26) 및 게이트절연막(25)을 차례로 식각한다. 이를 통하여 돌출부(21A)의 표면을 덮는 게이트절연막(25A), 게이트절연막(25A) 상에 제1게이트도전막(26A) 및 제2게이트도전막(27)이 적층된 게이트전극 및 게이트전극 상에 형성된 게이트하드마스크막(28)이 적층된 게이트패턴(29)을 형성할 수 있다.
이와 같이, 본 발명은 HEIP 현상이 발생하는 게이트패턴(29) 아래의 소자분리영역(22)과 접하는 활성영역(23) 가장자리 또는 게이트패턴(29) 아래의 소자분리영역(22)과 활성영역(23)의 경계지역에 3차원 구조의 돌출부(21A)를 형성하여 채널 길이를 증가시킴으로써, 게이트탭을 사용하지 않고도 HEIP 현상을 완화시킬 수 있다.
또한, 본 발명은 게이트탭을 사용하지 않고도 HEIP 현상을 완화시킴으로써, 반도체 소자의 집적도를 향상시킬 수 있으며, 이를 통하여 반도체 소자의 생산성을 향상시킬 수 있다.
또한, 본 발명은 돌출부(21A) 표면에 게이트절연막(25A)을 형성함으로써, 활성영역(23)과 접하는 소자분리영역(22)의 가장자리에 형성되는 모트(moat)로 인한 험프(hump) 또는 게이트절연막(25A)의 특성이 열화되는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 게이트탭을 갖는 반도체 소자를 도시한 평면도이다.
도 2a는 본 발명의 실시예에 따른 반도체 소자를 도시한 평면도이고, 도 2b는 본 발명의 실시예에 따른 반도체 소자를 도 2a에 도시된 X-X` 절취선 및 Y-Y` 절취선을 따라 도시한 단면도이다
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도 2a에 도시된 X-X` 절취선 및 Y-Y` 절취선을 따라 도시한 공정단면도이다.
*도면 주요 부분에 대한 부호 설명*
21 : 기판 21A : 돌출부
22 : 소자분리영역 23 : 활성영역
25A : 게이트절연막 26A : 제1게이트도전막
27 : 제2게이트도전막 28 : 게이트하드마스크막
29 : 게이트패턴

Claims (12)

  1. 활성영역과 소자분리영역이 구비된 기판상에 상기 활성영역과 소자분리영역을 동시에 가로지르는 게이트패턴; 및
    상기 게이트패턴 아래의 상기 소자분리영역과 접하는 상기 활성영역의 가장자리에서 상기 기판보다 높은 표면을 갖는 돌출부
    를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 돌출부는 상기 게이트패턴 아래의 상기 활성영역과 상기 소자분리영역의 경계지역에 형성된 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 돌출부의 폭은 상기 게이트패턴의 폭보다 작은 반도체 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 돌출부의 높이는 상기 게이트패턴의 폭보다 큰 반도체 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 돌출부의 형상은 정육면체 또는 직육면체인 반도체 소자.
  6. 제1항 또는 제2항에 있어서,
    상기 게이트패턴은,
    상기 돌출부 표면을 덮는 게이트절연막;
    상기 게이트절연막 상에 형성된 게이트전극; 및
    상기 게이트전극 상에 형성된 게이트하드마스크막
    을 포함하는 반도체 소자.
  7. 활성영역과 소자분리영역이 구비된 기판상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 상기 기판보다 높은 표면을 갖는 돌출부를 형성하는 단계;
    상기 돌출부를 포함하는 기판 전면에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 게이트도전막 및 게이트하드마스크막을 형성하는 단계; 및
    상기 돌출부를 감싸도록 상기 게이트하드마스크막, 게이트도전막 및 게이트절연막을 선택적으로 식각하여 게이트패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 돌출부는 상기 게이트패턴 아래의 상기 소자분리영역과 접하는 상기 활성영역 가장자리에 형성하는 반도체 소자의 제조방법.
  9. 제7항에 있어서,
    상기 돌출부는 상기 게이트패턴 아래의 상기 소자분리영역과 활성영역의 경계지역에 형성하는 반도체 소자의 제조방법.
  10. 제7항에 있어서,
    상기 돌출부의 폭이 상기 게이트패턴의 폭보다 작도록 형성하는 반도체 소자의 제조방법.
  11. 제7항에 있어서,
    상기 돌출부의 높이가 상기 게이트패턴의 폭보다 크도록 형성하는 반도체 소자의 제조방법.
  12. 제7항에 있어서,
    상기 돌출부는 정육면체 또는 직육면체로 형성하는 반도체 소자의 제조방법.
KR1020070100723A 2007-10-08 2007-10-08 반도체 소자 및 그 제조방법 KR100927403B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070100723A KR100927403B1 (ko) 2007-10-08 2007-10-08 반도체 소자 및 그 제조방법
US12/164,072 US8187931B2 (en) 2007-10-08 2008-06-29 Method for fabricating a semiconductor device with a substrate protrusion
US13/482,904 US8530975B2 (en) 2007-10-08 2012-05-29 Semiconductor device with gate edge protrusion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070100723A KR100927403B1 (ko) 2007-10-08 2007-10-08 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20090035771A KR20090035771A (ko) 2009-04-13
KR100927403B1 true KR100927403B1 (ko) 2009-11-19

Family

ID=40522539

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070100723A KR100927403B1 (ko) 2007-10-08 2007-10-08 반도체 소자 및 그 제조방법

Country Status (2)

Country Link
US (2) US8187931B2 (ko)
KR (1) KR100927403B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8615479B2 (en) * 2007-12-13 2013-12-24 The Invention Science Fund I, Llc Methods and systems for indicating behavior in a population cohort
KR101159690B1 (ko) * 2010-07-15 2012-06-26 에스케이하이닉스 주식회사 확장된 활성영역을 갖는 피모스 트랜지스터
KR101865840B1 (ko) * 2011-08-10 2018-06-08 삼성전자주식회사 반도체 소자
US9355888B2 (en) * 2012-10-01 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Implant isolated devices and method for forming the same
KR102450329B1 (ko) * 2017-11-27 2022-10-04 삼성전자주식회사 마스크 설계 방법 및 이를 이용한 반도체 장치 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060114434A (ko) * 2005-04-29 2006-11-06 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20060115469A (ko) * 2005-05-06 2006-11-09 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20070076811A (ko) * 2006-01-20 2007-07-25 주식회사 하이닉스반도체 모스펫 소자의 제조방법
KR20070113859A (ko) * 2006-05-26 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 안티퓨즈 및 그의 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753951A (en) * 1995-07-25 1998-05-19 International Business Machines Corporation EEPROM cell with channel hot electron programming and method for forming the same
US7285466B2 (en) * 2003-08-05 2007-10-23 Samsung Electronics Co., Ltd. Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels
KR100621628B1 (ko) * 2004-05-31 2006-09-19 삼성전자주식회사 비휘발성 기억 셀 및 그 형성 방법
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US20060177977A1 (en) * 2005-02-08 2006-08-10 The Hong Kong University Of Science And Technology Method for patterning fins and gates in a FinFET device using trimmed hard-mask capped with imaging layer
KR100680958B1 (ko) * 2005-02-23 2007-02-09 주식회사 하이닉스반도체 피모스 트랜지스터의 제조방법
US7384838B2 (en) * 2005-09-13 2008-06-10 International Business Machines Corporation Semiconductor FinFET structures with encapsulated gate electrodes and methods for forming such semiconductor FinFET structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060114434A (ko) * 2005-04-29 2006-11-06 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20060115469A (ko) * 2005-05-06 2006-11-09 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20070076811A (ko) * 2006-01-20 2007-07-25 주식회사 하이닉스반도체 모스펫 소자의 제조방법
KR20070113859A (ko) * 2006-05-26 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 안티퓨즈 및 그의 제조방법

Also Published As

Publication number Publication date
US20090090985A1 (en) 2009-04-09
US20120235248A1 (en) 2012-09-20
US8187931B2 (en) 2012-05-29
KR20090035771A (ko) 2009-04-13
US8530975B2 (en) 2013-09-10

Similar Documents

Publication Publication Date Title
JP6106310B2 (ja) ハイブリッド能動フィールドギャップ拡張ドレインｍｏｓトランジスタ
KR100584776B1 (ko) 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법및 트랜지스터 형성 방법
KR100713924B1 (ko) 돌기형 트랜지스터 및 그의 형성방법
JP4979309B2 (ja) 電力用半導体装置
KR20120124788A (ko) 반도체 소자
US8530975B2 (en) Semiconductor device with gate edge protrusion
US7374999B2 (en) Semiconductor device
KR20110052206A (ko) 소자 분리 구조물을 갖는 반도체 소자
CN104425520B (zh) 半导体器件及形成方法
US8310004B2 (en) Semiconductor device and process for producing the same
KR100886708B1 (ko) Ｓｏｉ 소자 및 그의 제조방법
KR20100026222A (ko) 리세스 게이트를 갖는 반도체 장치 및 그 제조방법
TWI701832B (zh) 半導體裝置及其製造方法
KR100929636B1 (ko) 핀 트랜지스터 제조방법
TW202027275A (zh) 半導體元件及其製作方法
KR101159690B1 (ko) 확장된 활성영역을 갖는 피모스 트랜지스터
KR100890383B1 (ko) 반도체 소자 및 그 제조방법
KR100939772B1 (ko) 반도체 소자의 제조방법
KR100942983B1 (ko) 반도체 소자 및 그 제조방법
KR20040003900A (ko) 반도체 소자의 제조 방법
KR20090045498A (ko) 반도체 소자 및 그 제조방법
KR20080084167A (ko) 반도체 소자의 트랜지스터 제조방법
KR20060054141A (ko) 피모스 트랜지스터의 제조방법
KR20080099483A (ko) 반도체 소자의 제조방법
KR20080088313A (ko) 반도체 소자의 게이트 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee