KR100886708B1 - Ｓｏｉ 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명에 따른 SOI(Silicon On Insulator) 소자는, 실리콘 기판과 상기 실리콘 기판 상에 형성된 매몰 산화막 및 상기 매몰 산화막 상에 형성된 실리콘층으로 이루어지며, 상기 실리콘층과 매몰 산화막이 식각되어 상기 실리콘 기판을 노출시키는 홈이 구비된 SOI 기판; 상기 SOI 기판의 상기 실리콘층 상면에 형성된 절연막; 상기 홈의 저면 양측 모서리 부분에 형성된 절연막 스페이서; 상기 절연막 스페이서를 포함한 홈 내에 상기 실리콘층보다 얕은 두께로 형성된 도전층; 상기 도전층을 포함한 홈 및 절연막 상에 형성된 게이트; 및 상기 게이트 양측의 실리콘층 내에 형성된 접합 영역;을 포함하는 것을 특징으로 한다.
Description
도 1은 종래 기술에 따른 SOI 소자를 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도.
도 3a 내지 3g는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 실리콘 기판 202 : 매몰 산화막
204 : 실리콘층 206 : 절연막
H : 홈 208 : 절연막 스페이서
210 : 실리콘 에피층 212 : 게이트 절연막
214 : 게이트 도전막 216 : 게이트
218 : 스페이서 220 : 접합 영역
본 발명은 SOI 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, GIDL(Gate Induced Drain Leakage) 현상을 개선하여 소자 특성을 향상시킬 수 있는 SOI 소자 및 그의 제조방법에 관한 것이다.
최근 개발되고 있는 모스펫(MOSFET) 소자의 디자인 룰이 감소할수록 셀의 문턱전압(Vt) 타켓(target)을 마추기 위해 셀의 문턱전압 이온주입의 도우즈(dose)량을 증가시키고 있는 추세이다.
하지만, 이러한 현상은 소자가 고집적화가 되어감에 따라 셀의 누설전류(leakge current) 증가 및 문턱전압이 급격히 낮아지는, 이른바 단채널효과(short channel effect)의 원인이 되며, 또한, 전기장(Electron Field) 증가에 따른 접합 누설전류 증가 현상을 발생시켜 소자의 리프레쉬(Refresh) 특성을 열화시키게 된다.
한편, 최근에는 반도체 소자의 고집적화에 따른 소자의 전기적 특성 저하 문제를 방지하기 위한 다양한 기술들이 제안되고 있으며, 예컨대, 상기 단채널효과를 개선하기 위한 방법들 중의 하나로서, SOI(Silicon On Insulator) 트랜지스터를 적용하고 있다.
이하에서는, 도 1을 참조하여 종래 기술에 따른 SOI 소자를 간략하게 설명하도록 한다.
도시된 바와 같이, SOI 소자는 소자 전체를 지지하는 실리콘 기판(100), 게이트(112)가 형성되는 실리콘층(104) 및 상기 실리콘 기판(100)과 실리콘층(104) 사이에 형성된 매몰 산화막(102)으로 이루어지는 SOI 기판 상에 형성된다. 상기 SOI 기판 상에는 게이트 절연막(106)과 게이트 도전막(108) 및 하드마스크막(도시 안됨)으로 이루어진 게이트(110)가 형성되며, 상기 게이트(110) 양측 실리콘층(104) 내에 소오스 영역 및 드레인 영역과 같은 접합 영역 영역(114)이 형성된다. 그리고, 상기 게이트(110)의 양측벽에는 스페이서(112)가 형성된다.
이와 같은 SOI 소자는 트랜지스터의 유효 채널 길이(Effective Channel Length)를 증가시켜 상기 단채널효과를 개선할 수 있으며, 또한, 소오스 영역 및 드레인 영역 간의 간섭이 일어나는 DIBL 현상을 최소화시킨다. 또한, 상기 SOI 소자는 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점들을 가지고 있다.
그러나, 전술한 종래 기술의 경우에는 상기 실리콘 기판(100) 상에 상기 실리콘층(104)이 플로팅(Floating)됨으로써 트랜지스터의 동작시 발생되는 핫 캐리어로 인하여 문턱 전압의 변동이 유발되며, 이로 인해, 트랜지스터 특성이 저하된다.
또한, 트랜지스터의 마진과 성능을 개선하기 위해 상기 게이트 절연막(106)을 얇게 형성하고 있으나, 이 경우에, 상기 게이트(110)와 접합 영역(114)이 오버랩(Overlap)되는 부분(A)에서 GIDL 현상이 발생하여 소자 특성을 열화시킨다.
본 발명은, 소자의 트랜지스터 특성을 향상시킬 수 있는 SOI 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 GIDL(Gate Induced Drain Leakage) 현상을 개선하여 소자 특성을 향상시킬 수 있는 SOI 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 SOI(Silicon On Insulator) 소자는, 실리콘 기판과 상기 실리콘 기판 상에 형성된 매몰 산화막 및 상기 매몰 산화막 상에 형성된 실리콘층으로 이루어지며, 상기 실리콘층과 매몰 산화막이 식각되어 상기 실리콘 기판을 노출시키는 홈이 구비된 SOI 기판; 상기 SOI 기판의 상기 실리콘층 상면에 형성된 절연막; 상기 홈의 저면 양측 모서리 부분에 형성된 절연막 스페이서; 상기 절연막 스페이서를 포함한 홈 내에 상기 실리콘층보다 얕은 두께로 형성된 도전층; 상기 도전층을 포함한 홈 및 절연막 상에 형성되며, 게이트 절연막과 게이트 도전막 및 하드마스크막으로 이루어진 게이트; 및 상기 게이트 양측의 실리콘층 내에 형성된 접합 영역;을 포함하는 것을 특징으로 한다.
여기서, 상기 절연막은 산화막으로 이루어진다.
상기 절연막은 50∼500Å의 두께를 갖는다.
상기 절연막 스페이서는 질화막으로 이루어진다.
상기 절연막 스페이서는 상기 매몰 산화막보다 50∼100Å만큼 더 높게 위치한다.
상기 도전층은 실리콘 에피층으로 이루어진다.
상기 도전층은 상기 홈 내에서 절연막 스페이서보다 높은 높이로 형성된다.
상기 도전층은 상기 절연막 스페이서보다 50∼500Å 만큼 높은 높이로 형성된다.
상기 게이트의 양측벽에 형성된 스페이서를 더 포함한다.
또한, 본 발명의 실시예에 따른 SOI 소자의 제조방법은, 실리콘 기판과 상기 실리콘 기판 상에 형성된 매몰 산화막 및 상기 매몰 산화막 상에 형성된 실리콘층으로 이루어진 SOI 기판 상에 절연막을 형성하는 단계; 상기 절연막과 실리콘층 및 매몰 산화막을 식각하여 상기 실리콘 기판을 노출시키는 홈을 형성하는 단계; 상기 홈의 저면 양측 모서리 부분에 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서를 포함한 홈 내에 상기 실리콘층보다 얕은 두께로 도전층을 형성하는 단계; 상기 도전층을 포함한 홈 및 절연막 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 실리콘층 내에 접합 영역을 형성하는 단계;을 포함하는 것을 특징으로 한다.
여기서, 상기 절연막은 산화막으로 형성한다.
상기 절연막은 50∼500Å의 두께로 형성한다.
상기 절연막 스페이서는 질화막으로 형성한다.
상기 홈의 저면 양측에 절연막 스페이서를 형성하는 단계는, 상기 홈을 포함한 SOI 기판의 표면에 질화막을 증착하는 단계; 및 상기 질화막이 상기 홈의 저면 양측 모서리 부분에서 상기 매몰 산화막보다 50∼100Å 만큼 높은 높이를 갖는 스페이서 형태로 잔류되도록 상기 질화막을 건식 식각하는 단계;를 포함한다.
상기 도전층은 실리콘 에피층으로 형성한다.
상기 도전층을 형성하는 단계는, 상기 홈 저면의 실리콘 기판 부분으로부터 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG) 공정을 통해 실리콘 에피층을 성장시키는 단계; 및 상기 실리콘 에피층을 에치백하여 상기 홈 내에 상기 절연막 스페이서보다 높은 높이를 갖는 도전층을 형성하는 단계;를 포함한다.
상기 도전층은 상기 절연막 스페이서보다 50∼500Å 만큼 높은 높이를 갖도록 형성한다.
상기 게이트를 형성하는 단계 후, 그리고, 상기 접합 영역을 형성하는 단계 전, 상기 게이트의 양측벽에 스페이서를 형성하는 단계;를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 실리콘 기판과 매몰 산화막 및 실리콘층의 적층 구조로 이루어진 SOI 기판 내에 소자분리막을 형성하고, 웰 이온주입 공정을 수행한 후에, 상기 실리콘층 상에 절연막을 형성한다. 이어서, 상기 절연막과 실리콘층 및 매몰 산화막을 리세스하여 홈을 형성하고, 상기 홈의 저면으로부터 실리콘 에피층을 성장시킨 다음, 상기 실리콘 에피층을 포함한 홈 상에 게이트를 형성한다.
이때, 상기 홈 저면의 양측 모서리 부분에는 상기 매몰 산화막보다 두꺼운 두께를 갖는 절연막 스페이서가 형성되며, 상기 절연막 스페이서의 상부에서 상기 실리콘 에피층과 실리콘층이 콘택된다.
이렇게 하면, 본 발명은, 상기 실리콘층이 플로팅(Floating)되는 것을 방지하고, 상기 게이트 하부의 채널 영역에 형성된 실리콘 에피층에 바이어스 파워(Bias Power)를 인가하여 외부에서 용이하게 제어할 수 있으며, 이를 통해, 문턱 전압의 변동을 억제하여 트랜지스터의 특성을 향상시킬 수 있다.
또한, 본 발명은 상기 게이트의 양측 실리콘층 내에 형성되는 소오스 영역 및 드레인 영역과 상기 게이트가 오버랩되는 부분의 절연막 두께를 증가시킬 수 있으므로, 상기 부분에서 발생되는 GIDL(Gate Induced Drain Leakage) 현상을 개선하여 소자 특성을 개선할 수 있다.
도 2는 본 발명의 실시예에 따른 SOI 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 소자 전체를 지지하는 실리콘 기판(200), 상기 실리콘 기판(200) 상에 형성된 매몰 산화막(202), 상기 매몰 산화막(202) 상에 형성된 실리콘층(204)으로 이루어진 SOI 기판의 상기 실리콘층(204) 상에 절연막(206)이 형성된다. 이어서, 상기 절연막(206)과 실리콘층(204) 및 매몰 산화막(202)이 식각되어 상기 실리콘 기판(200)을 노출시키는 홈(H)이 형성된다.
상기 절연막(206)은 산화막으로 이루어지며, 상기 절연막(206)과 매몰 산화막(202)은 각각 50∼500Å 정도의 두께를 갖는다. 상기 실리콘층(204)은 200∼2000Å 정도의 두께를 갖는다.
계속해서, 상기 홈(H)의 저면 양측 모서리 부분에 질화막으로 이루어진 절연막 스페이서(208)가 형성되며, 상기 절연막 스페이서(208)를 포함한 홈(H)의 저면에 상기 실리콘층(204)보다 얕은 두께로 실리콘 에피층(210)이 형성된다. 상기 절연막 스페이서(208)는 상기 매몰 산화막(202)보다 50∼100Å 정도만큼 더 높은 높이를 가지며, 상기 실리콘 에피층(210)은 상기 절연막 스페이서(208)보다 50∼500Å 정도만큼 더 높은 높이를 갖는다. 그리고, 상기 실리콘 에피층(210)은 상기 절연막 스페이서(208)의 상부에서 상기 실리콘층(204)과 서로 콘택된다.
다음으로, 상기 실리콘 에피층(210)을 포함한 홈(H) 및 절연막(206) 상에 게이트 절연막(212)과 게이트 도전막(214) 및 하드마스크막(도시안됨)으로 이루어진 게이트(216)가 형성된다. 그리고 나서, 상기 게이트(216) 양측의 실리콘층(204) 내에 소오스 영역 및 드레인 영역과 같은 접합 영역(220)이 형성되며, 상기 게이트(216)의 양측벽에 100∼500Å 정도 두께의 스페이서(218)가 형성된다.
전술한 본 발명은 상기 실리콘 에피층(210)에 바이어스 파워를 인가하여 외부에서 용이하게 제어할 수 있으므로 상기 실리콘층(204)이 플로팅되는 것을 방지할 수 있으며, 이를 통해, 트랜지스터의 동작시 발생되는 핫 캐리어로 인해 발생되는 문턱 전압의 변동을 억제하여 트랜지스터의 특성을 향상시킬 수 있다.
또한, 본 발명은 상기 게이트(216)의 양측 실리콘층(204) 내에 형성되는 접합 영역(220)과 상기 게이트(216)가 오버랩되는 부분에 형성된 절연막(206)과 게이트 절연막(212)으로 인해 상기 부분에서의 절연막 두께를 증가시킬 수 있으므로, 상기 부분에서 발생되는 GIDL 현상을 개선하여 SOI 소자의 특성을 개선할 수 있다.
도 3a 내지 3g는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 소자 전체를 지지하는 실리콘 기판(200) 상에 매몰 산화막(202)을 형성한 후, 상기 매몰 산화막(202) 상에 실리콘층(204)을 형성하여 상기 실리콘 기판(200)과 매몰 산화막(202) 및 실리콘층(204)으로 이루어진 SOI 기판을 형성한다. 상기 매몰 산화막(202)은 50∼500Å 정도의 두께로 형성한다. 그리고, 상기 실리콘층(204)은 200∼2000Å 정도의 두께로 형성한다. 그런 다음, 소자분리막(도시안됨)을 형성하고, 웰(Well) 형성용 이온주입 공정을 수행한다.
도 3b를 참조하면, 상기 SOI 기판의 실리콘층(204) 상에 절연막(206)을 형성한다. 상기 절연막(206)은 산화막으로 이루어지고 50∼500Å 정도의 두께로 형성한다.
도 3c를 참조하면, 상기 절연막(206)과 실리콘층(204) 및 매몰 산화막(202)을 식각하여 상기 실리콘 기판(200)을 노출시키는 홈(H)을 형성한다. 상기 홈(H)은 상기 SOI 기판의 게이트 영역에 형성한다.
도 3d를 참조하면, 상기 홈(H)을 포함한 절연막(206) 상에 질화막을 증착한 후, 상기 홈(H)의 저면 양측 모서리 부분에서 상기 질화막이 스페이서 형태로 잔류되도록 질화막을 건식 식각하여 절연막 스페이서(208)를 형성한다. 이때, 상기 절연막 스페이서(208)은 상기 매몰 산화막(202)보다 50∼100Å 정도만큼 두꺼운 두께를 갖도록 형성한다.
도 3e를 참조하면, 상기 홈(H) 저면의 실리콘 기판(200) 부분으로부터 상기 절연막 스페이서(208)를 덮도록 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG) 공정을 통해 실리콘 에피층(210)을 성장시킨다. 그런 다음, 상기 실리콘 에피층(210)이 상기 실리콘층(204)보다 얕은 두께로 잔류되도록 상기 실리콘 에피층(210)을 에치백(Etch Back)한다.
상기 실리콘 에피층(210)은 상기 절연막 스페이서(208)보다 50∼500Å 정도만큼 더 높은 높이를 갖도록 에치백되며, 상기 절연막 스페이서(208)의 상부에서 상기 실리콘층(204)과 서로 콘택되게 형성한다.
도 3f를 참조하면, 상기 실리콘 에피층(210)을 포함한 SOI 기판의 결과물 상 에 20∼300Å 정도 두께의 게이트 절연막(212)을 형성한다. 그리고 나서, 상기 게이트 절연막(212) 상에 상기 홈(H)을 매립하도록 게이트 도전막(214)을 형성한 후, 상기 게이트 도전막 상에 하드마스크막(도시안됨)을 형성한다. 상기 게이트 절연막(212)은 산화막으로 형성하고, 상기 게이트 도전막(214)은 폴리실리콘막과 텅스텐실리사이드막의 적층막으로 형성하며, 상기 하드마스크막은 질화막으로 형성한다.
이어서, 상기 하드마스크막과 게이트 도전막(214) 및 게이트 절연막(212)을 차례로 패터닝해서 상기 홈(H) 상에 게이트(216)를 형성한다. 다음으로, CMP(Chemical Mechanical Polishing) 공정을 통해 상기 게이트(216) 상부의 표면을 평탄화시킴이 바람직하다.
도 3g를 참조하면, 상기 게이트(216)를 포함한 SOI 기판 상에 스페이서용 절연막, 예컨데, 질화막, 또는, 산화막을 증착한다. 그런 다음, 상기 스페이서용 절연막을 식각하여 상기 게이트(216)의 양측벽에 100∼500Å 정도 두께의 스페이서(218)를 형성한다. 계속해서, 상기 스페이서(218)가 형성된 SOI 기판의 결과물에 대해 접합 영역 형성용 이온 주입 공정을 수행하여 상기 게이트(216) 양측의 실리콘층(204) 내에 소오스 영역 및 드레인 영역과 같은 접합 영역(220)을 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 SOI 소자를 완성한다.
본 발명은 소오스 영역 및 드레인 영역 하부에 절연막이 존재하므로, 상기 소오스 영역 및 드레인 영역을 형성하기 위한 이온 주입 공정시 도우즈가 증가하더 라도 모스펫 소자의 마진이 감소하지 않으므로 커런트(Current) 특성을 개선할 수 있다.
또한, 본 발명은 상기 모스펫 소자의 마진을 증가시키기 위한 할로우(Halo) 이온 주입 공정을 생략할 수 있으므로, 접합(Junction) BV(Breakdown Voltage) 특성을 개선할 수 있다.
게다가, 본 발명은 상기 실리콘 에피층에 바이어스 파워를 인가하여 외부에서 용이하게 제어할 수 있으므로 상기 실리콘층이 플로팅되는 것을 방지할 수 있으며, 이를 통해, 트랜지스터의 동작시 발생되는 핫 캐리어로 인해 발생되는 문턱 전압의 변동을 억제하여 트랜지스터의 특성을 향상시킬 수 있다.
아울러, 본 발명은 상기 게이트의 양측 실리콘층 내에 형성되는 소오스 영역 및 드레인 영역과 상기 게이트가 오버랩되는 부분에 형성된 상부 절연막과 게이트 절연막을 형성하여 상기 부분에서의 절연막 두께를 증가시킬 수 있으므로, 상기 부분에서 발생되는 GIDL 현상을 개선하여 SOI 소자의 특성을 개선할 수 있다.
따라서, 본 발명은 결론적으로, 기존의 SOI 소자의 장점을 그대로 얻을 수 있을 뿐 아니라, 상기 SOI 소자의 실리콘층이 플로팅되는 문제점을 해결할 수 있으며, GIDL 현상을 효과적으로 개선하여 소자 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 SOI 소자의 제조시 실리콘 에피층에 바이어스 파워를 인가함으로써 실리콘층이 플로팅되는 것을 방지할 수 있으며, 이를 통해, 트랜지스터 특성 및 소자 특성을 개선할 수 있다.
또한, 본 발명은 상기 SOI 소자의 제조시 GIDL(Gate Induced Drain Leakage) 현상이 유발되는 부분에 형성되는 절연막의 두께를 증가시킴으로써, 상기 GIDL 현상을 개선할 수 있으며, 이에 따라, 소자 특성을 효과적으로 향상시킬 수 있다.
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- 실리콘 기판과 상기 실리콘 기판 상에 형성된 매몰 산화막 및 상기 매몰 산화막 상에 형성된 실리콘층으로 이루어진 SOI 기판 상에 절연막을 형성하는 단계;상기 절연막과 실리콘층 및 매몰 산화막을 식각하여 상기 실리콘 기판을 노출시키는 홈을 형성하는 단계;상기 홈의 저면 양측 모서리 부분에 절연막 스페이서를 형성하는 단계;상기 절연막 스페이서를 포함한 홈 내에 상기 실리콘층보다 얕은 두께로 도전층을 형성하는 단계;상기 도전층을 포함한 홈 및 절연막 상에 게이트를 형성하는 단계; 및상기 게이트 양측의 실리콘층 내에 접합 영역을 형성하는 단계;을 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 10 항에 있어서,상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 10 항에 있어서,상기 절연막은 50∼500Å의 두께로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 10 항에 있어서,상기 절연막 스페이서는 질화막으로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 10 항에 있어서,상기 홈의 저면 양측에 절연막 스페이서를 형성하는 단계는,상기 홈을 포함한 SOI 기판의 표면에 질화막을 증착하는 단계; 및상기 질화막이 상기 홈의 저면 양측 모서리 부분에서 상기 매몰 산화막보다 50∼100Å 만큼 높은 높이를 갖는 스페이서 형태로 잔류되도록 상기 질화막을 건식 식각하는 단계;를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 10 항에 있어서,상기 도전층은 실리콘 에피층으로 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 10 항에 있어서,상기 도전층을 형성하는 단계는,상기 홈 저면의 실리콘 기판 부분으로부터 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG) 공정을 통해 실리콘 에피층을 성장시키는 단계; 및상기 실리콘 에피층을 에치백하여 상기 홈 내에 상기 절연막 스페이서보다 높은 높이를 갖는 도전층을 형성하는 단계;를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 16 항에 있어서,상기 도전층은 상기 절연막 스페이서보다 50∼500Å 만큼 높은 높이를 갖도록 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 10 항에 있어서,상기 게이트를 형성하는 단계 후, 그리고, 상기 접합 영역을 형성하는 단계 전,상기 게이트의 양측벽에 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
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