KR100833594B1 - 모스펫 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 모스펫 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 게이트 형성 영역과 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역을 포함하는 활성영역 및 소자분리 영역으로 구획되며, 상기 소자분리 영역 내에 소자분리막이 구비된 실리콘기판과, 상기 실리콘기판의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역 상에 형성된 절연패턴과, 상기 절연패턴을 포함한 실리콘기판의 활성 영역 상에 형성된 실리콘에피층과, 상기 실리콘에피층을 포함한 실리콘기판 상에 형성된 게이트 및 상기 게이트 양측의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역인 실리콘에피층 내에 형성된 접합 영역을 포함한다.

Description

모스펫 소자 및 그 제조방법{MOSFET device and manufacturing method thereof}
도 1a 내지 도 1e는 종래 기술에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 본 발명의 실시예에 따른 모스펫 소자를 나타내는 단면도.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200,300,400: 반도체기판 201,301,401: 제1절연패턴
202,302,402: 제2절연패턴 212,312,412: 산화막
213,313,413: 질화막 220,320,420: 실리콘에피층
240,340,440: 소자분리막 241,341,441: 소자분리용 제1절연막
242,342,442: 소자분리용 제2절연막 250,350,450: 게이트
251,351,451: 게이트 절연막 252,352,452: 폴리실리콘막
253,353,453: 게이트 금속막 254,354,454: 하드마스크막
260,360,460: 접합 영역
본 발명은 모스펫 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 모스펫 소자의 신뢰성을 향상시킬 수 있는 모스펫 소자 및 그 제조방법에 관한 것이다.
최근, 모스펫 소자의 고집적화가 진행되면서, 셀(cell) 사이즈의 감소로 인해 게이트 선폭 감소가 수반되고 있고, 이러한 상기 게이트 전극의 선폭 감소는 채널 길이의 감소를 초래시키고 있다.
이처럼, 모스펫 소자의 고집적화에 따른 채널 길이의 감소는, 실리콘기판의 도핑(doping) 농도를 증가시키고 있는데, 그 결과, 소자의 누설전류 증가 및 문턱전압(threshold voltage)이 급격히 낮아지는, 이른바 단채널효과(short channel effect) 현상이 발생되고 있다.
이에, 셀 트랜지스터의 단채널효과를 감소시키며, 접합 캐패시턴스를 감소시키기 위하여 산화막이 구비된 실리콘기판의 산화막 상에 접합 영역을 형성하여, 이를 통해, 얕은 접합 영역을 형성하는 방안을 고안하고 있다.
이하에서는, 도 1a 및 도 1e를 참조하여 종래 기술의 얕은 접합을 포함하는 모스펫 소자의 제조방법을 간략하게 설명하도록 한다.
도 1a를 참조하면, 게이트 형성 영역과 비트라인 콘택 형성 영역 및 스토리 지 노드 콘택 형성을 포함하는 활성 영역 및 소자분리 영역으로 구획된 실리콘기판(100)에 대해 1차 선택적 에피택셜 성장(Selective Epitaxail Growth: 이하, "SEG") 공정을 수행하여 상기 실리콘기판(100) 상에 실리콘게르마늄에피층(SiGe Epi,110)을 형성한 후, 상기 실리콘게르마늄에피층(110)에 대해 2차 SEG 공정을 수행하여 상기 실리콘게르마늄에피층(110) 상에 제1실리콘에피층(Si Epi,120)을 형성한다.
상기 활성 영역의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 상에 잔류되도록 제1실리콘에피층(120)과 실리콘게르마늄에피층(110)을 식각하여 실리콘기판의 게이트 형성 영역을 노출시킨다.
도 1b를 참조하면, 상기 식각된 제1실리콘에피층(120)과 실리콘게르마늄에피층(110)을 포함한 실리콘기판(100)에 대해 3차 SEG 공정을 수행하여 상기 노출된 실리콘기판(100) 상에 제1실리콘에피층(120)을 덮는 제2실리콘에피층(130)을 형성한다.
도 1c를 참조하면, 상기 제2실리콘에피층(130)과 제1실리콘에피층(120) 및 실리콘게르마늄에피층(110)이 형성된 실리콘기판(100)의 소자분리 영역을 식각하여 트렌치를 형성한다.
이때, 상기 실리콘게르마늄에피층(110)의 측면 부분이 노출된다.
그런다음, 상기 제1 및 제2실리콘에피층(130,120) 보다 식각 속도가 빠른 식각 에천트(etchant)를 사용하여 상기 노출된 실리콘게르마늄에피층을 선택적으로 제거하여 측벽 홈(h)을 형성한다.
도 1d를 참조하면, 상기 측벽 홈(h)을 포함한 트렌치 내에 소자분리막(140)을 형성한다.
그런다음, 상기 소자분리막을 포함한 제2실리콘에피층(308) 상에 게이트 물질로 게이트절연막과 폴리실리콘막 및 게이트 금속막, 게이트 하드마스크막을 증착한다.
도 1e를 참조하면, 상기 게이트 물질들에 대해 마스크 공정 및 식각 공정을 진행하여 상기 제2실리콘에피층(130)의 게이트 형성 영역 상에 게이트(G)를 형성한다.
그런다음, 상기 게이트(G) 양측의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성인 제2실리콘에피층(130) 및 제1실리콘에피층(120) 내에 접합 영역, 즉, 소오스/드레인 영역을 형성하여, 이를 통해, 얕은 접합 영역을 갖는 모스펫 소자를 제조한다.
전술한 바와 같이, 종래의 모스펫 소자의 제조방법에서는, 3차의 SEG 공정을 수행하여 비트라인 콘택 영역 및 스토리지 노드 콘택이 형성되는 접합 영역의 깊이를 산화막, 즉, 실리콘게르마늄에피층(110)이 식각된 부분에 소자분리막용 물질이 형성된 곳(A)의 상단까지 할 수 있어 얕은 접합 영역을 형성할 수 있다.
그러나, 종래의 모스페 소자에서는, 3차의 SEG 공정으로 접합 영역을 형성하는 것으로 인해, 공정 단가의 증가 및 공정의 복잡도를 발생시키며, 또한, 실리콘게르마늄층(110)과 제1 및 제2실리콘에피층(120,130)의 격자 상수 및 열 팽창 계수 차이로 인한 스트레스의 증가로 인해 실리콘기판(100)과 제1 및 제2실리콘에피 층(120,130) 내의 격자 결함을 발생시킬 수 있다.
게다가, 실리콘게르마늄에피층(110) 내의 게르마늄(Ge) 성분이 실리콘기판(100)과 제1 및 제2실리콘에피층(120,130)으로 확산함에 따라 접합 영역의 누설 전류가 증가하는 현상도 발생되고 있다.
본 발명은 얕은 접합 영역을 포함하는 모스펫 소자의 제조시 공정 단가 및 공정의 복잡도를 감소할 수 있는 모스펫 소자 및 그 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명의 접합 영역의 누설 전류 증가를 방지하여 소자의 특성을 향상시킬 수 있는 모스펫 소자 및 그 제조방법을 제공함에 그 다른 목적이 있다.
본 발명은, 게이트 형성 영역과 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역을 포함하는 활성영역 및 소자분리 영역으로 구획되며, 상기 소자분리 영역 내에 소자분리막이 구비된 실리콘기판; 상기 실리콘기판의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역 상에 형성된 절연패턴; 상기 절연패턴을 포함한 실리콘기판의 활성 영역 상에 형성된 실리콘에피층; 상기 실리콘에피층을 포함한 실리콘기판 상에 형성된 게이트; 및 상기 게이트 양측의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역인 실리콘에피층 내에 형성된 접합 영역;을 포함하는 모스펫 소자를 제공한다.
여기서, 상기 절연패턴은 산화막으로 형성된 것을 포함한다.
상기 절연패턴은 50∼1000Å 두께로 형성된 것을 포함한다.
상기 실리콘에피층은 100∼2000Å 두께로 형성된 것을 포함한다.
또한, 본 발명은, 게이트 형성 영역과 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역을 포함하는 활성영역 및 소자분리 영역으로 구획된 실리콘기판 상에 소자분리 영역을 노출시키는 제1절연패턴 및 제2절연패턴을 형성하는 단계; 상기 실리콘기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 소자분리막을 형성하는 단계; 상기 제2절연패턴 및 제1절연패턴을 식각하여 게이트 형성 영역의 실리콘기판 부분을 노출시키는 단계; 상기 제2절연패턴 및 제1절연패턴의 식각시 실리콘기판의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 상에 잔류된 제1절연패턴이 노출되도록 상기 제2절연패턴을 제거하는 단계; 상기 노출된 제1절연패턴을 포함한 기판의 전면에 대해 SEG 공정을 수행하여 제1절연패턴을 포함한 노출된 실리콘기판 상에 실리콘에피층을 형성하는 단계; 상기 실리콘에피층을 포함한 기판의 게이트 형성 영역 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성인 실리콘에피층 내에 접합 영역을 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.
여기서, 상기 제1절연패턴은 산화막으로 형성하는 것을 포함한다.
상기 제1절연패턴은 50∼100Å 두께로 형성하는 것을 포함한다.
상기 제2절연패턴은 질화막으로 형성하는 것을 포함한다.
상기 트렌치 내에 소자분리막을 형성하는 단계는, 상기 트렌치가 매립되도록 상기 제2절연패턴 상에 소자분리용 제1절연막을 증착하는 단계; 상기 트렌치의 측면이 노출되도록 상기 소자분리용 제1절연막을 식각하는 단계; 상기 노출된 트렌치가 매립되도록 상기 소자분리용 제1절연막을 포함하여 제2절연패턴 상에 소자분리용 제2절연막을 증착하는 단계; 및 상기 제2절연패턴이 노출될 때까지 상기 소자분리용 제2절연막을 CMP하는 단계;로 수행하는 것을 포함한다.
상기 트렌치가 매립되도록 상기 제2절연패턴 상에 소자분리용 제1절연막을 증착하는 단계 전, 상기 트렌치의 전면에 열산화막을 형성하는 단계; 상기 열산화막을 포함한 제2절연패턴 상에 선형질화막을 형성하는 단계; 및 상기 선형질화막 상에 선형산화막을 형성하는 단계;를 더 포함한다.
상기 트렌치의 측면이 노출되도록 상기 소자분리용 제1절연막을 식각하는 단계 후, 상기 노출된 트렌치가 매립되도록 상기 소자분리용 제1절연막을 포함하여 제2절연패턴 상에 소자분리용 제2절연막을 증착하는 단계 전, 상기 소자분리용 제1절연막을 포함하여 노출된 트렌치의 전면에 산화막을 형성하는 단계;를 더 포함한다.
상기 트렌치의 측면이 노출되도록 상기 소자분리용 제1절연막을 식각하는 단계 후, 상기 노출된 트렌치가 매립되도록 상기 소자분리용 제1절연막을 포함하여 제2절연패턴 상에 소자분리용 제2절연막을 증착하는 단계 전, 상기 소자분리용 제1절연막을 포함하여 노출된 트렌치의 전면에 산화막을 형성하는 단계; 및 상기 산화막을 포함한 제2절연패턴 상에 질화막을 형성하는 단계;를 더 포함한다.
상기 트렌치의 측면이 노출되도록 상기 소자분리용 제1절연막을 식각하는 단 계 후, 상기 노출된 트렌치가 매립되도록 상기 소자분리용 제1절연막을 포함하여 제2절연패턴 상에 소자분리용 제2절연막을 증착하는 단계 전, 상기 소자분리용 제1절연막을 포함하여 노출된 트렌치의 전면에 제1산화막을 형성하는 단계; 상기 제1산화막을 포함한 제2절연패턴 상에 제1질화막을 형성하는 단계; 및 상기 제1질화막 상에 제2산화막을 형성하는 단계;를 더 포함한다.
상기 실리콘에피층은 100∼2000Å 두께로 형성하는 것을 포함한다.
상기 실리콘에피층을 형성하는 단계 후, 상기 게이트를 형성하는 단계 전, 상기 실리콘에피층 상에 버퍼산화막을 형성하는 단계; 상기 버퍼산화막이 형성된 실리콘에피층에 대해 웰 및 채널 이온주입을 수행하는 단계; 및 상기 버퍼산화막을 제거하는 단계;를 더 포함하는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 비트라인 영역 및 스토리지 노드 콘택이 형성되는 접합 영역을 얕게 형성할 수 있는 모스펫 소자에 관한 것으로, 상기 접합 영역이 형성되는 실리콘층 부분이 1번의 SEG 공정으로 형성된 실리콘에피층인 것을 특징으로 한다.
이처럼, 본 발명은 1번의 SEG 공정으로 형성된 실리콘에피층 내에 접합 영역이 형성됨에 따라, 얕은 접합 영역을 형성하기 위한 종래의 제조 공정 보다 공정의 단순화를 이룰 수 있으며, 아울러, 종래 대비 공정의 단가를 낮게 가져갈 수 있게 된다.
도 2는 본 발명의 실시예에 따른 모스펫 소자를 도시한 단면도로서, 도시된 바와 같이, 상기 모스펫 소자는, 게이트 형성 영역과 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역을 포함하는 활성영역 및 소자분리 영역으로 구획되며, 상기 소자분리 영역 내에 소자분리막(240)이 구비된 실리콘기판(200)의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역 상에 절연패턴(201)이 형성되며, 상기 절연패턴(201)을 포함한 실리콘기판(200)의 활성 영역 상에 실리콘에피층(220)이 형성되며, 상기 실리콘에피층(220)을 포함한 실리콘기판(200) 상에 게이트(250)가 형성되며, 상기 게이트(250) 양측의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역인 실리콘에피층(220)에 접합영역(260)이 형성되는 구조를 갖는다.
그리고, 상기 소자분리막(240)이 구비된 소자분리 영역에 산화막(212) 및 질화막(213)이 더 형성된다.
자세하게, 도 3a 내지 도 3g는 본 발명의 일실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.
도 3a를 참조하면, 게이트 형성 영역과 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역을 포함하는 활성영역 및 소자분리 영역으로 구획된 실리콘기판(300) 상에 마스크용 제1절연막과 마스크용 제2절연막을 형성한다.
이때, 상기 마스크용 제1절연막은 산화막을 사용하여 50∼100Å 두께를 갖도록 형성하며, 상기 마스크용 제2절연막은 질화막으로 형성한다.
그런다음, 상기 마스크용 제2절연막과 제1절연막에 대해 마스크 공정 및 식각 공정을 수행하여 상기 실리콘기판(300) 상에 소자분리 영역을 노출시키는 제1절연패턴(301) 및 제2절연패턴(302)을 형성한다.
다음으로, 상기 제2절연패턴(302)과 제1절연패턴(301)을 식각마스크로 이용해서 상기 노출된 실리콘기판(300)의 소자분리 영역을 식각하여 트렌치(T)를 형성한다.
도 3b를 참조하면, 상기 식각된 트렌치(T)의 식각 데미지를 보상하기 위해 트렌치의 전면에 열산화막(미도시)을 증착한 후, 소자의 리프레쉬 특성을 향상시키기 위해 상기 열산화막을 포함한 제2절연패턴(302) 상에 선형질화막(미도시)을 증착한다.
그런다음, 상기 선형질화막 상에 선형산화막(미도시)을 증착한 후, 상기 열산화막과 선형질화막 및 선형산화막이 증착된 트렌치(T)가 매립되도록 상기 제2절연패턴(320) 상에 소자분리용 제1절연막(341)을 증착한다.
다음으로, 상기 트렌치(T)의 측면이 노출되도록 상기 소자분리용 제1절연막(341)을 식각(recess)한다.
도 3c를 참조하면, 상기 트렌치의 측면을 노출시키도록 형성된 소자분리용 제1절연막(341)을 포함하여 노출된 트렌치의 전면에 산화막(312)을 형성한 후, 상기 산화막(312)을 포함한 제2절연패턴(302) 상에 질화막(313)을 형성한다.
한편, 도시하지는 않았으나, 상기 소자분리용 제1절연막(341)을 포함한 노출된 트렌치의 전면에 단일막의 산화막 만을 형성할 수도 있으며, 상기 질화막(313) 상에 또 하나의 산화막을 형성할 수 있다.
다음으로, 상기 산화막(312) 및 질화막(313)이 형성된 트렌치가 매립되도록 상기 소자분리용 제1절연막(341)을 포함하여 제2절연패턴(302) 상에 소자분리용 제2절연막(342)을 증착한 후, 상기 질화막(313)이 노출될 때까지 상기 소자분리용 제2절연막(342)을 화학적기계적연마(Chemical mechanical Polishing: CMP)하여, 이릍 통해, 상기 소자분리용 제1절연막(341)과 소자분리용 제2절연막(342)으로 이루어진 소자분리막(340)을 형성한다.
도 3d를 참조하면, 상기 질화막(313)을 포함하여 상기 제2절연패턴(302) 및 제1절연패턴(301)을 식각하여 게이트 형성 영역의 실리콘기판 부분(300)을 노출시킨다.
이때, 상기 노출되지 않은 실리콘기판(300) 부분은 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역으로 한정된다.
도 3e를 참조하면, 상기 제2절연패턴(302) 및 제1절연패턴(301)의 식각시 실리콘기판의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 상에 잔류된 제1절연패턴(301)이 노출되도록 상기 질화막을 포함하여 제2절연패턴을 습식 식각으로 제거한다.
그런다음, 상기 노출된 제1절연패턴(301)을 포함한 기판의 전면에 대해 SEG 공정을 수행하여 제1절연패턴(301)을 포함한 노출된 실리콘기판(300) 상에 실리콘에피층(320)을 100∼2000Å 두께로 형성한다.
다음으로, 상기 실리콘에피층(320) 상에 버퍼산화막(미도시)을 형성한 후, 상기 버퍼산화막이 형성된 실리콘에피층에 대해 웰(well) 및 채널(channel) 이온주입을 수행하여 셀 트랜지스터의 농도를 조절한다.
도 3f를 참조하면, 상기 소자분리막(340)을 포함한 실리콘에피층(320) 상에 산화막 계열의 게이트 절연막(351)과 폴리실리콘막(352) 및 금속 계열의 게이트 금속막(353), 그리고, 질화막 계열의 게이트 하드마스크막(354)을 증착한다.
그런다음, 상기 게이트 하드마스크막(354)과 게이트 금속막(353) 및 폴리실리콘막(352)에 대해 마스크 공정 및 식각 공정을 진행하여 상기 실리콘에피층(320)을 포함한 기판의 게이트 형성 영역 상에 게이트(350)를 형성한다.
이때, 상기 게이트(350)는 반도체기판에 제1절연패턴(301)이 오픈된 영역 보다 큰 폭을 갖도록 형성한다.
도 3g를 참조하면, 상기 게이트(350)가 형성된 기판 전면에 대해 고농도 불순물 이온주입을 수행하여 상기 게이트(350) 양측의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성인 실리콘에피층(320) 내에 접합 영역(360)을 형성하여, 이로써, 본 발명의 실시예에 따른 모스펫 소자를 제조한다.
여기서, 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역의 접합 영역 밑에 산화막으로 이루어진 제1절연패턴(301)이 형성되어 있어 접합 영역(360)의 접합 깊이를 제1절연패턴(301)의 상단까지 쉽게 조절할 수 있어, 이릍 통해, 얕은 접합 영역을 형성하게 된다.
전술한 바와 같이, 본 발명은 1번의 SEG 공정으로 접합 영역이 형성되는 실리콘층을 형성함으로써, 종래 기술에서 3번의 SEG 공정을 수행하여 접합 영역이 형 서된 실리콘층을 형성하는 제조 공정 보다 공정의 단순화를 이룰 수 있으며, 아울러, 공정의 단가 또한 낮게 가져갈 수 있다.
또한, 종래에서는 실리콘게르마늄에피층을 사용하는 것에 비해 본 발명에서는, 단일층의 실리콘에피층을 사용하기 때문에 실리콘게르마늄에피층의 격자 상수의 차이로 인한 스트레스 증가를 방지할 수 있으며, 실리콘게르마늄에피층의 게르마늄 성분의 확산이 없기 때문에 접합 영역의 누설전류 증가를 방지할 수 있어 소자의 특성 향상을 기대할 수 있다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도서, 이를 참조하여 설명하면 다음과 같다.
도 4a를 참조하면, 게이트 형성 영역과 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역을 포함하는 활성영역 및 소자분리 영역으로 구획된 실리콘기판(400) 상에 마스크용 제1절연막과 마스크용 제2절연막을 형성한다.
이때, 상기 마스크용 제1절연막은 산화막을 사용하여 50∼100Å 두께를 갖도록 형성하며, 상기 마스크용 제2절연막은 질화막으로 형성한다.
그런다음, 상기 마스크용 제2절연막과 제1절연막에 대해 마스크 공정 및 식각 공정을 수행하여 상기 실리콘기판(400) 상에 소자분리 영역을 노출시키는 제1절연패턴(401) 및 제2절연패턴(402)을 형성한다.
다음으로, 상기 제2절연패턴(402)과 제1절연패턴(401)을 식각마스크로 이용해서 상기 노출된 실리콘기판의 소자분리 영역을 식각하여 트렌치(T)를 형성한다.
도 4b를 참조하면, 상기 식각된 트렌치의 식각 데미지를 보상하기 위해 트렌 치의 전면에 열산화막(미도시)을 증착한 후, 소자의 리프레쉬 특성을 향상시키기 위해 상기 열산화막을 포함한 제2절연패턴(402) 상에 선형질화막(미도시)을 증착한다.
그런다음, 상기 선형질화막 상에 선형산화막(미도시)을 증착한 후, 상기 열산화막과 선형질화막 및 선형산화막이 증착된 트렌치(T)가 매립되도록 상기 제2절연패턴(402) 상에 소자분리용 제1절연막(441)을 증착한다.
다음으로, 상기 트렌치(T)의 측면이 노출되도록 상기 소자분리용 제1절연막(441)을 식각(recess)한다.
도 4c를 참조하면, 상기 트렌치의 측면이 노출되도록 형성된 소자분리용 제1절연막(441)을 포함하여 노출된 트렌치의 전면에 산화막(412)을 형성한 후, 상기 산화막(412)을 포함한 제2절연패턴(402) 상에 질화막(413)을 형성한다.
한편, 도시하지는 않았으나, 상기 소자분리용 제1절연막(441)을 포함한 노출된 트렌치의 전면에 단일막의 산화막 만을 형성할 수도 있으며, 상기 질화막(413) 상에 또 하나의 산화막을 형성할 수 있다.
다음으로, 상기 산화막(412) 및 질화막(413)이 형성된 트렌치(T)가 매립되도록 상기 소자분리용 제1절연막(441)을 포함하여 제2절연패턴(402) 상에 소자분리용 제2절연막(442)을 증착한 후, 상기 질화막(413)이 노출될 때까지 상기 소자분리용 제2절연막(442)을 화학적기계적연마(Chemical mechanical Polishing: CMP)하여, 이릍 통해, 상기 소자분리용 제1절연막(441)과 소자분리용 제2절연막(442)으로 이루어진 소자분리막(440)을 형성한다.
도 4d를 참조하면, 상기 질화막(413)을 포함하여 상기 제2절연패턴(402) 및 제1절연패턴(401)을 식각하여 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역을 노출시킨다.
이때, 상기 노출되지 않은 실리콘기판(400) 부분은 게이트 형성 영역으로 한정된다.
도 4e를 참조하면, 상기 제2절연패턴(402) 및 제1절연패턴(401)의 식각시 게이트 형성 영역 상에 잔류된 제1절연패턴(401)이 노출되도록 상기 질화막을 포함하여 제2절연패턴을 습식 식각으로 제거한다.
그런다음, 상기 노출된 제1절연패턴(401)을 포함한 기판의 전면에 대해 SEG 공정을 수행하여 제1절연패턴(401)을 포함한 노출된 실리콘기판(400) 상에 실리콘에피층(420)을 100∼2000Å 두께로 형성한다.
다음으로, 상기 실리콘에피층(420) 상에 버퍼산화막(미도시)을 형성한 후, 상기 버퍼산화막이 형성된 실리콘에피층에 대해 웰(well) 및 채널(channel) 이온주입을 수행하여 셀 트랜지스터의 농도를 조절한다.
도 4f를 참조하면, 상기 소자분리막(440)을 포함한 실리콘에피층(420) 상에 산화막 계열의 게이트 절연막(451)과 폴리실리콘막(452) 및 금속 계열의 게이트 금속막(453), 그리고, 질화막 계열의 게이트 하드마스크막(454)을 증착한다.
그런다음, 상기 게이트 하드마스크막(454)과 게이트 금속막(453) 및 폴리실리콘막(452)에 대해 마스크 공정 및 식각 공정을 진행하여 상기 실리콘에피층(420)을 포함한 기판의 게이트 형성 영역 상에 게이트(450)를 형성한다.
이때, 상기 게이트는 제1절연패턴(301) 보다 작은 폭을 갖도록 형성한다.
도 4g를 참조하면, 상기 게이트(450)가 형성된 기판 전면에 대해 고농도 불순물 이온주입을 수행하여 상기 게이트 양측의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성인 실리콘에피층(420) 내에 접합 영역(460)을 형성하여, 이로써, 본 발명의 실시예에 따른 모스펫 소자를 제조한다.
여기서, 상기 게이트 밑에 형성된 제1절연패턴으로 실리콘기판과 구분되고, 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역의 접합 영역은 실리콘기판과 연결되는 구조를 갖게 된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
본 발명은, 1번의 SEG 공정으로 얕은 접합 영역이 형성되는 실리콘층을 형성함으로써, 종래 기술에서 3번의 SEG 공정을 수행하여 얕은 접합 영역이 형성되는 실리콘층을 형성하는 제조 공정 보다 공정의 단순화를 이룰 수 있으며, 아울러, 공정의 단가 또한 낮게 가져갈 수 있다.
또한, 본 발명은 종래에서 실리콘게르마늄에피층을 사용하는 것에 비해 단일층의 실리콘에피층을 사용하기 때문에 실리콘게르마늄에피층의 격자 상수의 차이로 인한 스트레스 증가를 방지할 수 있다.
게다가, 본 발명은, 실리콘게르마늄에피층의 게르마늄 성분의 확산이 없기 때문에 접합 영역의 누설전류 증가를 방지할 수 있어 소자의 특성 향상을 기대할 수 있다.

Claims (15)

  1. 게이트 형성 영역과 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역을 포함하는 활성영역 및 소자분리 영역으로 구획되며, 상기 소자분리 영역 내에 소자분리막이 구비된 실리콘기판;
    상기 실리콘기판의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역 상에 형성된 절연패턴;
    상기 절연패턴을 포함한 실리콘기판의 활성 영역 상에 형성된 실리콘에피층;
    상기 실리콘에피층을 포함한 실리콘기판 상에 형성된 게이트; 및
    상기 게이트 양측의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역인 실리콘에피층 내에 형성된 접합 영역;
    을 포함하는 모스펫 소자.
  2. 제 1 항에 있어서,
    상기 절연패턴은 산화막으로 형성된 것을 특징으로 하는 모스펫 소자.
  3. 제 1 항에 있어서,
    상기 절연패턴은 50∼1000Å 두께로 형성된 것을 특징으로 하는 모스펫 소자.
  4. 제 1 항에 있어서,
    상기 실리콘에피층은 100∼2000Å 두께로 형성된 것을 특징으로 하는 모스펫소자.
  5. 게이트 형성 영역과 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 영역을 포함하는 활성영역 및 소자분리 영역으로 구획된 실리콘기판 상에 소자분리 영역을 노출시키는 제1절연패턴 및 제2절연패턴을 형성하는 단계;
    상기 실리콘기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 소자분리막을 형성하는 단계;
    상기 제2절연패턴 및 제1절연패턴을 식각하여 게이트 형성 영역의 실리콘기판 부분을 노출시키는 단계;
    상기 제2절연패턴 및 제1절연패턴의 식각시 실리콘기판의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성 상에 잔류된 제1절연패턴이 노출되도록 상기 제2절연패턴을 제거하는 단계;
    상기 노출된 제1절연패턴을 포함한 기판의 전면에 대해 SEG 공정을 수행하여 제1절연패턴을 포함한 노출된 실리콘기판 상에 실리콘에피층을 형성하는 단계;
    상기 실리콘에피층을 포함한 기판의 게이트 형성 영역 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 비트라인 콘택 형성 영역 및 스토리지 노드 콘택 형성인 실리콘에피층 내에 접합 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제1절연패턴은 산화막으로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 제1절연패턴은 50∼100Å 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 제2절연패턴은 질화막으로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 트렌치 내에 소자분리막을 형성하는 단계는,
    상기 트렌치가 매립되도록 상기 제2절연패턴 상에 소자분리용 제1절연막을 증착하는 단계;
    상기 트렌치의 측면이 노출되도록 상기 소자분리용 제1절연막을 식각하는 단계;
    상기 노출된 트렌치가 매립되도록 상기 소자분리용 제1절연막을 포함하여 제2절연패턴 상에 소자분리용 제2절연막을 증착하는 단계; 및
    상기 제2절연패턴이 노출될 때까지 상기 소자분리용 제2절연막을 CMP하는 단계;로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 트렌치가 매립되도록 상기 제2절연패턴 상에 소자분리용 제1절연막을 증착하는 단계 전,
    상기 트렌치의 전면에 열산화막을 형성하는 단계;
    상기 열산화막을 포함한 제2절연패턴 상에 선형질화막을 형성하는 단계; 및
    상기 선형질화막 상에 선형산화막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 트렌치의 측면이 노출되도록 상기 소자분리용 제1절연막을 식각하는 단계 후, 상기 노출된 트렌치가 매립되도록 상기 소자분리용 제1절연막을 포함하여 제2절연패턴 상에 소자분리용 제2절연막을 증착하는 단계 전,
    상기 소자분리용 제1절연막을 포함하여 노출된 트렌치의 전면에 산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 트렌치의 측면이 노출되도록 상기 소자분리용 제1절연막을 식각하는 단계 후, 상기 노출된 트렌치가 매립되도록 상기 소자분리용 제1절연막을 포함하여 제2절연패턴 상에 소자분리용 제2절연막을 증착하는 단계 전,
    상기 소자분리용 제1절연막을 포함하여 노출된 트렌치의 전면에 산화막을 형성하는 단계; 및
    상기 산화막을 포함한 제2절연패턴 상에 질화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 트렌치의 측면이 노출되도록 상기 소자분리용 제1절연막을 식각하는 단계 후, 상기 노출된 트렌치가 매립되도록 상기 소자분리용 제1절연막을 포함하여 제2절연패턴 상에 소자분리용 제2절연막을 증착하는 단계 전,
    상기 소자분리용 제1절연막을 포함하여 노출된 트렌치의 전면에 제1산화막을 형성하는 단계;
    상기 제1산화막을 포함한 제2절연패턴 상에 제1질화막을 형성하는 단계; 및
    상기 제1질화막 상에 제2산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  14. 제 5 항에 있어서,
    상기 실리콘에피층은 100∼2000Å 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  15. 제 5 항에 있어서,
    상기 실리콘에피층을 형성하는 단계 후, 상기 게이트를 형성하는 단계 전,
    상기 실리콘에피층 상에 버퍼산화막을 형성하는 단계;
    상기 버퍼산화막이 형성된 실리콘에피층에 대해 웰 및 채널 이온주입을 수행하는 단계; 및
    상기 버퍼산화막을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20040065812A (ko) * 2003-01-16 2004-07-23 삼성전자주식회사 반도체 소자 및 그 제조 방법

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