KR100743652B1 - Ｓｏｉ 소자의 제조방법 - Google Patents
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Abstract
본 발명은 SOI 기판을 이용한 소자의 제조시 소자 특성을 효과적으로 개선할 수 있는 SOI 소자의 제조방법을 개시한다. 개시된 본 발명의 SOI 소자의 제조방법은, 벌크 실리콘으로 이루어지고 게이트 형성 영역 및 실리콘에피층 성장 영역을 갖는 반도체 기판을 제공하는 단계; 상기 기판 상에 게이트 형성 영역 및 실리콘에피층 성장 영역을 노출시키는 제1산화막 패턴을 형성하는 단계; 상기 노출된 반도체 기판의 실리콘에피층 성장 영역으로부터 상기 제1산화막 패턴을 덮도록 제1실리콘에피층을 성장시키는 단계; 상기 게이트 형성 영역의 제1실리콘에피층 부분을 선택적으로 제거하여 홈을 형성하는 단계; 상기 홈의 양측벽에 제2산화막 패턴을 형성하는 단계; 상기 홈 하부의 기판 표면으로부터 제1실리콘에피층을 덮도록 제2실리콘에피층을 성장시키는 단계; 상기 제1 및 제2 실리콘에피층 내에 제1산화막 패턴과 접하도록 활성 영역을 한정하는 소자분리막을 형성하는 단계; 및 상기 소자분리막에 의해 한정된 제2실리콘에피층의 활성 영역 상에 게이트를 형성하는 단계;를 포함한다.
Description
도 1은 종래기술에 따른 SOI 소자를 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 제1산화막 패턴
23 : 제1실리콘에피층 H : 홈
24 : 제2산화막 패턴 25 : 제2실리콘에피층
26 : 소자분리막 27 : 게이트절연막
28 : 게이트도전막 29 : 금속계막
30 : 하드마스크막 31 : 게이트
32 : 스페이서 33 : 소오스/드레인 영역
본 발명은 SOI 소자의 제조방법에 관한 것으로, 특히, SOI 기판을 이용한 반도체 소자의 제조시 소자 특성을 효과적으로 개선할 수 있는 SOI 소자의 제조방법 에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라 게이트 채널 길이가 감소하여 단채널효과(Short Channel Effect)와 DIBL(Drain-Induced Barrier Lowering) 현상이 증가하게 되었다. 이에, 상기 단채널효과 및 DIBL 현상을 최소화할 수 있는 SOI(Silicon On Insulator) 기판을 적용한 반도체 소자(이하, SOI 소자라 칭함)가 제안된 바 있다. 상기 SOI 소자는 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점들을 갖고 있다.
이하에서는 도 1을 참조하여 종래기술에 따른 SOI 소자를 설명하도록 한다.
도 1을 참조하면, SOI 소자는 반도체 소자 전체를 지지하는 실리콘 기판(1), 게이트(8)가 형성되는 실리콘층(3), 상기 실리콘 기판(1)과 실리콘층(3) 사이에 형성된 매몰산화막(2)으로 이루어지는 SOI 기판과, 상기 SOI 기판 상에 형성된 게이트(8) 및 상기 게이트(8) 양측 기판 내에 형성된 소오스/드레인 영역(10)을 포함한다. 상기 게이트(8)는 게이트절연막(4), 게이트도전막(5), 금속계막(6), 하드마스크막(7)의 적층구조로 이루어지며, 상기 게이트(8)의 양측벽에는 스페이서(9)가 형성된다.
한편, 종래기술에 따른 SOI 소자의 제조시, 소자 특성은 실리콘층(3)의 두께(A)에 영향을 받으므로, 소자 특성을 향상시키기 위해서는 상기 실리콘층(3)의 두께(A)를 조절하는 것이 중요하다.
그러나, 최근 반도체 소자의 고집적화 추세로 인하여 상기 실리콘층(3)의 두 께(A)를 조절하는 것이 용이하지 않으며, 이때문에, 반도체 소자의 특성이 저하된다. 또한, 종래기술에 따른 SOI 소자의 제조시, 벌크 실리콘으로 이루어진 반도체 기판 상에 상기 실리콘층이 플로팅(Floating)됨으로써 트랜지스터의 동작시 발생되는 핫 캐리어로 인하여 문턱전압의 변동이 유발되며, 반도체 소자의 특성이 저하된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, SOI 기판을 이용한 반도체 소자의 제조시 소자 특성을 효과적으로 개선할 수 있는 SOI 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 SOI 소자의 제조방법은, 벌크 실리콘으로 이루어지고 게이트 형성 영역 및 실리콘에피층 성장 영역을 갖는 반도체 기판을 제공하는 단계; 상기 기판 상에 게이트 형성 영역 및 실리콘에피층 성장 영역을 노출시키는 제1산화막 패턴을 형성하는 단계; 상기 노출된 반도체 기판의 실리콘에피층 성장 영역으로부터 상기 제1산화막 패턴을 덮도록 제1실리콘에피층을 성장시키는 단계; 상기 게이트 형성 영역의 제1실리콘에피층 부분을 선택적으로 제거하여 홈을 형성하는 단계; 상기 홈의 양측벽에 제2산화막 패턴을 형성하는 단계; 상기 홈 하부의 기판 표면으로부터 제1실리콘에피층을 덮도록 제2실리콘에피층을 성장시키는 단계; 상기 제1 및 제2 실리콘에피층 내에 제1산화막 패턴과 접하도록 활성 영역을 한정하는 소자분리막을 형성하는 단계; 및 상기 소자분리막에 의해 한정된 제2실리콘에피층의 활성 영역 상에 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 제1 및 제2실리콘에피층은 1000∼4000Å의 두께로 성장시킨다.
상기 제1 및 제2실리콘에피층을 성장시킨 후, 그 표면을 평탄화시킨다.
상기 평탄화는 CMP(Chemical Mechanical Polishing), 또는, 에치백 공정으로 수행한다.
상기 평탄화는 제1 및 제2실리콘에피층이 500∼3000Å의 두께를 유지하도록 수행한다.
상기 제2산화막 패턴은 홈 양측벽의 일부에만 형성한다.
상기 제2산화막 패턴은 상기 홈 상부에서 홈 깊이의 20∼200Å를 제외한 양측벽에 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 소오스/드레인 영역 간의 채널 형성 영역을 제외한 나머지 부분에만 산화막 패턴을 형성한 다음, 상기 산화막 패턴을 포함한 기판 상에 실리콘에피층을 성장시켜 부분 SOI(Silicon On Insulator) 기판 구조 및 SOI 소자를 제조한다.
이렇게 하면, 실리콘층의 두께 및 외부 바이어스를 용이하게 조절할 수 있으므로 반도체 소자의 특성을 효과적으로 개선할 수 있다.
자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 SOI 소자의 제조방 법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 벌크 실리콘으로 이루어지고 게이트 형성 영역 및 실리콘에피층 성장 영역을 갖는 반도체 기판(21)을 마련한 후, 상기 기판(21) 상에 제1산화막을 증착한다. 그 다음, 상기 제1산화막을 식각하여 상기 기판(21)의 게이트 형성 영역 및 실리콘에피층 성장 영역을 노출시키는 제1산화막 패턴(22)을 형성한다.
도 2b를 참조하면, 상기 노출된 반도체 기판(21)의 실리콘에피층 성장 영역으로부터 상기 제1산화막 패턴(22)을 완전히 덮는 두께, 예컨데, 1000∼4000Å 정도의 두께로 제1실리콘에피층(23)을 성장시킨다. 이어서, 상기 제1실리콘에피층(23)이 500∼3000Å 정도의 두께를 유지하도록 제1실리콘에피층(23)의 표면을 평탄화한다. 상기 평탄화는 CMP(Chemical Mechanical Polishing), 또는, 에치백 공정으로 수행한다.
다음으로, 상기 제1실리콘에피층(23)이 형성된 기판(21) 결과물 상에 웰(Well) 형성 이온주입을 수행하여 상기 기판(21) 내에 P형, 또는, N형 웰(도시안됨)을 형성한다.
도 2c를 참조하면, 상기 게이트 형성 영역의 제1실리콘에피층(23) 부분을 선택적으로 제거하여 상기 기판(21) 상의 게이트 형성 영역을 노출시키는 홈(H)을 형성한다. 계속해서, 상기 홈(H)을 포함한 기판 결과물 상에 홈(H)을 매립하도록 300∼1500Å 정도의 두께로 제2산화막을 증착한다.
그다음, 상기 제2산화막을 식각하여 상기 홈(H)의 양측벽에만 잔류되는 제2산화막 패턴(24)을 형성한다. 상기 식각 공정 후, 제2산화막 패턴(24)은 홈(H) 상부를 제외한 양측벽의 일부에만, 바람직하게는, 상기 홈(H) 상부에서 홈(H) 깊이의 20∼200Å 정도를 제외한 양측벽에 형성된다.
여기서, 본 발명은 상기 제2산화막 패턴(24)의 높이를 조절하여 기판(21)의 산화막 상에 형성되는 실리콘층의 두께를 용이하게 조절할 수 있으며, 이를 통해, 반도체 소자의 특성을 효과적으로 향상시킬 수 있다.
도 2d를 참조하면, 상기 홈(H) 하부의 기판(21) 표면으로부터 제1실리콘에피층(23)을 포함한 기판(21) 결과물을 덮도록 1000∼4000Å 정도의 두께로 제2실리콘에피층(25)을 성장시킨다. 이어서, 상기 제2실리콘에피층(25)이 500∼3000Å 정도의 두께를 유지하도록 제2실리콘에피층(25)의 표면을 평탄화한다. 상기 평탄화는 CMP(Chemical Mechanical Polishing), 또는, 에치백 공정으로 수행한다.
계속해서, 상기 제1 및 제2 실리콘에피층(23,25)을 식각하여 제1산화막 패턴(22)과 그 하부가 접하도록 트렌치를 형성한 다음, 상기 트렌치를 매립하여 활성 영역을 한정하는 소자분리막(26)을 형성한다.
여기서, 상기 제1 및 제2실리콘에피층(23,25)을 성장시킴으로써 상기 제1 및 제2산화막 패턴(22,24)이 반도체 기판(21) 내에 매몰된 형태의 SOI 기판 구조를 형성할 수 있으며, 상기 제1 및 제2산화막 패턴(22,24)은 기판의 게이트 채널 예정 영역을 제외한 나머지 부분에만 매몰되어 있으므로, 상기 기판(21)은 부분 SOI 기판의 구조를 갖는다.
따라서, 본 발명은 SOI 소자의 제조시 제1 및 제2실리콘에피층(23,25)을 성장시킴으로써 게이트 형성 영역 및 실리콘에피층 형성 영역을 제외한 나머지 부분에만 산화막 패턴이 매립되어 있는 부분 SOI 기판 구조를 형성할 수 있다. 즉, 본 발명은 부분 SOI 기판 구조를 형성함으로써 기판(21)과 실리콘에피층(23,25)과의 연결을 통해 외부 바이어스(Bias)를 조절할 수 있으며, 이를 통해, 반도체 소자의 특성을 효과적으로 개선할 수 있다.
도 2e를 참조하면, 상기 소자분리막(26)에 의해 한정된 제2실리콘에피층(25)의 활성 영역 상에 게이트절연막(27), 게이트도전막(28), 금속계막(29) 및 하드마스크막(30)을 차례로 증착한 다음, 상기 막들(30,29,28,27)을 차례로 식각하여 게이트(31)를 형성한다.
상기 게이트절연막(27)은 통상 열산화 공정을 통한 산화막으로 형성하며, 상기 게이트도전막(28)은 통상 폴리실리콘막으로 형성한다. 또한, 상기 금속계막(29)은 통상 텅스텐막, 또는, 텅스텐실리사이드막으로 형성하며, 상기 하드마스크막(30)은 통상 질화막 재질의 막으로 형성한다.
이어서, 상기 게이트(31) 양측 기판(21)의 제1 및 제2실리콘에피층(23,25) 내에 P형, 또는, N형 불순물을 이온주입하여 LDD(Light Doped Drain) 영역(도시안됨)을 형성하며, 상기 게이트(31)의 양측벽에 산화막 재질의 스페이서(32)를 형성한다. 연이어, 상기 LDD 영역에 소오스/드레인 이온주입을 수행하여 상기 게이트(31)의 양측 기판(21) 내에 소오스/드레인 영역(33)을 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
여기서, 본 발명은 SOI 소자를 제조함으로써 DIBL 및 단채널효과를 효과적으로 방지함과 동시에, 상기 부분 SOI 소자의 제조시 게이트가 형성될 부분을 제외한 나머지 부분에만 매몰산화막을 형성함으로써 바이어스를 외부에서 조절할 수 있으며, 이를 통해, 반도체 소자의 특성을 효과적으로 개선할 수 있다. 또한, 상기 실리콘에피층 내에 산화막 패턴을 형성하여 상기 산화막 패턴의 조절을 통해 실리콘층의 두께를 조절할 수 있으므로 트랜지스터를 용이하게 제어할 수 있으며, 이를 통해, 반도체 소자의 특성을 효과적으로 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 SOI 소자의 제조시 게이트 형성 영역 및 실리콘에피층 성장 영역을 제외한 나머지 부분에만 매몰된 형태의 산화막 패턴을 형성함으로써 외부 바이어스 조절이 용이하며, 이를 통해, 반도체 소자의 특성을 효과적으로 개선할 수 있다.
또한, 본 발명은 SOI 소자의 제조시 기판 내에 형성된 산화막 패턴의 조절을 통해 트랜지스터의 제어를 용이하게 할 수 있으며, 이를 통해, 반도체 소자의 특성을 효과적으로 개선할 수 있다.
Claims (6)
- 벌크 실리콘으로 이루어지고 게이트 형성 영역 및 실리콘에피층 성장 영역을 갖는 반도체 기판을 제공하는 단계;상기 기판 상에 게이트 형성 영역 및 실리콘에피층 성장 영역을 노출시키는 제1산화막 패턴을 형성하는 단계;상기 노출된 반도체 기판의 실리콘에피층 성장 영역으로부터 상기 제1산화막 패턴을 덮도록 제1실리콘에피층을 성장시키는 단계;상기 게이트 형성 영역의 제1실리콘에피층 부분을 선택적으로 제거하여 홈을 형성하는 단계;상기 홈의 양측벽에 제2산화막 패턴을 형성하는 단계;상기 홈 하부의 기판 표면으로부터 제1실리콘에피층을 덮도록 제2실리콘에피층을 성장시키는 단계;상기 제1 및 제2 실리콘에피층 내에 제1산화막 패턴과 접하도록 활성 영역을 한정하는 소자분리막을 형성하는 단계; 및상기 소자분리막에 의해 한정된 제2실리콘에피층의 활성 영역 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2실리콘에피층은 1000∼4000Å의 두께로 성장시키는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2실리콘에피층을 성장시킨 후, 그 표면을 평탄화시키는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 3 항에 있어서,상기 평탄화는 제1 및 제2실리콘에피층이 500∼3000Å의 두께를 유지하도록 수행하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 1 항에 있어서,상기 제2산화막 패턴은 홈 양측벽의 일부에만 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
- 제 5 항에 있어서,상기 제2산화막 패턴은 상기 홈 상부에서 홈 깊이의 20∼200Å를 제외한 양측벽에 형성하는 것을 특징으로 하는 SOI 소자의 제조방법.
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| Country | Link |
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| KR (1) | KR100743652B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100973272B1 (ko) * | 2008-04-25 | 2010-08-02 | 주식회사 하이닉스반도체 | Ｓｏｉ 소자 및 그의 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920018973A (ko) * | 1991-03-14 | 1992-10-22 | 문정환 | 리세스드 채널 모오스 fet 제조방법 및 구조 |
| KR20060046909A (ko) * | 2004-11-12 | 2006-05-18 | 삼성전자주식회사 | 리세스 채널을 갖는 트랜지스터 제조방법 |
| KR20060069064A (ko) * | 2004-12-17 | 2006-06-21 | 한국전자통신연구원 | 리세스된 소스/드레인 구조를 갖는 초박막의 에스오아이모스 트랜지스터 및 그 제조방법 |
-
2006
- 2006-06-02 KR KR1020060050073A patent/KR100743652B1/ko not_active IP Right Cessation
Patent Citations (3)
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