JP5116224B2 - Fetにおける埋め込みバイアス・ウェル - Google Patents
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Description
110:単結晶シリコン基板
115、215:マンドレル層
117、217:トレンチ
120、220:埋め込みバリア領域
120´:埋め込みバリア層
125、145、245:ゲート・スペーサ領域
125´:ゲート・スペーサ層
130、230:埋め込みウェル領域
132、232:チャネル領域
135、235:ゲート誘電体層
140、240:ゲート領域
150a、150b、250a、250b:ソース/ドレイン領域
210:シリコンオンインシュレータ(SOI)基板
210a:上部半導体層
210b:電気絶縁体層
210c:下部半導体層
Claims (17)
- 半導体基板と、
前記半導体基板の上部領域に形成された第1及び第2のソース/ドレイン領域と、
前記第1及び第2のソース/ドレイン領域の間に配置されたチャネル領域と、
前記半導体基板上にあって、前記チャネル領域と物理的に接し、半導体構造体をn型チャネル・トランジスタとする場合はp型不純物により高濃度にドープされ、p型チャネル・トランジスタとする場合はn型不純物により高濃度にドープされた埋め込みウェル領域と、
前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間、及び、該埋め込みウェル領域と前記第2のソース/ドレイン領域との間に配置され、上面が前記半導体基板の上面より高く、一方の側面が前記半導体基板および前記第1及び第2のソース/ドレイン領域と物理的に接し、他方の側面が前記埋め込みウェル領域と物理的に接する、埋め込みバリア領域と、
を備え、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間のリーク電流、及び該埋め込みウェル領域と前記第2のソース/ドレイン領域との間のリーク電流を防止するようにする、
半導体構造体。 - ゲート領域と、
前記ゲート領域と前記チャネル領域との間に配置され、該ゲート領域と該チャネル領域とを互いに電気的に絶縁するゲート誘電体層と、
をさらに備える、請求項1に記載の半導体構造体。 - 前記ゲート領域がポリシリコンからなる、請求項2に記載の半導体構造体。
- 前記埋め込みバリア領域が二酸化シリコンからなる、請求項1〜3のいずれか1項に記載の半導体構造体。
- 前記第1及び第2のソース/ドレイン領域が高濃度ドープされる、請求項1〜4のいずれか1項に記載の半導体構造体。
- 半導体構造体を形成するための方法であって、
(a)上面がマンドレル層で覆われた半導体基板を準備するステップと、
(b)前記マンドレル層を貫通して前記基板内までトレンチをエッチングするステップと、
(c)前記トレンチの側壁上に、上面が前記半導体基板の上面より高く、一方の側面が前記基板及び前記マンドレル層の両方と物理的に直接接する、埋め込みバリア領域を形成するステップと、
(d)前記トレンチ内に、前記埋め込みバリア領域の他方の側面と物理的に接し、前記半導体構造体をn型チャネル・トランジスタとする場合はp型不純物により高濃度にドープされ、p型チャネル・トランジスタとする場合はn型不純物により高濃度にドープされた埋め込みウェル領域とその上のチャネル領域とを形成するステップと、
(e)前記マンドレル層をエッチングして除去し、前記埋め込みバリア領域の前記一方の側面と物理的に接する第1及び第2のソース/ドレイン領域を前記基板内に形成するステップと、
を含み、
前記チャネル領域が、前記第1及び第2のソース/ドレイン領域の間に配置され、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間、及び、該埋め込みウェル領域と前記第2のソース/ドレイン領域との間に配置されるようにする、方法。 - 半導体構造体を形成するための方法であって、
(a)上面がマンドレル層で覆われた半導体基板を準備するステップと、
(b)前記マンドレル層を貫通して前記基板内までトレンチをエッチングするステップと、
(c)前記トレンチの側壁上に、上面が前記半導体基板の上面より高く、一方の側面が前記基板及び前記マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、
(d)前記埋め込みバリア領域がゲート下領域内に完全に埋め込まれるようにするために、半導体材料を前記トレンチ内に堆積させて前記ゲート下領域を形成するステップと、
(e)前記トレンチの側壁上にゲート・スペーサ領域を形成するステップと、
(f)前記ゲート下領域のドープされた部分が前記埋め込みバリア領域の他方の側面と物理的に接する埋め込みウェル領域を構成し、前記埋め込みウェル領域上の該ゲート下領域のドープされていない部分がチャネル領域を構成するように、前記埋め込みバリア領域によって囲まれる該ゲート下領域の一部を前記トレンチを介して、前記半導体構造体をn型チャネル・トランジスタとする場合はp型不純物により高濃度にドープし、p型チャネル・トランジスタとする場合はn型不純物により高濃度にドープするステップと、
(g)前記チャネル領域の上にゲート誘電体層を形成するステップと、
(h)前記ゲート誘電体層の上に、該ゲート誘電体層によって前記チャネル領域から電気的に絶縁されるゲート領域を形成するステップと、
(i)前記マンドレル層をエッチングして除去し、前記埋め込みバリア領域の前記一方の側面と物理的に接する第1及び第2のソース/ドレイン領域を前記基板内に形成するステップと、
を含み、
前記チャネル領域が、前記第1及び第2のソース/ドレイン領域の間に配置され、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間、及び、該埋め込みウェル領域と前記第2のソース/ドレイン領域との間に配置され、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間のリーク電流、及び該埋め込みウェル領域と前記第2のソース/ドレイン領域との間のリーク電流を防止するようにする、
方法。 - 前記ゲート・スペーサ領域を形成する前記ステップは、
前記トレンチの側壁及び底壁上にゲート・スペーサ層を形成するステップと、
前記ゲート・スペーサ層から前記ゲート・スペーサ領域を形成するために、前記トレンチの前記底壁上における前記ゲート・スペーサ層の一部を除去するステップと、
を含む、請求項7に記載の方法。 - 半導体構造体を形成するための方法であって、
(a)上面がマンドレル層で覆われ、(1)上部半導体層、(2)下部半導体層、及び(3)前記上部半導体層と前記下部半導体層との間に挟まれた電気絶縁体層を含むシリコンオンインシュレータ(SOI)基板を準備するステップと、
(b)前記マンドレル層を貫通して前記SOI基板内までトレンチをエッチングし、前記下部半導体層が前記トレンチの底壁において露出されるようにするステップと、
(c)前記トレンチの側壁上に、上面が前記半導体基板の上面より高く、一方の側面が前記SOI基板及び前記マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、
(d)前記トレンチ内に、前記埋め込みバリア領域の他方の側面と物理的に接し、前記半導体構造体をn型チャネル・トランジスタとする場合はp型不純物により高濃度にドープされ、p型チャネル・トランジスタとする場合はn型不純物により高濃度にドープされた埋め込みウェル領域とその上のチャネル領域とを形成するステップと、
(e)前記マンドレル層をエッチングして除去し、前記埋め込みバリア領域の前記一方の側面と物理的に接する第1及び第2のソース/ドレイン領域を形成するステップと、
を含み、
前記チャネル領域が、前記第1及び第2のソース/ドレイン領域の間に配置され、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間、及び、該埋め込みウェル領域と前記第2のソース/ドレイン領域との間に配置されるようにする、
方法。 - 前記埋め込みバリア領域が、(1)前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間の接合キャパシタンス、及び(2)該埋め込みウェル領域と前記第2のソース/ドレイン領域との間の接合キャパシタンスを除去するようにする、請求項6または9に記載の方法。
- 前記埋め込みバリア領域が、(1)前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間のリーク電流、及び(2)該埋め込みウェル領域と前記第2のソース/ドレイン領域との間のリーク電流を除去するようにする、請求項6または9に記載の方法。
- 前記埋め込みウェル領域及び前記チャネル領域を形成する前記ステップは、
前記埋め込みバリア領域がゲート下領域内に完全に埋め込まれるようにするために、半導体材料を前記トレンチ内に堆積させて前記ゲート下領域を形成するステップと、
前記埋め込みバリア領域によって囲まれる前記ゲート下領域の一部を、前記半導体構造体を前記n型チャネル・トランジスタとする場合は前記p型不純物により高濃度にドープし、前記p型チャネル・トランジスタとする場合は前記n型不純物により高濃度にドープするステップと、
を含み、
前記ゲート下領域のドープされた部分によって前記埋め込みウェル領域を構成し、
前記埋め込みウェル領域上の前記ゲート下領域のドープされていない部分によって前記チャネル領域を構成する、請求項6、7、9の何れかに記載の方法。 - 前記埋め込みバリア領域が二酸化シリコンからなる、請求項6、7、9の何れかに記載の方法。
- 前記埋め込みウェル領域及び前記チャネル領域を形成する前記ステップは、
前記埋め込みバリア領域がゲート下領域内に完全に埋め込まれるようにするために、半導体材料を前記トレンチ内に堆積させて前記ゲート下領域を形成するステップと、
前記埋め込みバリア領域によって囲まれる前記ゲート下領域の一部を、前記半導体構造体を前記n型チャネル・トランジスタとする場合は前記p型不純物により高濃度にドープし、前記p型チャネル・トランジスタとする場合は前記n型不純物により高濃度にドープするステップと、
を含み、
前記ゲート下領域のドープされた部分によって前記埋め込みウェル領域を構成し、
前記埋め込みウェル領域上の前記ゲート下領域のドープされていない部分によって前記チャネル領域を構成する、請求項6または9に記載の方法。 - 前記半導体材料は、シリコンをエピタキシャル成長させることによって前記トレンチ内に堆積する、請求項14に記載の方法。
- 前記ゲート下領域の前記ドープされた部分はイオン注入によってドープされる、請求項14に記載の方法。
- 前記チャネル領域の上にゲート誘電体層を形成するステップと、
第1及び第2のソース/ドレイン領域を形成する前記ステップの前に、前記ゲート誘電体層の上にゲート領域を形成するステップと、
をさらに含み、
前記ゲート領域は前記ゲート誘電体層によって前記チャネル領域から電気的に絶縁される、請求項6または9に記載の方法。
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