JP2006093694A - Fetにおける埋め込みバイアス・ウェル - Google Patents
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Abstract
【解決手段】 半導体装置の構造体及び該構造体を製造するための方法が開示される。半導体構造体は、第1及び第2のソース/ドレイン領域、該第1及び第2のソース/ドレイン領域の間に配置されたチャネル領域、該チャネル領域と物理的に接する埋め込みウェル領域、該埋め込みウェル領域と該第1のソース/ドレイン領域との間に配置され、かつ、該埋め込みウェル領域と該第2のソース/ドレイン領域との間に配置される埋め込みバリア領域とを含み、該埋め込みバリア領域が、該埋め込みウェル領域と該第1のソース/ドレイン領域との間のリーク電流及びドーパント拡散、並びに該埋め込みウェル領域と該第2のソース/ドレイン領域との間のリーク電流及びドーパント拡散を防止する。
【選択図】 図9
Description
110:単結晶シリコン基板
115、215:マンドレル層
117、217:トレンチ
120、220:埋め込みバリア領域
120´:埋め込みバリア層
125、145、245:ゲート・スペーサ領域
125´:ゲート・スペーサ層
130、230:埋め込みウェル領域
132、232:チャネル領域
135、235:ゲート誘電体層
140、240:ゲート領域
150a、150b、250a、250b:ソース/ドレイン領域
210:シリコンオンインシュレータ(SOI)基板
210a:上部半導体層
210b:電気絶縁体層
210c:下部半導体層
Claims (30)
- 第1及び第2のソース/ドレイン領域と、
前記第1及び第2のソース/ドレイン領域の間に配置されたチャネル領域と、
前記チャネル領域と物理的に接する埋め込みウェル領域と、
前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間、及び、該埋め込みウェル領域と前記第2のソース/ドレイン領域との間に配置される、埋め込みバリア領域と、
を備え、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間のリーク電流、及び該埋め込みウェル領域と前記第2のソース/ドレイン領域との間のリーク電流を防止するようにする、
半導体構造体。 - ゲート領域と、
前記ゲート領域と前記チャネル領域との間に配置され、該ゲート領域と該チャネル領域とを互いに電気的に絶縁するゲート誘電体層と、
をさらに備える、請求項1に記載の半導体構造体。 - 前記ゲート領域がリシリコンからなる、請求項2に記載の半導体構造体。
- 前記埋め込みバリア領域が二酸化シリコンからなる、請求項1に記載の半導体構造体。
- 前記第1及び第2のソース/ドレイン領域が高濃度ドープされる、請求項1に記載の半導体構造体。
- 前記埋め込みウェル領域が高濃度ドープされる、請求項1に記載の半導体構造体。
- 半導体構造体を形成するための方法であって、
(a)上面がマンドレル層で覆われた半導体基板を準備するステップと、
(b)前記マンドレル層を貫通して前記基板内までトレンチをエッチングするステップと、
(c)前記トレンチの側壁上に、前記基板及び前記マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、
(d)前記トレンチ内に、埋め込みウェル領域とその上のチャネル領域とを形成するステップと、
(e)第1及び第2のソース/ドレイン領域を形成するステップと、
を含み、
前記チャネル領域が、前記第1及び第2のソース/ドレイン領域の間に配置され、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間、及び、該埋め込みウェル領域と前記第2のソース/ドレイン領域との間に配置されるようにする、
方法。 - 前記埋め込みウェル領域が高濃度ドープされる、請求項7に記載の方法。
- 前記埋め込みバリア領域が、(1)前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間の接合キャパシタンス、及び(2)該埋め込みウェル領域と前記第2のソース/ドレイン領域との間の接合キャパシタンスを本質的に除去するようにする、請求項7に記載の方法。
- 前記埋め込みバリア領域が、(1)前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間のリーク電流、及び(2)該埋め込みウェル領域と前記第2のソース/ドレイン領域との間のリーク電流を本質的に除去するようにする、請求項7に記載の方法。
- 前記埋め込みバリア領域を形成する前記ステップは、
前記トレンチの側壁及び底壁上に、前記基板及び前記マンドレル層の両方と物理的に直接接するように埋め込みバリア層を堆積させるステップと、
前記埋め込みバリア層から前記埋め込みバリア領域を形成するために、前記トレンチの前記底壁において該埋め込みバリア層の一部をエッチングして取り除くステップと、
を含む、請求項7に記載の方法。 - 前記埋め込みバリア領域が二酸化シリコンからなる、請求項7に記載の方法。
- 前記埋め込みウェル領域及び前記チャネル領域を形成する前記ステップは、
ゲート下領域を形成して前記埋め込みバリア領域が前記ゲート下領域内に完全に埋め込まれるようにするために、半導体材料を前記トレンチ内に堆積させるステップと、
前記埋め込みバリア領域によって囲まれる前記ゲート下領域の一部をドープするステップと、
を含み、
前記ゲート下領域のドープされた部分によって前記埋め込みウェル領域を構成し、
前記埋め込みウェル領域上の前記ゲート下領域のドープされていない部分によって前記チャネル領域を構成する、
請求項7に記載の方法。 - 前記半導体材料は、シリコンをエピタキシャル成長させることによって前記トレンチ内に堆積する、請求項13に記載の方法。
- 前記ゲート下領域の前記ドープされた部分はイオン注入によってドープされる、請求項13に記載の方法。
- 前記チャネル領域の上にゲート誘電体層を形成するステップと、
第1及び第2のソース/ドレイン領域を形成する前記ステップの前に、前記ゲート誘電体層の上にゲート領域を形成するステップと、
をさらに含み、
前記ゲート領域が前記ゲート誘電体層によって前記チャネル領域から電気的に絶縁される、
請求項7に記載の方法。 - 半導体構造体を形成するための方法であって、
(a)上面がマンドレル層で覆われた半導体基板を準備するステップと、
(b)前記マンドレル層を貫通して前記基板内までトレンチをエッチングするステップと、
(c)前記トレンチの側壁上に、前記基板及び前記マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、
(d)ゲート下領域を形成して前記埋め込みバリア領域が前記ゲート下領域内に完全に埋め込まれるようにするために、半導体材料を前記トレンチ内に堆積させるステップと、
(e)前記トレンチの側壁上にゲート・スペーサ領域を形成するステップと、
(f)前記ゲート下領域のドープされた部分が埋め込みウェル領域を構成し、前記埋め込みウェル領域上の該ゲート下領域のドープされていない部分がチャネル領域を構成するように、前記埋め込みバリア領域によって囲まれる該ゲート下領域の一部を前記トレンチを介してドープするステップと、
(g)前記チャネル領域の上にゲート誘電体層を形成するステップと、
(h)前記ゲート誘電体層の上に、該ゲート誘電体層によって前記チャネル領域から電気的に絶縁されるゲート領域を形成するステップと、
(i)第1及び第2のソース/ドレイン領域を前記基板内に形成するステップと、
を含み、
前記チャネル領域が、前記第1及び第2のソース/ドレイン領域の間に配置され、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間、及び、該埋め込みウェル領域と前記第2のソース/ドレイン領域との間に配置され、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間のリーク電流、及び該埋め込みウェル領域と前記第2のソース/ドレイン領域との間のリーク電流を防止するようにする、
方法。 - 前記埋め込みバリア領域を形成する前記ステップは、
前記トレンチの側壁及び底壁上に、前記基板及び前記マンドレル層の両方と物理的に直接接するように埋め込みバリア層を堆積させるステップと、
前記埋め込みバリア層から前記埋め込みバリア領域を形成するために、前記トレンチの前記底壁において該埋め込みバリア層の一部をエッチングして取り除くステップと、
を含む、請求項17に記載の方法。 - 前記埋め込みバリア領域が二酸化シリコンからなる、請求項18に記載の方法。
- 前記ゲート・スペーサ領域を形成する前記ステップは、
前記トレンチの側壁及び底壁上にゲート・スペーサ層を形成するステップと、
前記ゲート・スペーサ層から前記ゲート・スペーサ領域を形成するために、前記トレンチの前記底壁上における前記ゲート・スペーサ層の一部を除去するステップと、
を含む、請求項17に記載の方法。 - 半導体構造体を形成するための方法であって、
(a)上面がマンドレル層で覆われ、(1)上部半導体層、(2)下部半導体層、及び(3)前記上部半導体層と前記下部半導体層との間に挟まれた電気絶縁体層を含むシリコンオンインシュレータ(SOI)基板を準備するステップと、
(b)前記マンドレル層を貫通して前記SOI基板内までトレンチをエッチングし、前記下部半導体層が前記トレンチの底壁において露出されるようにするステップと、
(c)前記トレンチの側壁上に、前記SOI基板及び前記マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、
(d)前記トレンチ内に、埋め込みウェル領域とその上のチャネル領域とを形成するステップと、
(e)第1及び第2のソース/ドレイン領域を形成するステップと、
を含み、
前記チャネル領域が、前記第1及び第2のソース/ドレイン領域の間に配置され、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間、及び、該埋め込みウェル領域と前記第2のソース/ドレイン領域との間に配置されるようにする、
方法。 - 前記埋め込みウェル領域が高濃度ドープされる、請求項21に記載の方法。
- 前記埋め込みバリア領域が、(1)前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間の接合キャパシタンス、及び(2)該埋め込みウェル領域と前記第2のソース/ドレイン領域との間の接合キャパシタンスを本質的に除去するようにする、請求項21に記載の方法。
- 前記埋め込みバリア領域が、(1)前記埋め込みウェル領域と前記第1のソース/ドレイン領域との間のリーク電流、及び(2)該埋め込みウェル領域と前記第2のソース/ドレイン領域との間のリーク電流を本質的に除去するようにする、請求項21に記載の方法。
- 前記埋め込みバリア領域を形成する前記ステップは、
前記トレンチの側壁及び底壁上に、前記基板及び前記マンドレル層の両方と物理的に直接接するように埋め込みバリア層を堆積させるステップと、
前記埋め込みバリア層から前記埋め込みバリア領域を形成するために、前記トレンチの前記底壁において該埋め込みバリア層の一部をエッチングして取り除くステップと、
を含む、請求項21に記載の方法。 - 前記埋め込みバリア領域が二酸化シリコンからなる、請求項21に記載の方法。
- 前記埋め込みウェル領域及び前記チャネル領域を形成する前記ステップは、
ゲート下領域を形成して前記埋め込みバリア領域が前記ゲート下領域内に完全に埋め込まれるようにするために、半導体材料を前記トレンチ内に堆積させるステップと、
前記埋め込みバリア領域によって囲まれる前記ゲート下領域の一部をドープするステップと、
を含み、
前記ゲート下領域のドープされた部分によって前記埋め込みウェル領域を構成し、
前記埋め込みウェル領域上の前記ゲート下領域のドープされていない部分によって前記チャネル領域を構成する、
請求項21に記載の方法。 - 前記半導体材料は、シリコンをエピタキシャル成長させることによって前記トレンチ内に堆積する、請求項27に記載の方法。
- 前記ゲート下領域の前記ドープされた部分はイオン注入によってドープされる、請求項27に記載の方法。
- 前記チャネル領域の上にゲート誘電体層を形成するステップと、
第1及び第2のソース/ドレイン領域を形成する前記ステップの前に、前記ゲート誘電体層の上にゲート領域を形成するステップと、
をさらに含み、
前記ゲート領域は前記ゲート誘電体層によって前記チャネル領域から電気的に絶縁される、
請求項21に記載の方法。
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Cited By (2)
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20090004147A (ko) * | 2007-07-06 | 2009-01-12 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
CN102254824B (zh) * | 2010-05-20 | 2013-10-02 | 中国科学院微电子研究所 | 半导体器件及其形成方法 |
CN102479709B (zh) * | 2010-11-24 | 2015-03-11 | 中芯国际集成电路制造(北京)有限公司 | 晶体管及其制作方法 |
CN102623337B (zh) * | 2011-01-30 | 2014-12-03 | 中芯国际集成电路制造(北京)有限公司 | 晶体管及其制作方法 |
CN102693915B (zh) * | 2011-03-22 | 2015-02-18 | 中芯国际集成电路制造(上海)有限公司 | 一种mos晶体管的制造方法 |
US8629016B1 (en) | 2011-07-26 | 2014-01-14 | Suvolta, Inc. | Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer |
US9070477B1 (en) | 2012-12-12 | 2015-06-30 | Mie Fujitsu Semiconductor Limited | Bit interleaved low voltage static random access memory (SRAM) and related methods |
TW201513300A (zh) | 2013-09-17 | 2015-04-01 | Wave Semiconductor Inc | 基於矽晶絕緣體技術之多臨界電路 |
WO2015152904A1 (en) | 2014-04-01 | 2015-10-08 | Empire Technology Development Llc | Vertical transistor with flashover protection |
US9406750B2 (en) | 2014-11-19 | 2016-08-02 | Empire Technology Development Llc | Output capacitance reduction in power transistors |
US11245020B2 (en) * | 2017-01-04 | 2022-02-08 | International Business Machines Corporation | Gate-all-around field effect transistor having multiple threshold voltages |
CN117529102B (zh) * | 2024-01-03 | 2024-05-14 | 长鑫新桥存储技术有限公司 | 半导体结构及其制备方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62118576A (ja) * | 1985-11-18 | 1987-05-29 | Nec Corp | 半導体装置の製造方法 |
JPH03169080A (ja) * | 1989-11-29 | 1991-07-22 | Nec Corp | 電界効果型トランジスタ |
JPH09321294A (ja) * | 1996-06-03 | 1997-12-12 | Nec Corp | 半導体装置の製造方法 |
JPH1012741A (ja) * | 1996-06-10 | 1998-01-16 | Lg Semicon Co Ltd | Mosfetの構造及びその製造方法 |
JPH118379A (ja) * | 1997-06-16 | 1999-01-12 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH11238883A (ja) * | 1998-02-04 | 1999-08-31 | Lg Semicon Co Ltd | 半導体素子及びその製造方法 |
JPH11330454A (ja) * | 1998-05-06 | 1999-11-30 | Lg Semicon Co Ltd | 半導体デバイス及びその製造方法 |
JP2001203348A (ja) * | 2000-01-18 | 2001-07-27 | Sharp Corp | 半導体装置及びその製造方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4885618A (en) | 1986-03-24 | 1989-12-05 | General Motors Corporation | Insulated gate FET having a buried insulating barrier |
JP2537936B2 (ja) | 1986-04-23 | 1996-09-25 | エイ・ティ・アンド・ティ・コーポレーション | 半導体デバイスの製作プロセス |
US4862232A (en) * | 1986-09-22 | 1989-08-29 | General Motors Corporation | Transistor structure for high temperature logic circuits with insulation around source and drain regions |
US5290714A (en) | 1990-01-12 | 1994-03-01 | Hitachi, Ltd. | Method of forming semiconductor device including a CMOS structure having double-doped channel regions |
US5250829A (en) | 1992-01-09 | 1993-10-05 | International Business Machines Corporation | Double well substrate plate trench DRAM cell array |
KR960008735B1 (en) | 1993-04-29 | 1996-06-29 | Samsung Electronics Co Ltd | Mos transistor and the manufacturing method thereof |
US6001676A (en) | 1995-05-29 | 1999-12-14 | Matsushita Electronics Corporation | Semiconductor integrated circuit apparatus and associated fabrication |
US5598367A (en) | 1995-06-07 | 1997-01-28 | International Business Machines Corporation | Trench EPROM |
US5731619A (en) | 1996-05-22 | 1998-03-24 | International Business Machines Corporation | CMOS structure with FETS having isolated wells with merged depletions and methods of making same |
US5923067A (en) | 1997-04-04 | 1999-07-13 | International Business Machines Corporation | 3-D CMOS-on-SOI ESD structure and method |
US6097242A (en) | 1998-02-26 | 2000-08-01 | Micron Technology, Inc. | Threshold voltage compensation circuits for low voltage and low power CMOS integrated circuits |
DE19853268C2 (de) * | 1998-11-18 | 2002-04-11 | Infineon Technologies Ag | Feldeffektgesteuerter Transistor und Verfahren zu dessen Herstellung |
DE19946201C1 (de) | 1999-09-27 | 2000-12-14 | Infineon Technologies Ag | Anordnung zur Spannungspufferung bei dynamischen Speichern in CMOS-Technologie |
JP2003060199A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
JP4044446B2 (ja) * | 2002-02-19 | 2008-02-06 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
US6664598B1 (en) | 2002-09-05 | 2003-12-16 | International Business Machines Corporation | Polysilicon back-gated SOI MOSFET for dynamic threshold voltage control |
US6867433B2 (en) * | 2003-04-30 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors |
-
2004
- 2004-09-20 US US10/711,450 patent/US7271453B2/en not_active Expired - Fee Related
-
2005
- 2005-09-02 CN CNB2005100998038A patent/CN100448026C/zh active Active
- 2005-09-06 JP JP2005257269A patent/JP5116224B2/ja not_active Expired - Fee Related
-
2007
- 2007-08-27 US US11/845,244 patent/US7732286B2/en not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62118576A (ja) * | 1985-11-18 | 1987-05-29 | Nec Corp | 半導体装置の製造方法 |
JPH03169080A (ja) * | 1989-11-29 | 1991-07-22 | Nec Corp | 電界効果型トランジスタ |
JPH09321294A (ja) * | 1996-06-03 | 1997-12-12 | Nec Corp | 半導体装置の製造方法 |
JPH1012741A (ja) * | 1996-06-10 | 1998-01-16 | Lg Semicon Co Ltd | Mosfetの構造及びその製造方法 |
JPH118379A (ja) * | 1997-06-16 | 1999-01-12 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH11238883A (ja) * | 1998-02-04 | 1999-08-31 | Lg Semicon Co Ltd | 半導体素子及びその製造方法 |
JPH11330454A (ja) * | 1998-05-06 | 1999-11-30 | Lg Semicon Co Ltd | 半導体デバイス及びその製造方法 |
JP2001203348A (ja) * | 2000-01-18 | 2001-07-27 | Sharp Corp | 半導体装置及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008527692A (ja) * | 2005-01-03 | 2008-07-24 | フリースケール セミコンダクター インコーポレイテッド | リセス型ソース/ドレイン領域をsoiウェハに含む半導体形成プロセス |
JP2012227509A (ja) * | 2011-04-05 | 2012-11-15 | Fujitsu Semiconductor Ltd | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN1753188A (zh) | 2006-03-29 |
US7732286B2 (en) | 2010-06-08 |
US7271453B2 (en) | 2007-09-18 |
US20070293010A1 (en) | 2007-12-20 |
CN100448026C (zh) | 2008-12-31 |
US20060060918A1 (en) | 2006-03-23 |
JP5116224B2 (ja) | 2013-01-09 |
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