KR20050050909A - Ｓｏｉ 반도체 소자의 제조 방법 - Google Patents

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Abstract

SOI 반도체 소자의 제조 방법에 관한 본 발명은, 벌크 실리콘 기판 상에 베리드 옥사이드층을 형성하는 제1단계와, 상기 베리드옥사이드층의 일정 부위를 식각 공정을 통해 제거함으로써 트렌치를 형성하는 제2단계와, 상기 제2단계의 결과물 상에 단결정 실리콘층을 형성하는 제3단계와, 상기 제3단계의 결과물 상에 산화막을 증착하는 제4단계와, 상기 실리콘 산화막 상에 평탄화 방지막으로 이용되는 질화막을 증착하는 제5단계와, 상기 질화막 및 산화막과 단결정 실리콘층을 식각공정을 통해 연속 식각한 후 소자분리막을 형성하여 필드영역 및 활성 영역을 정의하는 제6단계와, 상기 제6단계의 결과물 전면을 평탄화 한 후, 상기 질화막 및 산화막을 식각하는 제7단계를 포함하여 이루어진다.
상기와 같은 본 발명은 SOI 형태의 반도체 소자를 벌크 실리콘 기판 상에 구현함으로써, 종래 SOI 기판의 높은 단가 및 기판 결함 문제를 해결하면서 종래의 SOI 기판을 이용한 반도체 소자를 제조할 시에 얻을 수 있었던 장점을 동일하게 가질 수 있는 효과가 있다.

Description

ＳＯＩ 반도체 소자의 제조 방법{Method for Forming Semiconductor Device by Silicon On Insulator}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세히는 벌크 실리콘 기판 상에 형성된 절연막을 패터닝한 후 선택적 에피택셜 성장법을 이용하여 채널을 형성함으로써 SOI(Silicon On Insulator) 반도체 소자를 벌크 실리콘 기판상에 구현할 수 있도록 하는 SOI 반도체 소자의 제조 방법을 제공한다.
현재 반도체 산업에서 일반적으로 이용하고 있는 MOS(Metal Oxide Semiconductor)형 FET(Field Effect Transistor)의 경우, 벌크 실리콘 기판 상에 형성되고 있다. 그러나 반도체 소자의 고속동작화와 고집적화를 위한 채널 길이의 감소에 따른 여러가지 문제점이 있어 이를 제거하기 위한 노력의 일환으로 최근 절연층(Insulator Layer) 위에 단결정 실리콘층(Single Crystal Silicon Layer)을 형성하고 상기 실리콘층 상에 단위소자를 집적하는 SOI(Silicon On Insulator) 기술이 주목받고 있다.
이는 상기 기술을 적용하여 제조된 반도체 소자(예컨대, SOI)의 경우, 벌크 실리콘 기판 상에 구현된 반도체 소자, 예를들어 MOS(Meatl Oxide Semiconductor) FET 소자에 비해서 실리콘 기판과 상층부의 단위 소자가 베리드 옥사이드층에 의해 완전히 분리되는 구조를 가지므로, 전력 소모를 줄일 수 있고, 소자 구동시 벌크 소자(Bulk Device)와는 달리 정션 커패시턴스(Junction Capacitance)를 감소시켜 스피드 향상을 이룰 수 있게 될 뿐 아니라 기생 BJT(Bipolar Junction Transisor)에 의한 래치 업(Latch Up) 현상을 막을 수 있기 때문이다.
또한, MOSFET 형성을 위한 고에너지 주입에 의한 웰 형성공정을 진행하지 않아도 되고, 콘택트 오버랩 스페이싱(contact overlap spacing)을 최소화할 수 있으며, 우주선(Cosmic Ray)이나 알파 파티클에 의한 소프트 에러(soft error)를 최소화 할 수 있고, Subthreshold Slope를 최소화하여 반도체 소자의 스위칭 속도를 개선할 수 있을 뿐만 아니라 정션 디플리션(junction depletion) 영역을 최소화하여 정션 리키지(leakage)를 대폭 줄일 수 있다. 더불어 기존의 벌크 실리콘 기판을 이용한 반도체 소자의 제조에 이용되던 장비나 프로세스를 이용할 수 있고, 베리드옥사이드층 아래의 벌크 실리콘 기판 농도를 낮춰 유동성(mobility)을 향상시킬 수 있으며, 이것에 의해 트랜지스터의 포화전류값을 증가시킬 수 있을 뿐만 아니라 정션 스파이킹 현상을 근복적으로 제거할 수 있어 소자의 신뢰성 저하를 방지할 수 있는 등의 여러가지 장점이 있기 때문이다.
그러나, 이러한 SOI 기판의 제조는 그 제조 방법이 다소 복잡하기 때문에 그 제조 단가가 기존의 벌크 실리콘 기판에 비해 훨씬 비쌀 뿐만 아니라, 벌크 실리콘 기판에 비해서 기판의 결정 결함이 있는 등의 다소 큰 문제점을 가지고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 기존의 벌크 실리콘 기판 상에 형성된 절연막을 패터닝한 후 선택적 에피택셜 성장법으로 채널을 형성하고 SOI 반도체 소자를 벌크 실리콘 기판 상에 구현하는 방법을 이용함으로써, 값비싼 종래의 SOI 기판을 사용하지 않고도 SOI 기판 상에 형성되는 반도체 소자의 장점을 가지면서, 매우 저렴한 가격으로 제작할 수 있는 SOI 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 벌크 실리콘 기판 상에 베리드 옥사이드층을 형성하는 제1단계와, 상기 베리드옥사이드층의 일정부위를 식각 공정을 통해 제거함으로써 트렌치를 형성하는 제2단계와, 상기 제2단계의 결과물 상에 단결정 실리콘층을 형성하는 제3단계와, 상기 제3단계의 결과물 상에 산화막을 증착하는 제4단계와, 상기 실리콘 산화막 상에 평탄화 방지막으로 이용되는 질화막을 증착하는 제5단계와, 상기 질화막 및 산화막과 단결정 실리콘층을 식각공정을 통해 연속 식각한 후, 소자분리막을 형성하여 필드영역 및 활성 영역을 정의하는 제6단계와, 상기 제6단계의 결과물 전면을 평탄화 한 후, 상기 질화막 및 산화막을 식각하는 제7단계를 포함하여 이루어지는 SOI 반도체 소자의 제조 방법을 제공한다.
또한, 본 발명은 제7단계의 결과물의 상기 활성 영역 상에 게이트전극을 형성하는 단계와, 상기 게이트전극 측벽에 게이트 스페이서를 형성하는 단계와, 상기 스페이서의 양 측면의 벌크 실리콘 기판에 소오스/드레인을 형성하는 단계를 더 포함하여 이루어지는 SOI 반도체 소자의 제조 방법을 제공할 수 있다.
그리고 상기 목적을 실현하기 위한 본 발명은, 상기 베리드옥사이드층의 일정부위를 제거하여 트렌치를 형성하는 공정에 의하여 형성된 트렌치 측벽에 절연막 스페이서를 형성하는 공정을 더 포함하는 것을 특징으로 하는 SOI 반도체 소자의 제조 방법을 제공한다.
본 발명의 SOI 반도체 소자의 제조 방법에서, 상기 베리드옥사이드층은 고온산화막 또는 HDP USG(High Density Plasma Undoped Silicon Glass)으로 형성하는 것을 특징으로 하고, 상기 단결정 실리콘층은 선택적 에피텍셜 성장법을 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 소자분리막은 상기 베리드옥사이드층 아래의 벌크 실리콘 기판 표면까지 식각하여 형성하거나 상기 베리드옥사이드층의 중간부분까지 식각하여 형성하는 것을 특징으로 하며, 본 발명의 상기 소자분리막은 STI 공정을 이용하거나 LOCOS 공정을 이용하여 형성되는 것을 특징으로 한다.
이하, 본 발명의 바람직한 일 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 1a 내지 도 1f는 본 발명에 일 실시예에 따른 MOS(Metal Oxide Semiconductor)FET(Field Effect Transistor) SOI 반도체 소자의 제조 방법을 나타내기 위한 공정 단면도들이다.
먼저 도 1a에서 보는 바와 같이, 벌크 실리콘 기판(100) 상에 베리드 옥사이드층(110)을 형성하기 위해, 고온산화막 또는 HDP USG(High Density Plasma Undoped Silicon Glass) 등의 절연막을 증착하고, 식각공정을 진행하여 베리드옥사이드층(110)의 일정 부위를 제거함으로써 트렌치(115)를 형성한다.
다음으로 도 1b에서 보는 바와 같이, 선택적 에피택셜 성장법(SEG:Selective Epitaxial Growth)을 이용하여, 상기 과정을 통해 노출된 벌크 실리콘 기판(100)을 Seed로 하여 단결정 실리콘층(130)을 형성시킨다.
이 때, 선택적 에피택셜 성장법(SEG)으로 실리콘 단결정을 성장시킬 수 있기 때문에 성장된 단결정 실리콘층(130)의 두께를 실리콘(Si) 원자의 수준으로 균일하게 성장시킬 수 있게 된다.
이어서 도 1c에서 보는 바와 같이, 소자분리막(200) 형성을 위한 산화막(150)을 증착시키고, 식각 및 평탄화 공정시 평탄화(CMP) 방지막으로 이용되는 질화막(160)을 증착시킨 후, 소자분리막(200)이 형성될 지역의 상기 질화막(160) 및 상기 산화막(150)과 상기 단결정 실리콘층(130)을 연속적으로 식각한다.
계속하여 도 1d에서 보는 바와 같이, 상기 소자분리막(200)을 형성하여 필드 영역(F) 및 활성영역(A)을 형성하고, 질화막(160)을 연마 정지막으로 하여 화학적 기계적 평탄화(CMP:Chemical Mechanical Polishing) 공정을 진행한다.
이 때, 상기 소자분리막(200)의 형성은 STI(Shallow Trench Isolation) 공정을 이용할 수도 있고, LOCOS(Local Oxidation of Silicon) 공정을 이용하여 이루어질 수도 있다.
그리고, 도 1e에서 보는 바와 같이, 활성영역(A) 상부면의 남아있는 질화막(160) 및 산화막(150)을 식각공정을 통해 제거 한다.
도 1f는 절연막 상에 형성된 실리콘층 위에 MOS(Metal Oxide Semiconductor) FET(Field Effect Transistor) 소자가 형성된 단면도이다.
상기 MOSFET 소자의 형성은 일반적인 MOSFET 소자의 형성 방법에 따라, 단결정 실리콘층(130)상의 활성영역(A)에 채널(231) 이온을 주입한 후, 상기 단결정 실리콘층(130)상에 열 산화 공정으로 게이트 산화막(170)을 성장시킨다. 그리고, 상기 게이트 산화막(170) 상에 게이트 전도막(210), 산화막(미도시)과 감광막(미도시)을 차례로 형성한다.
이후, 상기 감광막(미도시)을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막(미도시)을 마스크로 이용하여 상기 산화막(미도시)을 선택적으로 식각한다. 여기서 상기 선택적으로 식각된 산화막(미도시)으로 게이트 절연막을 형성한다.
그리고 상기 감광막(미도시)을 제거하고 상기 선택적으로 식각된 산화막(미도시)을 마스크로 상기 게이트 전도막(210)을 선택적으로 식각한 다음, 상기 산화막(미도시)을 제거한다. 여기서 상기 선택적으로 식각된 게이트 전도막(210)으로 게이트 전극을 형성한 이후, 상기 선택적으로 식각된 게이트 전도막(210)을 마스크로 이용하여 전면에 불순물 이온의 주입 및 드라이브 인 확산 하므로 상기 단결정 실리콘층(130) 표면 내의 게이트 전극 양측에 소오스/드레인(230)을 형성함으로써 MOSFET이 형성된다.
한편, 도2a 내지 도2c는 본 발명의 다른 실시예에 따른 SOI 반도체 소자의 제조 방법을 나타낸 공정순서도이다. 이를 참조하면, 본 발명의 다른 실시예는 상기 베리드옥사이드층(310)의 일정 부위를 제거하여 트렌치(315)를 형성하는 공정 이후에 트렌치(315) 측벽에 절연막 스페이서(340)를 형성하는 공정을 더 포함함으로써 소자분리막(200)의 높이를 조절 할 수 있다.
먼저, 도 2a에 도시된 바와 같이, 벌크 실리콘 기판(300) 상에 베리드옥사이드층(310)을 형성하기 위해 고온산화막 또는 HDP USG(High Density Plasma Undoped Silicon Glass) 등의 절연막을 증착하고, 반도체 소자의 필드영역(F)을 형성하기 위해 식각공정을 진행하여 베리드옥사이드층(310)의 일부를 제거함으로써 트렌치(315)를 형성한다.
이어서, 도 2b에서 보는 바와 같이, 상기 트렌치(315) 측벽에 절연막 스페이서(340)를 형성한다.
이와 같이 절연막 스페이서(340)를 형성함으로써 이어서 형성될 소자분리막의 높이를 높게 하여 식각공정으로부터 상기 베리드옥사이드층(310)을 완벽하게 보호할 수 있다.
다음으로 도 2c에서 보는 바와 같이, 선택적 에피택셜 성장법(SEG:Selective Epitaxial Growth)을 이용하여, 상기 과정을 통해 노출된 벌크 실리콘 기판(300)을 Seed로 하여 단결정 실리콘층(330)을 형성시킨다. 이 때, 선택적 에피택셜 성장법(SEG)으로 실리콘 단결정을 성장시킬 수 있기 때문에 성장된 실리콘층의 두께를 실리콘(Si) 원자의 수준으로 균일하게 성장시킬 수 있게 된다.
이후에 따르는 다른 공정은 본 발명의 일 실시예와 동일하므로 생략한다.
이로써, MOSFET 소자의 활성영역(A) 아래에 완벽한 절연층이 존재하는 구조의 SOI 반도체 소자를 값싼 벌크 실리콘 기판(100,300) 상에 제조 할 수 있다.
또한, SOI 반도체 소자의 제조 방법에 관한 본 발명은 MOSFET 소자 이외의 반도체 소자 제조시에 이용될 수 있다.
상기와 같은 본 발명의 SOI 반도체 소자의 제조 방법을 따르면, 기존의 값싼 벌크 실리콘 기판을 이용하여 SOI 형태의 반도체 기판 구조를 형성할 수 있게 되므로 앞서 종래기술에서 설명한 SOI 기판 상에 형성되는 반도체 소자의 장점을 유지할 수 있으며 선택적 에피택셜 성장법으로 트랜지스터의 채널이 형성될 수 있기 때문에 SOI 기판의 비싼 단가 및 기판의 결정 결함 문제를 해결할 수 있는 이점이 있다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 SOI 반도체 소자의 제조 방법을 나타낸 공정단면도들
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 SOI 반도체 소자의 제조 방법을 나타낸 공정단면도들
- 도면의 주요부분에 대한 부호의 설명 -
100, 300 : 벌크 실리콘 기판 110, 310 : 베리드옥사이드층
115, 315 : 트렌치 130, 330 : 단결정 실리콘층
150 : 산화막 160 : 질화막
170 : 게이트 산화막 200 : 소자분리막
A : 활성영역 F : 필드영역
210 : 게이트 전도막 220 : 게이트 스페이서
230 : 소오스/드레인

Claims (7)

  1. 벌크 실리콘 기판 상에 베리드 옥사이드층을 형성하는 제1단계와,
    상기 베리드옥사이드층의 일정 부위를 식각 공정을 통해 제거함으로써 트렌치를 형성하는 제2단계와,
    상기 제2단계의 결과물 상에 단결정 실리콘층을 형성하는 제3단계와,
    상기 제3단계의 결과물 상에 산화막을 증착하는 제4단계와,
    상기 실리콘 산화막 상에 평탄화 방지막으로 이용되는 질화막을 증착하는 제5단계와,
    상기 질화막 및 산화막과 단결정 실리콘층을 식각공정을 통해 연속 식각한 후, 소자분리막을 형성하여 필드영역 및 활성 영역을 정의하는 제6단계와,
    상기 제6단계의 결과물 전면을 평탄화 한 후, 상기 질화막 및 산화막을 식각하는 제7단계
    를 포함하여 이루어지는 SOI 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제7단계 결과물의 활성 영역 상에 게이트전극을 형성하는 단계와,
    상기 게이트전극 측벽에 게이트 스페이서를 형성하는 단계와,
    상기 게이트 스페이서 양 측면의 벌크 실리콘 기판에 소오스/드레인을 형성하는 단계
    를 더 포함하여 이루어지는 SOI 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제2단계와 제3단계 사이에, 상기 트렌치 측벽에 절연막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI 반도체 소자의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 베리드 옥사이드층은 고온산화막 또는 HDP USG(High Density Plasma Undoped Silicon Glass)으로 형성하는 것을 특징으로 하는 SOI 반도체 소자의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 단결정 실리콘층은 선택적 에피텍셜 성장법을 이용하여 형성하는 것을 특징으로 하는 SOI 반도체 소자의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 소자분리막은 상기 베리드옥사이드층 아래의 벌크 실리콘 기판 표면까지 식각하여 형성하거나, 상기 베리드옥사이드층의 중간부분까지 식각하여 형성하는 것을 특징으로 하는 SOI 반도체 소자의 제조 방법.
  7. 제1항 또는 제2항에 있어서, 상기 소자분리막은 STI 공정을 이용하거나 LOCOS 공정을 이용하여 형성하는 것을 특징으로 하는 SOI 반도체 소자의 제조 방법.
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