KR100335131B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 더블 폴리 캐패시터 구조를 이용한 믹스 시그널(Mixed-Signal) 회로 제조 공정시의 불량을 개선하기 위한 반도체 소자의 제조 방법에 관한 것으로, 활성영역과 격리영역이 정의된 반도체 기판의 격리영역내에 제 1 트렌치를 형성하여 상기 제 1 트렌치내에 소자 격리막을 형성하는 단계; 상기 소자 격리막을 부분 식각하여 소자 격리막 내에 제 2 트렌치를 형성한 후 상기 반도체 기판과 동일한 높이로 상기 제 2 트렌치 내부에 제 1 도전체막과 유전체막을 차례로 형성하는 단계; 상기 반도체 기판의 활성영역상에 게이트 산화막을 형성하는 단계; 그리고 상기 게이트 산화막과 유전체막상에 각각 게이트 전극 및 제 2 도전체막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 더블 폴리 캐패시터 구조를 이용한 믹스 시그널(Mixed-Signal) 회로 제조 공정시의 불량을 개선하기 위한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 종류에는 여러 가지가 있으며 이 반도체 소자 내에 형성되는 트랜지스터 및 캐패시터등을 구성하는 방법에도 여러 가지가 있다.
그 중에서도 반도체 기판상에 산화막을 입혀 전계효과를 내도록 하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 많이 사용하고 있는데 상기 MOSFET는 반도체 기판상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 FET(Field Effect Transistor)로 접합형과 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 간단하고, 소자간의 분리가 필요 없는 장점을 지니고 있어서 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 소자이다.
MOSFET에서 아날로그 신호를 디지털 신호로 변화시켜야 하는 옵션 프로세스가 적용되는 경우에 트랜지스터를 형성하면서 동시에 커패시터를 형성하기 위한 구조로 더블 폴리 캐패시터 구조가 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조 방법에 관하여 설명하면 다음과 같다.
도 1a 내지 1e는 종래의 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 활성영역과 격리영역으로 정의된 반도체 기판(101)의 격리영역에 트렌치(Trench)를 형성한 후 상기 트렌치 내부에 절연물질을 형성하여 소자간의 격리를 위한 STI(Shallow Trench Isolation)막(102)을 형성한다.
이어, 상기 반도체 기판(101)상의 활성영역상에는 버퍼 산화막(103)을 형성하고, 반도체 기판(101)의 전면에 캐패시터용 제 1 폴리실리콘막(104) 형성 및 도핑공정을 실시한 후 상기 제 1 폴리실리콘막(104)상에 유전체막(105)을 형성한다.
이 때, 상기 유전체막(105)은 ONO(Oxide-Nitride-Oxide)막을 사용한다.
상기 유전체막(105)상에 제 1 포토레지스트(106)를 도포한 후 노광 및 현상공정을 통하여 패터닝한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(106)를 마스크로 상기 유전체막(105), 제 1 폴리실리콘막(104)을 선택적으로 제거하여 격리영역상의 일정영역에만 남겨 유전체막 패턴(105a), 제 1 폴리실리콘막 패턴(104a)을 형성한다.
도 1c에 도시한 바와 같이, 상기 반도체 기판(101)의 활성영역상에 트랜지스터의 문턱전압 조절을 위한 이온 주입을 실시한 후 상기 제 1 포토레지스트(106) 및 버퍼산화막(103)을 제거한다.
이어, 반도체 기판(101)의 활성영역상에 게이트산화막(107)을 형성하고, 상기 반도체 기판(101) 전면에 게이트용 제 2 폴리실리콘막(108)을 형성한다.
상기 제 2 폴리실리콘막(108)상에 제 2 포토레지스트(109)를 도포하여 노광 및 현상공정을 거쳐 패터닝을 한다.
도 1d에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(109)를 마스크로 제 2 폴리실리콘막(108)을 선택적으로 제거하여 상기 활성영역과 격리 영역상에 각각 게이트전극(108a) 및 제 2 폴리실리콘막 패턴(108b)을 형성한다.
이 때, 반도체 기판(101)의 활성영역과 격리영역간의 구조차이로 인한 단차로 상기 제 1 폴리실리콘막 패턴(104a)의 측면에 제 2 폴리실리콘막(108)이 완전히 제거되지 않고 기생적으로 제 1 폴리실리콘막 패턴(104a)의 측벽(Side wall)(108b)처럼 남아있게 된다.
도 1e에 도시한 바와 같이, 상기 제 2 포토레지스트(109)를 제거한 후 전면에 절연막을 형성하여 게이트 전극(108a)과 제 2 폴리실리콘막 패턴(104a)의 양측면에 절연막측벽(110a,110b)을 형성한다.
이어, 상기 활성영역상부의 게이트(108a) 및 절연막측벽(110a)을 마스크로 LDD(Lightly Doped Drain) 공정을 실시하여 불순물 영역인 소오스/드레인 영역(111)을 형성한다.
그리하여 반도체 기판의 활성영역상에는 트랜지스터가 형성되고, 격리영역상에는 캐패시터가 형성되어 더블 폴리 캐패시터 구조를 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조 방법에 있어서 다음과 같은 문제점이 있다.
첫째, 캐패시터용 제 1 폴리실리콘막 형성 및 도핑 공정시에 활성영역으로 도핑 불순물이 확산되면 이로 인한 소자의 특성이 변할 수 있다.
둘째, 버퍼산화막의 제거과정에서 STI막의 손실이 함께 발생하는데 이 때 특히 활성영역과 STI막 경계부위에서 과다하게 산화막의 손실이 발생하면 심각한 소자 격리 특성의 열화를 가져올 수 있다.
셋째, 게이트 형성을 위한 제 2 폴리실리콘막 식각후 제 1 폴리실리콘막의 측면에 제 2 폴리실리콘막이 완전히 제거되지 않고 기생적으로(도 1d에서 108b) 남아있어 이것으로 인해 캐패시터의 특성이 변화될 수 있다.
넷째, 활성영역과 격리영역의 하부 구조차이로 인해 게이트 폴리 간에 단차가 발생하여 게이트 CD차가 발생하여 후속 공정 진행시 불량 발생 및 제품 수율 저하가 유발될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 더블 폴리 캐패시터 구조를 이용한 믹스 시그널(Mixed-signal) 회로 제조 공정시 게이트 형성 전에 활성영역과 격리영역간의 하부구조로 인한 단차를 최대한 줄여 소자의 불량을 개선하기 위한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 1e는 종래의 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도
도 2a 내지 2g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호 설명
201 : 반도체 기판 202 : STI막
203 : 버퍼산화막 204 : 질화막
204a : 질화막 패턴 205 : 제 1 포토레지스트
206 : 제 1 폴리실리콘막 206a : 제 1 폴리실리콘막 패턴
207 : 유전체막 207a : 유전체막패턴
208 : CVD 산화막 209 : 게이트산화막
210 : 제 2 폴리실리콘막 210a : 게이트전극
210b : 제 2 폴리실리콘막 패턴 211 : 제 2 포토레지스트
212a,212b : 절연막측벽 213 : 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 형성 방법은 활성영역과 격리영역이 정의된 반도체 기판의 격리영역내에 제 1 트렌치를 형성하여 상기 제 1 트렌치에 소자 격리막을 형성하는 단계와, 상기 소자 격리막을 부분 식각하여 소자 격리막 내에 제 2 트렌치를 형성한 후 상기 반도체 기판과 동일한 높이로 상기 제 2 트렌치 내부에 제 1 도전체막과 유전체막을 차례로 형성하는 단계와, 상기 반도체 기판의 활성영역상에 게이트산화막을 형성하는 단계와, 상기 게이트산화막과 유전체막상에 각각 게이트 전극 및 제 2 도전체막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 형성 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 2g는 본 발명에 의한 반도체 소자의 형성 방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 활성영역과 격리영역이 정의된 반도체 기판(201)의 격리영역에 STI(Shallow Trench Isolation) 공정을 통해 소자격리막인 STI막(202)을 형성한다.
상기 STI공정은 단일 반도체 기판에 형성된 트랜지스터 및 커패시터와 같은 다수의 개별소자를 격리하기 위한 격리기술 중의 하나로 먼저 격리영역의 기판내에 제 1 트렌치를 형성한 후, 상기 제 1 트렌치를 채울 수 있도록 산화막을 두껍게 증착하고 반도체 기판과 동일하게 평탄화하여 격리구조를 형성하는 공정이다.
먼저, STI막을 형성하기 위해서 반도체 기판(201) 내에 산화막(도시되지 않음), 질화막(도시되지 않음)을 차례로 형성하여 상기 질화막상에 포토레지스트를 도포한 후 사진 식각 공정을 통해 활성영역 및 격리영역을 정의하고, 상기 반도체 기판(201)의 격리영역이 노출되도록 상기 질화막, 상기 산화막을 선택적으로 제거하여 질화막 패턴, 산화막 패턴을 형성한다.
상기 질화막 패턴을 마스크로 반도체 기판(201)내의 격리영역에 반도체 기판(201)을 일정부분 제거하여 제 1 트렌치를 형성한다.
상기 제 1 트렌치를 포함한 반도체 기판(201) 전면에 절연물질인 HDP(High Density Plasma)를 형성한 후 CMP 공정을 통해 평탄화하여 반도체 기판(201)의 트렌치 내부에 소자 격리를 위한 소자 격리막인 STI막(202)을 형성한다.
이어, 상기 반도체 기판(201)상에 버퍼산화막(203), 질화막(204)을 차례로 형성한다.
도 2b에 도시한 바와 같이, 상기 질화막(204)상에 제 1 포토레지스트(205)를 도포한 후 노광 및 현상 공정을 통해 패터닝한다.
상기 패터닝된 제 1 포토레지스트(205)를 마스크로 상기 질화막(204), STI막(202)을 선택적으로 제거하여 질화막 패턴(204a)을 형성하고, STI막(202)내에는 제 2 트렌치(202a)를 형성한다.
이 때, 상기 제 2 트렌치(202a)는 상기 STI막(202)을 식각공정을 통해 적정 두께만을 제거하여 형성한다.
상기 질화막 패턴(204a)은 이후 공정 진행 중에 활성영역으로의 불순물 확산을 막는 블록킹(Blocking) 마스크의 역할을 한다.
도 2c에 도시한 바와 같이, 상기 제 1 포토레지스트(205)를 제거한 후, 반도체 기판(201) 전면에 캐패시터용 제 1 폴리실리콘막(206) 형성 및 도핑공정을 진행한다.
이어, 상기 제 1 폴리실리콘막(206)상에 유전체막(207)을 형성하고, 상기 유전체막(207)상에 후속공정인 CMP(Chemical Mechanical Polishing)공정을 위해 버퍼용 CVD(Chemical Vapor Deposition) 산화막(208)을 형성한다.
이 때, 이후 공정인 CMP공정을 거쳐 상기 버퍼용 CVD 산화막(208)을 제거하여 평탄화시켰을 때 상기 제 1 폴리실리콘막(206), 유전체막(207)이 제 2 트렌치(202a) 내부에 남아있고 상기 버퍼산화막(203)의 표면과 거의 같은 높이가 될 수 있도록 상기 제 1 폴리실리콘막(206), 유전체막(207)의 두께를 적당히 조절하여 형성한다.
여기서, 상기 유전체막(207)은 ONO(Oxide-Nitride-Oxide)막을 사용한다.
도 2d에 도시한 바와 같이, 상기 버퍼산화막(203)을 앤드포인트(Endpoint)로 하여 CMP 공정을 실시하여 상기 버퍼용 CVD 산화막(208), 유전체막(207), 제 1 폴리실리콘막(206)을 순차적으로 제거한다.
이 때, 격리영역인 상기 STI막(202) 내부에만 상기 제 1 폴리실리콘막(206), 유전체막(207)이 남도록 평탄화시켜 제 1 폴리실리콘막 패턴(206a), 유전체막 패턴(207a)을 형성한다.
이어, 사진 식각 공정을 통해 격리영역만 마스킹(Masking)하여 상기 활성영역상의 버퍼산화막(203)을 제거한 후 활성영역의 반도체 기판(201)상에 게이트 산화막(209)을 형성한다..
도 2e에 도시한 바와 같이, 상기 반도체 기판(201) 전면에 게이트용 제 2 폴리실리콘막(210)을 형성한 후 상기 제 2 폴리실리콘막(210)상에 제 2 포토레지스트(211)를 도포하고, 노광 및 현상공정을 통해 패터닝하여 게이트 영역을 정의한다.
도 2f에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(211)를 마스크로 제 2 폴리실리콘막(210)을 선택적으로 제거하여 활성영역과 격리영역 상부에 각각 게이트전극(210a) 및 제 2 폴리실리콘막 패턴(210b)을 형성한다.
도 2g에 도시한 바와 같이, 상기 제 2 포토레지스트(211)를 제거한 후 상기 반도체 기판(201) 전면에 절연막을 형성하여 상기 게이트전극(210a) 및 제 2 폴리실리콘막 패턴(210b)의 양측면에 절연막측벽(212a, 212a)을 형성한다.
이어, 제 3 포토레지스트(도시되지 않음)를 격리영역에만 형성하여 격리영역만을 마스킹 한 후, 활성영역상부에만 상기 게이트전극(210a) 및 절연막측벽(212a)을 마스크로 LDD(Lightly Doped Drain) 공정을 실시하여 게이트전극(210a) 양측의 반도체 기판 표면내에 불순물 영역인 소오스/드레인 영역(213)을 형성한다.
그리하여 최종적으로 반도체 기판의 활성영역상에는 트랜지스터가 형성되고, 격리영역상에는 캐패시터가 형성되어 더블 폴리 캐패시터 구조로 구성된 믹스 시그널 회로가 만들어진다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조 방법에 있어서 다음과 같은 효과가 있다.
첫째, 제 1 폴리실리콘막 형성 및 도핑공정 중에 활성영역상의 질화막이 블록킹마스크의 역할을 하여 활성영역으로 불순물이 확산되는 것을 막을 수 있다.
둘째, CMP 공정을 통해 활성영역 및 격리영역의 단차를 최대한으로 감소시킴으로서 트랜지스터와 캐패시터의 전극간의 단차가 발생하지 않아 게이트 CD (Critical Dimension) 차이를 없앨 수 있다.
셋째, 활성영역 및 격리영역의 단차를 최대한 줄임으로서 종래에 제 1 폴리실리콘막의 측면에 제거되지 않고 기생적으로 발생하던 제 2 폴리실리콘막으로 인한 소자 구현 및 후속 공정에서의 불량 발생 요인을 제거함으로서 제품 수율(Yield) 향상에 크게 기여할 수 있다.
Claims (6)
- 활성영역과 격리영역이 정의된 반도체 기판의 격리영역내에 제 1 트렌치를 형성하여 상기 제 1 트렌치내에 소자 격리막을 형성하는 단계;상기 소자 격리막을 부분 식각하여 소자 격리막 내에 제 2 트렌치를 형성한 후 상기 반도체 기판과 동일한 높이로 상기 제 2 트렌치 내부에 제 1 도전체막과 유전체막을 차례로 형성하는 단계;상기 반도체 기판의 활성영역상에 게이트 산화막을 형성하는 단계; 그리고상기 게이트 산화막과 유전체막상에 각각 게이트 전극 및 제 2 도전체막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소자격리막 내부의 제 2 트렌치를 포함한 전면에 제 1 폴리실리콘막, 유전체막을 차례로 형성하고, 상기 유전체막상에 제 2 절연막을 형성한 후 CMP공정을 실시하여 반도체기판과 동일한 높이로 평탄화시켜 제 2 트렌치 내부에 제 1 폴리실리콘막 및 유전체막을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 반도체 기판에 버퍼산화막, 제 1 절연막을 차례로 형성한 후 상기 제 1절연막 및 소자 격리막을 부분식각하여 제 2 트렌치를 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 유전체막은 ONO막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극 및 제 2 도전체막의 양측면에 절연막 측벽을 형성한 후, 상기 게이트 전극 양측의 반도체 기판 표면내에만 불순물 영역을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 제 1 절연막은 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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