KR100372638B1 - 전계효과 트랜지스터 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims description 15
- 238000002955 isolation Methods 0.000 abstract description 13
- 238000000034 method Methods 0.000 abstract description 11
- 230000005669 field effect Effects 0.000 abstract description 10
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 16
- 150000004767 nitrides Chemical class 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 125000001475 halogen functional group Chemical group 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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Abstract
본 발명은 게이트전극 측면에 절연측벽을 형성하지 않고 엘디디를 형성함으로써 게이트전극이 차지하는 면적을 최소화할 수 있는 전계효과 트랜지스터 제조방법에 관한 것이다.
본 발명의 전계효과 트랜지스터 제조방법은 반도체기판 상에 격리를 위한 트렌치를 형성하는 공정과, 트렌치를 매립시키도록 격리막을 형성하는 공정과, 격리막 상에 게이트절연막을 개재시키어 게이트전극을 형성하는 공정과, 게이트전극 양측 하부의 격리막에 엘디디를 형성하는 공정과, 엘디디가 일부 잔류되도록 격리막을 식각함으로써 홈을 형성하는 공정과, 홈의 엘디디 하부에 소오스/드레인을 형성하는 공정을 구비한 것이 특징이다.
따라서, 상기 특징을 갖는 본 발명에서는 게이트전극 측면에 엘디디용 측벽을 별도로 형성하지 않아도 되므로, 공정 절차가 단순해진다.
또한, 본 발명에서는 엘디디용 측벽이 차지하는 면적을 없애 활성영역을 줄일 수 있으므로, 결과적으로 칩크기를 줄일 수 있는 잇점이 있다.
Description
본 발명은 전계효과 트랜지스터 제조방법에 관한 것으로, 특히, 게이트전극 측면에 절연측벽을 형성하지 않고 엘디디(LDD:Lightly Doped Drain)를 형성함으로써 게이트전극이 차지하는 면적을 최소화할 수 있는 전계효과 트랜지스터 제조방법에 관한것이다.
도 1a 내지 도 1e는 종래기술에 따른 전계효과 트랜지스터제조를 보인 공정단면도이다.
도 1a와 같이, 반도체기판(100) 상에 질화실리콘을 증착한 후, 비활성영역(Ⅰ)을 노출시키도록 패턴 식각하여 마스크(mask)(102)를 형성한다.
그리고 마스크(102)를 이용하여 반도체기판(100)을 식각함으로써 기판의 비활성영역(Ⅰ)에 트렌치(trench)(t)를 형성한다.
도 1b와 같이, 마스크를 제거한다.
이 후, 반도체기판(100) 상에 트렌치(t)를 덮도록 HLD(High temperature Low pressure Deposition)방법으로 산화막을 형성한 후, 상기 산화막을 에치백(etch back)하여 격리막(104)을 형성한다. 이 격리막(104)은 소자의 활성영역(Ⅱ)과 활성영역(Ⅱ)을 격리시키기 위한 것이다.
도 1c와 같이, 반도체기판(100) 상에 산화실리콘층, 다결정실리콘층, 텅스텐 등의 금속층 및 실리콘 질화층을 순차적으로 형성한 후, 상기 층들을 선택적으로 식각하여 소자의 활성영역(Ⅱ)에 게이트절연막(110), 텅스텐/다결정실리콘(b)(a)의 2중 구조를 갖는 게이트전극(112) 및 캡질화막(114)을 각각 형성한다.
도 1d와 같이, 2중 구조를 갖는 게이트전극(112)을 포함한 캡질화막(114)을 마스크로 하고 기판 전면에 저농도의 불순물을 주입하여 저농도 불순물영역(122)을 형성한다.
도 1e와 같이, 반도체기판(100) 상에 2중 구조를 갖는 게이트전극(112)을 포함한 캡질화막(114)을 덮도록 실리콘 산화막(미도시)을 증착한 후, 상기 실리콘 산화막을 에치백하여 게이트절연막(110), 2중 구조를 갖는 게이트전극(112)를 포함한 캡질화막 측면에 절연측벽(120)을 형성한다.
이 후, 상기 결과물에 소오스/드레인용 고농도로 불순물을 주입하여 소오스/드레인영역(124)을 형성한다.
그리고 반도체기판(100) 상에 상기 구조를 덮도록 층간절연막(126)을 형성한다.
반도체 소자가 점점 고집적화되는 현추세에 있어서, 칩의 크기를 줄여야 하지만, 종래의 기술에서는 게이트전극 측면의 측벽이 차지하는 면적으로 인해 칩크기를 줄이는 데 한계가 있던 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 게이트전극 측면에 측벽을 형성하지 않음으로써 측벽 크기만큼 해당되는 칩 크기를 줄일 수 있는 전계효과 트랜지스터 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명의 전계효과 트랜지스터 제조방법은 반도체기판 상에 격리를 위한 트렌치를 형성하는 공정과, 트렌치를 매립시키도록 격리막을 형성하는 공정과, 격리막 상에 게이트절연막을 개재시키어 게이트전극을 형성하는 공정과, 게이트전극 양측 하부의 격리막에 엘디디를 형성하는 공정과, 엘디디가 일부 잔류되도록 격리막을 식각함으로써 홈을 형성하는 공정과, 홈의 엘디디 하부에 소오스/드레인을 형성하는 공정을 구비한 것이 특징이다.
도 1a 내지 도 1e는 종래기술에 따른 전계효과 트랜지스터 제조 과정을 보인 공정단면도이고,
도 2a 내지 도 2e는 본 발명에 따른 전계효과 트랜지스터 제조 과정을 보인 공정단면도이다.
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 반도체기판 102, 202. 마스크
104, 204. 격리막 110, 210. 게이트절연막
112, 212. 게이트전극 114, 214. 캡질화막
122, 218 저농도 불순물영역 124, 220. 고농도 불순물영역
126, 226. 층간절연막 t1, t2. 트렌치
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2a 내지 도 2e는 본 발명에 따른 전계효과 트랜지스터 제조 과정을 보인 공정단면도이다.
도 2a와 같이, 반도체기판(200) 상에 실리콘 질화막(미도시)을 증착한 후, 상기 실리콘 질화막을 식각하여 소자의 비활성영역(Ⅰ`)을 노출시키는 마스크(202)를 형성한다.
이 후, 반도체기판(100) 상에 마스크(202)로 소자의 활성영역(Ⅱ`)을 마스킹한 상태에서 식각 공정을 진행시킴으로써 소자의 비활성영역(Ⅰ`)에 트렌치(t2)를 형성한다.
도 2b와 같이, 마스크를 제거한다. 이어, 반도체기판(200) 상에 트렌치(t2)를 덮도록 HLD 방법으로 산화막(미도시)을 증착한 후, 상기 산화막을 에치백하여 격리막(204)을 형성한다. 이 격리막(204)은 소자의 활성영역(Ⅱ`)과 이웃한 활성영역 간을 격리시키기 위한 것이다.
도 2c와 같이, 반도체기판(200) 상에 산화실리콘층, 다결정실리콘층, 텅스텐 등의 금속층 및 실리콘 질화층을 순차적으로 형성한 후, 상기 층들을 선택적으로 식각하여 소자의 활성영역(Ⅱ`)에 게이트절연막(210), 텅스텐/다결정실리콘(b`)(a`) 등 2중 구조를 갖는 게이트전극(212) 및 캡질화막(214)을 각각 형성한다.도 2d와 같이, 2중 구조를 갖는 게이트전극(212)을 포함한 캡질화막(214)을 마스크로 하여 반도체기판(200)을 식각하여 홈(216)을 형성한다.
이 후, 상기 2중 구조를 갖는 게이트전극(212)을 포함한 캡질화막(214)을 마스크로 하고 반도체기판(200) 상에 엘디디용 불순물을 저농도로 주입하여 저농도 불순물영역(218)을 형성한다.
도 2e와 같이, 다시 2중 구조를 갖는 게이트전극(212)을 포함한 캡질화막(214)을 마스크로 하고 반도체기판(200) 상에 소오스/드레인용 고농도 불순물을 주입하여 고농도 불순물영역(220)을 형성한다.
여기에서, 고농도 불순물영역(220)은 저농도 불순물영역(218) 하부에 위치된다.
이 후, 반도체기판(200) 상에 펀치스루를 방지하기 위해 할로 불순물을 주입하여 할로영역(230)을 형성한다.
그리고, 반도체기판(200) 상에 게이트전극(212)을 포함한 캡질화막(214)을 덮도록 층간절연막(226)을 형성한다.
상술한 바와 같이, 본 발명에서는 게이트전극 측면에 엘디디용 측벽을 별도로 형성하지 않아도 되므로, 공정 절차가 단순해진다.
또한, 본 발명에서는 엘디디용 측벽이 차지하는 면적을 없앤 만큼의 활성영역을 줄일 수 있으므로, 결과적으로 칩크기를 줄일 수 있는 잇점이 있다.
Claims (1)
- 소자의 활성영역과 비활성영역이 정의된 반도체기판을 제공하는 단계와,상기 기판의 비활성영역에 트렌치를 형성하는 공정과,상기 트렌치를 매립시키는 격리막을 형성하는 공정과,상기 기판의 활성영역에 게이트절연막을 개재시키어 게이트전극을 형성하는 공정과,상기 게이트전극 양측 하부의 활성영역에 엘디디 형성용 제 1도전형 불순물을 주입하는 공정과,상기 게이트전극을 마스크로 하고 상기 제 1도전형 불순물이 주입된 활성영역을 식각하여 홈을 형성하는 공정과,상기 게이트전극을 마스크로 하고 상기 홈에 소오스/드레인용 제 1도전형의 불순물을 주입하는 공정을 구비한 전계효과 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0051787A KR100372638B1 (ko) | 1999-11-22 | 1999-11-22 | 전계효과 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0051787A KR100372638B1 (ko) | 1999-11-22 | 1999-11-22 | 전계효과 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010047518A KR20010047518A (ko) | 2001-06-15 |
| KR100372638B1 true KR100372638B1 (ko) | 2003-02-17 |
Family
ID=19621071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0051787A KR100372638B1 (ko) | 1999-11-22 | 1999-11-22 | 전계효과 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100372638B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100641482B1 (ko) * | 2002-09-17 | 2006-10-31 | 동부일렉트로닉스 주식회사 | 반도체 게이트 라인 형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960026450A (ko) * | 1994-12-15 | 1996-07-22 | 문정환 | 반도체 소자의 mosfet 제조 방법 |
| JPH10125904A (ja) * | 1996-10-17 | 1998-05-15 | Denso Corp | 炭化珪素半導体装置 |
| KR19980014820A (ko) * | 1996-08-16 | 1998-05-25 | 김광호 | 트랜치 게이트형 모스 전계효과 트랜지스터 및 그 제조방법 |
| US5905285A (en) * | 1996-09-12 | 1999-05-18 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
-
1999
- 1999-11-22 KR KR10-1999-0051787A patent/KR100372638B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960026450A (ko) * | 1994-12-15 | 1996-07-22 | 문정환 | 반도체 소자의 mosfet 제조 방법 |
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| JPH10125904A (ja) * | 1996-10-17 | 1998-05-15 | Denso Corp | 炭化珪素半導体装置 |
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| Publication number | Publication date |
|---|---|
| KR20010047518A (ko) | 2001-06-15 |
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