KR20050101999A - Ｍｏｓｆｅｔ 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 6
- 239000007772 electrode material Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 4
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
본 발명은 반도체 기판 상에 게이트를 트렌치에 형성하여 반도체 기판 하부에 구성함으로써 집적도와 동작 특성을 개선시킨 MOSFET 및 그 제조 방법을 개시한다.
본 발명의 MOSFET는 반도체 기판의 트렌치 양측에 절연막에 LDD와 중첩되어 형성된 소스 및 드레인; 상기 트렌치의 측벽에 형성된 절연막; 상기 트렌치의 저면에 형성된 유전막; 상기 유전막의 하부에 형성된 문턱전압 조절 이온 주입 영역; 상기 트렌치 내부에 증착된 게이트; 및 상기 반도체 기판 상부에 형성되는 층간 절연막을 관통하여 상기 게이트, 소스 및 드레인에 각각 독립적으로 컨택되는 콘택플러그들을 구비한다.
Description
본 발명은 MOSFET에 관한 것으로서, 보다 상세하게는 반도체 기판 상에 게이트를 트렌치에 형성하여 반도체 기판 하부에 구성함으로써 집적도와 동작 특성을 개선시킨 MOSFET 및 그 제조 방법에 관한 것이다.
종래의 MOSFET는 반도체 기판 상에 소스/드레인 영역을 형성하고, 소스/드레인 영역 사이의 반도체 기판 상부에 게이트를 적층하여 채널을 형성하는 구조를 갖는다.
상기한 종래의 MOSFET는 게이트의 측벽 보호와 게이트 하부의 채널 마진을 확보하기 위하여 스페이서를 형성해야하며, 그 만큼 채널 마진이 더 필요하였다.
최근 반도체 소자가 고집적화됨에 따라 점차적으로 채널 폭이 감소되고, 그에 따라 문턱전압의 변동과, 펀치-스루(Punch-thruogh) 누설 전류 등과 같이 쇼트 채널에 따른 문제점이 야기되고, 고집적화를 위하여 상기한 문제점은 필연적으로 해결되어야 한다.
그러나, 최근 반도체 소자가 더욱 고집적화됨에 따라서 종래의 구조로 상기한 문제점을 해결하는데 한계가 있으며, 고집적화에 대응하여 소자를 구현하기 위한 레이아웃 및 면적 확보에 많은 어려움이 있다.
본 발명의 목적은 MOSFET에서 액티브 영역에 형성되는 게이트를 반도체 기판 상면 아래에 형성시켜 채널의 마진을 확보하고 공정과 동작의 특성을 개선시킴에 있다.
본 발명의 다른 목적은 문턱전압 조절용 이온주입 전에 소스와 드레인을 형성함으로써 불순물 확산에 따른 단채널 효과를 개선시킴에 있다.
본 발명에 따른 MOSFET는 반도체 기판의 트렌치 양측에 절연막에 LDD와 중첩되어 형성된 소스 및 드레인; 상기 트렌치의 측벽에 형성된 절연막; 상기 트렌치의 저면에 형성된 유전막; 상기 유전막의 하부에 형성된 문턱전압 조절 이온 주입 영역; 상기 트렌치 내부에 증착된 게이트; 및 상기 반도체 기판 상부에 형성되는 층간 절연막을 관통하여 상기 게이트, 소스 및 드레인에 각각 독립적으로 컨택되는 콘택플러그들을 구비한다.
그리고, 본 발명에 따른 MOSFET 제조 방법은, 반도체 기판의 액티브 영역 상에 게이트를 형성하는 제 1 단계; 상기 게이트를 마스크로 이용하여 LDD 영역을 형성하기 위한 이온주입을 실시하는 제 2 단계; 상기 게이트에 스페이서를 형성하는 제 3 단계; 상기 게이트와 스페이서를 마스크로 이용하여 소스와 드레인 컨택 영역을 형성하기 위한 이온주입을 실시하는 제 4 단계; 상기 게이트를 제외한 영역을 포토레지스트로 마스크하고 식각을 진행하여 상기 게이트를 제거하고 상기 반도체 기판의 소정 깊이까지 트렌치를 형성하는 제 5 단계; 상기 게이트를 제거하여 개방된 상기 트렌치의 저면에 문턱전압 조절용 이온주입 영역을 형성하기 위한 이온주입을 실시하는 제 6 단계; 상기 이온주입을 위하여 개방 영역의 측벽에 절연막을 형성하는 제 7 단계; 상기 트렌치의 저면에 유전막을 형성하는 제 8 단계; 상기 트렌치의 내부에 게이트 전극 물질을 증착하는 제 9 단계; 평탄화를 수행하여 트렌치 게이트를 형성하는 제 10 단계; 및 상기 트렌치 게이트가 형성된 상기 반도체 기판 상에 층간 절연막을 증착하고, 이를 이용하여 게이트, 소스 및 드레인과 컨택을 이루는 컨택 플로그를 형성하는 제 11 단계를 수행한다.
여기에서, 상기 문턱전압 조절용 이온 주입은 상기 소스와 드레인에 대한 어닐링 이후헤 실행함이 바람직하다. 그리고, 상기 게이트를 형성하기 위한 트렌치는 상기 소스와 드레인이 형성되는 깊이 이내로 형성됨이 바람직하다.
이하, 본 발명에 따른 MOSFET 및 그 제조 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1을 참조하면 본 발명에 따른 MOSFET는 반도체 기판(10)의 양측에 소자분리막(12)이 형성되고, 소자분리막(12)의 내부는 게이트, 소스 및 드레인이 형성되는 액티브 영역이다.
게이트(28)는 트렌치에 형성되고, 트렌치의 측벽에는 절연막(24)이 형성되며, 트렌치의 저면에는 유전막(26)이 형성된다. 그리고, 유전막(26)의 하부에는 문턱전압 조절을 위한 이온주입 영역(22)이 형성된다.
게이트(28)의 양측에는 저농도 이온주입 영역(LDD)(16)이 각각 형성되고, 저농도 이온주입 영역(16) 내에는 고농도 이온주입된 영역이 중첩되어 소스와 드레인(18)을 각각 이룬다.
그리고, 반도체 기판(10)의 상부에는 층간 절연막(30)이 형성되고, 층간 절연막(30)을 이용하여 게이트, 소스 및 드레인에 각각 컨택을 이루는 컨택 플러그(32)가 형성된다.
상술한 바와 같이 구성된 본 발명에 따른 실시예의 제조 방법에 대하여 도 2 내지 도 10을 참조하여 설명한다.
먼저, 도 2와 같이 반도체 기판(10)에 소자분리막(12)으로 영역이 구분된 액티브 영역 상에 게이트(14)가 형성된다. 게이트(14)는 폴리실리사이드 재질로 차후 트렌치 게이트를 형성할 영역에 대응된 패턴을 갖도록 형성된다.
그리고, 상기한 게이트(14)가 마스크로 이용되어 소스와 드레인이 형성될 영역에 저농도 이온주입이 도 3과 같이 실시되며, 그 결과 LDD 영역(16)이 형성된다.
그리고, 전면에 절연막을 증착한 후 전면식각하는 방법으로 게이트(14)의 측벽에 도 4와 같이 스페이서(19)를 형성한다.
그 후 스페이서(19)와 게이트(14)를 마스크로 이용하여, 도 5와 같이 고농도 이온주입이 실시되며, 그 결과 소스와 드레인(18)이 형성된다. 이때, 어닐을 진행하여 이온주입에 따른 손상이 보상될 수 있다. 또한 문턱전압 조정을 위한 이온주입 전에 어닐이 실시되므로, 불순물 확산에 의한 단채널 효과가 방지될 수 있다.
한편, 상기한 바와 같이 소스와 드레인(18)이 형성된 후 마스크로 이용되었던 게이트(14)와 그 하부의 반도체 기판(10)이 소정 깊이 식각된다. 이때 게이트(14)와 반도체 기판(10)을 식각하기 위하여 포토레지스트(20)가 패터닝되며, 게이트(14) 영역이 오픈된 후 식각이 진행됨으로써 도 6과 같이 반도체 기판(10) 상에 트렌치가 형성된다. 트렌치의 깊이느 소스와 드레인(18)이 형성된 깊이보다 얕게 형성됨이 바람직하다.
상기한 바와 같이 반도체 기판(10)에 트렌치가 형성된 후, 포토레지스트(20)에 의하여 개방된 영역에 대한 이온주입을 실시한다. 그러면 도 7과 같이 트렌치의 하부에 문턱전압 조정용 이온주입 영역(22)이 형성된다.
상기한 바와 같이 이온주입이 실시된 후, 이온주입을 위하여 개방된 영역의 측벽에 도 8과 같이 절연막(24)이 형성된다. 절연막(24)은 절연물을 전면 증착한 후 전멱 식각하여 형성할 수 있다.
상기한 절연막(24)의 형성이 완료된 후, 도 9와 같이 개방된 영역 즉 트렌치의 저면에 유전막(26)이 형성되고, 트렌치 내부 및 상부에 게이트 전극 물질(28)이 증착된다.
상술한 바와 같은 일련의 과정이 완료된 후, 반도체 기판(10)의 상부층을 이루는 물질을 평탄화시켜서 제거하면 도 10과 같이 게이트, 소스 및 드레인의 정션 영역이 드러난다.
그 후 반도체 기판(10)의 상부에 층간 절연막(30)을 증착한 후 게이트, 소스 및 드레인에 각각 해당되는 컨택을 형성하고, 메탈을 증착시켜서 컨택을 매립시키면 도 1과 같이 컨택 플러그(32)가 형성된 MOSFET가 형성된다.
본 발명에 의하면, 기존의 게이트 형성 방법을 이용하여 LDD와 소스 및 드레인을 이온주입으로 형성한 후 어닐을 진행한다. 상기한 어닐이 문턱전압 조절용 이온주입 이전에 실행되므로 불순물 확산에 의한 쇼트 채널 효과가 감소될 수 있다.
또한, 트렌치에 게이트 전극 물질을 증착하여 트렌치 게이트를 형성하여 채널이 형성된다. 그러므로 종래와 같이 게이트에 의한 LDD 영역의 중첩된 부분이 줄어들어 게이트 인듀시드 드레인(Gate Induced Drain) 누설 문제가 줄어들 수 있다.
또한 종래와 같이 스페이서를 고려하여 레이아웃을 설계할 필요성이 없기 때문에 컨택 마진 부족 문제점이 해결될 수 있다.
도 1은 본 발명에 따른 MOSFET의 바람직한 실시예를 나타내는 단면도
도 2 내지 도 7은 본 발명에 따른 MOSFET의 제조 방법을 설명하는 공정도
Claims (4)
- 반도체 기판의 트렌치 양측에 절연막에 LDD와 중첩되어 형성된 소스 및 드레인;상기 트렌치의 측벽에 형성된 절연막;상기 트렌치의 저면에 형성된 유전막;상기 유전막의 하부에 형성된 문턱전압 조절 이온 주입 영역;상기 트렌치 내부에 증착된 게이트; 및상기 반도체 기판 상부에 형성되는 층간 절연막을 관통하여 상기 게이트, 소스 및 드레인에 각각 독립적으로 컨택되는 콘택플러그들;을 구비함을특징으로 하는 MOSFET.
- 반도체 기판의 액티브 영역 상에 게이트를 형성하는 제 1 단계;상기 게이트를 마스크로 이용하여 LDD 영역을 형성하기 위한 이온주입을 실시하는 제 2 단계;상기 게이트에 스페이서를 형성하는 제 3 단계;상기 게이트와 스페이서를 마스크로 이용하여 소스와 드레인 컨택 영역을 형성하기 위한 이온주입을 실시하는 제 4 단계;상기 게이트를 제외한 영역을 포토레지스트로 마스크하고 식각을 진행하여 상기 게이트를 제거하고 상기 반도체 기판의 소정 깊이까지 트렌치를 형성하는 제 5 단계;상기 게이트를 제거하여 개방된 상기 트렌치의 저면에 문턱전압 조절용 이온주입 영역을 형성하기 위한 이온주입을 실시하는 제 6 단계;상기 이온주입을 위하여 개방 영역의 측벽에 절연막을 형성하는 제 7 단계;상기 트렌치의 저면에 유전막을 형성하는 제 8 단계;상기 트렌치의 내부에 게이트 전극 물질을 증착하는 제 9 단계;평탄화를 수행하여 트렌치 게이트를 형성하는 제 10 단계;상기 트렌치 게이트가 형성된 상기 반도체 기판 상에 층간 절연막을 증착하고, 이를 이용하여 게이트, 소스 및 드레인과 컨택을 이루는 컨택 플로그를 형성하는 제 11 단계를 구비함을 특징으로 하는 MOSFET 제조 방법.
- 제 2 항에 있어서,상기 문턱전압 조절용 이온 주입은 상기 소스와 드레인에 대한 어닐링 이후헤 실행함을 특징으로 하는 MOSFET 제조 방법.
- 제 2 항에 있어서,상기 게이트를 형성하기 위한 트렌치는 상기 소스와 드레인이 형성되는 깊이 이내로 형성됨을 특징으로 하는 MOSFET 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040027260A KR20050101999A (ko) | 2004-04-20 | 2004-04-20 | Ｍｏｓｆｅｔ 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040027260A KR20050101999A (ko) | 2004-04-20 | 2004-04-20 | Ｍｏｓｆｅｔ 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050101999A true KR20050101999A (ko) | 2005-10-25 |
Family
ID=37280323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040027260A KR20050101999A (ko) | 2004-04-20 | 2004-04-20 | Ｍｏｓｆｅｔ 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050101999A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114709176A (zh) * | 2022-05-31 | 2022-07-05 | 晶芯成(北京)科技有限公司 | 一种半导体结构及其制造方法 |
-
2004
- 2004-04-20 KR KR1020040027260A patent/KR20050101999A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114709176A (zh) * | 2022-05-31 | 2022-07-05 | 晶芯成(北京)科技有限公司 | 一种半导体结构及其制造方法 |
| CN114709176B (zh) * | 2022-05-31 | 2022-08-23 | 晶芯成(北京)科技有限公司 | 一种半导体结构及其制造方法 |
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