CN114709176B - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本发明涉及半导体制造领域，并公开了一种半导体结构及其制造方法，其至少包括：提供一衬底，并形成浅槽隔离结构于衬底上；向衬底内注入第一离子，形成阱区，阱区包括高压区和低压区；氧化高压区和低压区的表层，形成高度氧化区和低度氧化区；在高度氧化区和低度氧化区内形成栅极；向阱区内注入第二离子，形成第一掺杂区和第二掺杂区，且第一掺杂区位于栅极的覆盖区域，第二掺杂区位于栅极两侧；以及向第二掺杂区内注入第三离子，形成源极区和漏极区。本发明提供了一种半导体结构及其制造方法，能改善半导体结构的逆窄宽度性能。

Description

一种半导体结构及其制造方法
技术领域
本发明属于半导体制造领域，特别涉及一种半导体结构及其制造方法。
背景技术
在金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor Field EffectTransistor，简称MOSFET）的器件工艺中，将传输特性曲线中，输出电流随输入电压改变而急剧变化的转折区的中点对应的输入电压称为阈值电压。阈值电压是影响MOSFET导电效率的重要参数之一。目前，由于浅沟槽隔离工艺的应用，会出现阈值电压随着沟道宽度的变窄而降低的问题，具体可参照公开号为CN104425338A的发明，而这会影响MOSFET的导电性能。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，能改善半导体结构的逆窄宽度效应。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供了一种半导体结构的制造方法，其至少包括：
提供一衬底，并形成浅槽隔离结构于所述衬底上；
向衬底内注入第一离子，形成阱区，所述阱区包括高压区和低压区；
氧化所述高压区和所述低压区的表层，形成高度氧化区和低度氧化区；
在所述高度氧化区和所述低度氧化区内形成栅极；
向所述阱区内注入第二离子，形成第一掺杂区和第二掺杂区，且所述第一掺杂区位于所述栅极的覆盖区域，所述第二掺杂区位于所述栅极两侧；以及
向所述第二掺杂区内注入第三离子，形成源极区和漏极区。
在本发明一实施例中，在注入所述第二离子前，在所述栅极的侧壁上形成侧墙。
在本发明一实施例中，形成所述第一掺杂区的步骤包括：穿透所述栅极向所述阱区内注入所述第二离子。
在本发明一实施例中，形成所述高度氧化区的步骤包括：在高度氧化条件下，于所述高压区上沉积高氧化层。
在本发明一实施例中，形成所述低度氧化区的步骤包括：在低度氧化条件下，沉积低氧化层于所述低压区上和所述高氧化层上。
在本发明一实施例中，所述第一掺杂区和所述第二掺杂区同时注入所述第二离子，且所述第一掺杂区的离子注入深度小于所述第二掺杂区的离子注入深度。
在本发明一实施例中，所述第二离子为硼离子。
本发明提供了一种半导体结构，包括：
衬底；
浅槽隔离结构，设置于所述衬底上；
阱区，设置于所述衬底上，且所述阱区包括高度氧化区和低度氧化区；
栅极，设置于所述阱区上；
第一掺杂区，设置于所述阱区内，且所述栅极覆盖在所述第一掺杂区上；
第二掺杂区，设置于所述阱区内，且所述第一掺杂区位于所述栅极的两侧；
源极区，设置于所述第二掺杂区内；以及
漏极区，设置于所述第二掺杂区内。
在本发明一实施例中，所述第二掺杂区的深度大于所述源极区和所述漏极区的深度。
在本发明一实施例中，所述源极区和所述漏极区的深度大于所述第一掺杂区的深度。
如上所述，本发明提供了一种半导体结构及其制造方法，能提供一种容纳高压器件和低压器件的半导体结构，并且半导体结构的阈值电压稳定，当半导体器件的沟道变窄，栅极的阈值电压升高，栅极的阈值电压不会随沟道变窄而减小。通过本发明提供的半导体结构的制造方法，获取的半导体器件高压区域和低压区域界线分明，且阈值电压区的掺杂均匀稳定，阈值电压区的掺杂损失小，有利于改善半导体器件的逆窄宽度效应。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所述半导体结构制造方法的流程图。
图2为衬底及第一光阻层的结构示意图。
图3为沟槽的结构示意图。
图4为浅槽隔离结构的示意图。
图5为注入第一离子的示意图。
图6为阱区的结构示意图。
图7为高氧化层的结构示意图。
图8为第二光阻层的结构示意图。
图9为高氧化层的结构示意图。
图10为低氧化层的结构示意图。
图11为多晶硅层的结构示意图。
图12为第三光阻层的结构示意图。
图13为形成栅极的结构示意图。
图14为形成侧墙的结构示意图。
图15为侧墙的结构示意图。
图16为注入第二离子的过程示意图。
图17为第一掺杂区和第二掺杂区的结构示意图。
图18为注入第三离子的结构示意图。
图19为源极区和漏极区的结构示意图。
图20为衬底上离子掺杂的深度标示图。
图21为阈值电压调节区和第二掺杂区的掺杂离子状态对比图。
图22为阈值电压调节区和第二掺杂区的掺杂离子含量对比图。
标号说明：1第一栅极，2第二栅极，10衬底，101垫氧化层，102垫氮化层，103第一光阻层，104沟槽，105第二光阻层，106第三光阻层，20浅槽隔离结构，30阱区，301低度氧化区，302高度氧化区，40高氧化层，40a第一高氧化层，40b第二高氧化层，50低氧化层，50a第一低氧化层，50b第二低氧化层，60多晶硅层，60a第一多晶硅层，60b第二多晶硅层，70第一氮化物层，70a第二氮化物层，701侧墙，80通道，90第一掺杂区，901第二掺杂区，100源极区，1001漏极区，110阈值电压调节区。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
金属氧化物半导体场效应晶体管被广泛应用在模拟电路与数字电路中。在金属氧化物半导体场效应晶体管中，当晶体管由耗尽向反型转变时，要经历一个硅表面电子浓度等于空穴浓度的状态。此时金属氧化物半导体场效应晶体管处于临界导通状态，晶体管的栅极电压为阈值电压。而阈值电压直接影响到金属氧化物半导体场效应晶体管的效能，具备良好窄宽度效应的半导体器件应用在例如数字电路和模拟电路中，能够提升例如数字电路和模拟电路的导电驱动能力。
请参阅图1-图19所示，本发明提供了一种半导体结构的制造方法，包括步骤S1~步骤S7。
步骤S1、提供一衬底10，在衬底10上形成浅槽隔离结构20。
步骤S2、向衬底10内注入第一离子，形成阱区30。
步骤S3、在阱区30的表面形成高氧化层40和低氧化层50，将多个阱区30区分为低度氧化区301和高度氧化区302。
步骤S4、在阱区30的表面形成栅极。
步骤S5、在栅极的两侧形成侧墙701。
步骤S6、向阱区30内注入第二离子，形成第一掺杂区90和第二掺杂区901。
步骤S7、向第二掺杂区901内注入第三离子，形成源极区100和漏极区1001。
请参阅图2-图4所示，在本发明一实施例中，提供一衬底10，衬底10例如为硅，并允许在衬底10的表面生长同质外延或异质外延，同质外延例如为硅，异质外延例如氮化镓。在衬底10的表面依次沉积垫氧化层101和垫氮化层102。垫氧化层101的材质例如为氧化硅，垫氮化层102的材质例如为氮化硅。在垫氮化层102上旋涂光刻胶，并图案化光刻胶，以形成第一光阻层103。并以第一光阻层103为掩膜，蚀刻垫氮化层102、垫氧化层101和衬底10，在衬底10上形成多个沟槽104。完成蚀刻后，洗去第一光阻层103。在沟槽104内沉积填充物，并以垫氮化层102为阻挡层，抛光沟槽104内的填充物，以形成浅槽隔离结构20。其中，沟槽104内的填充物例如为二氧化硅。形成浅槽隔离结构20后，用蚀刻液蚀刻洗去垫氮化层102和垫氧化层101，清洗衬底10的表面，以去除残留的蚀刻液和其他杂质。其中洗去垫氮化层102的蚀刻液例如为氢氟酸，洗去垫氧化层101的蚀刻液例如为磷酸。
请参阅图5和图6所示，在本发明一实施例中，衬底10可以是本征半导体，也可以是P型半导体或是N型半导体。在本实施例中，衬底10为P型半导体，向衬底10内注入第一离子并扩散第一离子，形成阱区30。其中，第一离子和衬底10内的掺杂离子化合价互补。在本实施例中，第一离子为五价离子，例如为磷离子。且第一离子的注入能量为例如220keV。其中第一离子的植入深度小于沟槽104的深度。其中阱区30中第一离子的植入深度为h1，沟槽104的蚀刻深度为H，则阱区30的离子植入深度小于沟槽104的蚀刻深度，即h1＜H。在其他实施例中，衬底10可以是N型半导体，向衬底10内注入的第一离子为三价离子，例如为硼离子。在本发明的其他实施例中，衬底可以是本征半导体，此时注入的第一离子不限于为三价离子或是五价离子。
请参阅图7-图10所示，在本发明一实施例中，根据生产需求，阱区30包括高压区和低压区。在高度氧化条件下，通过例如化学气相沉积向衬底10表面沉积高氧化层40，其中，高氧化层40覆盖在浅槽隔离结构20和衬底10的表面，从而形成高度氧化区302。本申请中衬底10上的多个阱区30包括低度氧化区301或是高度氧化区302，可在低度氧化区301上制备低压器件，在高度氧化区302上制备高压器件。在形成高氧化层40后，选取多个阱区30，在选取的阱区30表面涂覆光刻胶，以形成第二光阻层105。以第二光阻层105为掩膜，通过蚀刻液或是等离子气体蚀刻高氧化层40，形成第一高氧化层40a。其中，第一高氧化层40a覆盖高度氧化区302以及高度氧化区302两侧的浅槽隔离结构20的侧壁。完成蚀刻后，移除第二光阻层105。再在低度氧化条件下，通过例如化学气相沉积向衬底10表面、第一高氧化层40a的表面以及浅槽隔离结构20的表面沉积氧化物，例如氧化硅，形成低氧化层50。衬底10表面覆盖低氧化层50的阱区30为低度氧化区301，衬底10表面覆盖第一高氧化层40a的阱区30为高度氧化区302。其中，高度氧化条件包括在氧气浓度为例如26.6slm，温度为例如1050℃的情况下，对衬底10表面加热例如75~82s，例如加热80s。其中，低度氧化条件包括在氧气浓度为例如26.6slm，温度为例如1050℃的情况下，对衬底10表面加热例如10~15s，例如加热13s。根据高度氧化条件和低度氧化条件，形成的第一高氧化层40a和低氧化层50的厚度不同，且第一高氧化层40a的厚度大于低氧化层50的厚度。
请参阅图11-图13所示，在本发明一实施例中，在例如580~620℃的环境下，通过低压化学气相沉积通入硅烷，在低氧化层50的表面沉积形成多晶硅层60。在多晶硅层60的表面旋涂光刻胶，并根据要形成的栅极位置图案化光刻胶，形成第三光阻层106。以第三光阻层106为掩膜，用蚀刻液或是等离子气体蚀刻多晶硅层60、低氧化层50和第一高氧化层40a，在低度氧化区301上形成第一多晶硅层60a和第一低氧化层50a，在高度氧化区302上形成第二多晶硅层60b、第二高氧化层40b和第二低氧化层50b。在低度氧化区301上，以第一低氧化层50a作为绝缘部，第一多晶硅层60a作为导电部，形成第一栅极1。在高度氧化区302上，以第二高氧化层40b和第二低氧化层50b作为绝缘部，第二多晶硅层60b作为导电部，形成第二栅极2。其中，第一栅极1为低压栅极，第二栅极2为高压栅极。
请参阅图14和图15所示，在本发明一实施例中，通过化学气相沉积在衬底10表面、浅槽隔离结构20的表面和栅极的表面沉积第一氮化物层70，再通过蚀刻液，例如氢氟酸，蚀刻第一氮化物层70，形成包覆在第一栅极1和第二栅极2侧壁上的侧墙701，以及包覆在浅槽隔离结构20外部的第二氮化物层70a，并形成位于第二氮化物层70a和侧墙701之间的通道80。在蚀刻后，清洗衬底10的表面。其中，第一氮化物层70例如为四氮化三硅。在其他实施例中，也可以在高度氧化条件、干燥纯净的氧气气氛条件下，热氧氧化第一栅极1和第二栅极2的侧壁，形成侧墙701。其中，热氧的高度氧化条件例如为1000~2000℃。氧化气氛也可以是纯净氧气和纯净水汽。
请参阅图16、图17和图20所示，在本发明一实施例中，在形成侧墙701后，向衬底10内注入第二离子，在本实施例中，第二离子为三价离子，例如硼离子。在其他实施例中，当第一离子为三价离子，第二离子也可以是五价离子。其中，注入的第二离子被加速至能量为例如65keV，以植入衬底10内。其中第一栅极1和第二栅极2遮挡的衬底10表面，第二离子穿透第一栅极1和第二栅极2，形成离子植入深度为h2的第一掺杂区90。在第一栅极1和第二栅极2的两侧，第二离子植入阱区30内，在第一掺杂区90和浅槽隔离结构20之间形成第二掺杂区901，且第二掺杂区901的离子掺杂深度为h3。其中，h2＜h3。且第二掺杂区901的离子植入深度h3小于阱区30的离子植入深度h1，即h2＜h3＜h1。在本实施例中，第一掺杂区90和第二掺杂区901相连通，且形状例如为B字形。在其他实施例中，第一掺杂区90和第二掺杂区901相连通，第一掺杂区90的截面线可以呈抛物线型，且开口朝向远离栅极的一侧。
请参阅图16和图17所示，在本发明一实施例中，在低度氧化区301处，第二离子依次穿过第一多晶硅层60a和第一低氧化层50a进入低度氧化区301内，形成第一掺杂区90，其中第二离子的注入能量可以小于例如65keV。在高度氧化区302处，第二离子依次穿过第二多晶硅层60b、第二低氧化层50b和第二高氧化层40b，进入高度氧化区302内，形成第一掺杂区90，其中第二离子的注入能量可以大于例如65keV。其中，形成的第一掺杂区90和第二掺杂区901能够帮助调节第一栅极1和第二栅极2的阈值电压，以保证第一栅极1和第二栅极2的阈值电压稳定。且形成第一掺杂区90和第二掺杂区901时，第一栅极1和第二栅极2的氧化过程已完成，因此第一掺杂区90和第二掺杂区901不用参与氧化过程，从而降低了热能，避免了因氧化过程导致第一掺杂区90和第二掺杂区901内的掺杂离子偏析。在形成侧墙701和完成高压氧化及低压氧化过程后，形成第一掺杂区90和第二掺杂区901，减少了第二离子的损失，尤其是减少了阱区30与浅槽隔离结构20相邻的边界和拐角处第二离子的损失，从而改善了后续形成的半导体器件的逆窄宽度效应，即改善了半导体结构的阈值电压随着第一掺杂区90宽度的减小而减小的现象，从而提升了半导体器件的功效。其中，注入的第二离子和注入的第一离子的化合价之和为例如8。在本实施例中，第二离子为三价离子，例如为硼离子。在其他实施例中，当注入的第一离子是三价离子，注入的第二离子为五价离子，且第二离子例如为磷离子。
请参阅图7、图16-图20所示，形成第一掺杂区90的第二离子的植入深度为h2，形成第二掺杂区901的第二离子的植入深度为h3，第一掺杂区90的离子植入深度小于第二掺杂区901的离子植入深度，即h2＜h3。并且，第二掺杂区901的离子植入深度大于第一掺杂区90离子植入深度的两倍，即h3＞2h2。其中，第一掺杂区90的离子植入深度是阱区30中离子植入深度的例如1/5~2/5，即h1:h2为5:2~5:1。
请参阅图18-图20所示，在本发明一实施例中，向第二掺杂区901内注入第三离子，在栅极的一侧形成源极区100，在栅极的另一侧形成漏极区1001，扩散第三离子至侧墙701下，且源极区100和漏极区1001与第一掺杂区90的边缘接触。源极区100和漏极区1001内的离子植入深度相等，且漏极区1001和源极区100的离子植入深度为h4。其中，漏极区1001和源极区100内的离子植入深度h4大于第一掺杂区90内的离子植入深度，并且漏极区1001和源极区100内的离子植入深度为第一掺杂区90内的离子植入深度的例如2倍，即h4=2h2。其中衬底10内各个区域的离子注入深度，有H＞h1＞h3＞h4＞h2。其中，形成源极区100和漏极区1001在形成第一掺杂区90和第二掺杂区901后进行，以便于将第一掺杂区90、第二掺杂区901和源极区100、漏极区1001的掺杂在同一设备上完成，从而提升掺杂工序效率和设备效能，减少电力损耗，节省了加工成本。
请参阅图7、图21和图22所示，在例如扫描电子显微镜下，观测根据本发明所述半导体结构的制造方法形成的半导体结构。图21为在等量离子注入的情况下，本发明所述制造方法所形成的半导体结构和常规半导体结构的掺杂对比图，其中，图21中左侧图为现有工艺形成的半导体结构，右侧为根据本发明所述制造方法形成的半导体结构。本实施例中，在浅槽隔离结构20一侧的阱区30内且为靠近浅槽隔离结构20侧壁的位置，第二掺杂区901的掺杂离子损失明显少于左侧图中阈值电压调节区110中的掺杂离子损失。阱区30与浅槽隔离结构20相邻的边界和拐角处，第二掺杂区901的掺杂离子均匀程度也明显高于左侧图中的阈值电压调节区110。其中，在本实施例中，左图中的阈值电压调节区110和右图中的第二掺杂区901的掺杂离子例如为硼离子。在图21中，X为与衬底10表面平行的方向，Y为垂直于衬底10表面的方向，以X和Y建立的坐标系，获取阈值电压调节区110和第二掺杂区901的掺杂离子含量，例如是硼离子的含量，如图22。图22中，横坐标为X向的距离，纵坐标为掺杂掺杂离子的含量，例如为硼离子的含量。在X=0.12~0.13的距离范围内，第二掺杂区901中的掺杂离子含量明显高于阈值电压调节区110内的掺杂离子含量，从数值上也能看出本实施例中的半导体结构，阱区30与浅槽隔离结构20相邻的边界和拐角处，掺杂离子的损失小。可见，本发明所述半导体结构的制造方法，在注入第一掺杂区90和第二掺杂区901形成调节栅极阈值电压的区域，使第一掺杂区90和第二掺杂区901的形成避免了栅极氧化过程，从而避免掺杂的掺杂离子出现氧化增强扩散，减少了掺杂离子偏析。而掺杂离子的完整性，能直接改善阈值电压随着晶体管的沟道宽度，即第一掺杂区90宽度的减小而减小的现象，即提升了半导体结构的窄宽度效应，从而获得阈值电压稳定可靠、提供电流稳定的半导体结构。其中，半导体器件可以是例如N型金属-氧化物-半导体（N Metal Oxide Semiconductor，简称NMOS）。
请参阅图7和图19所示，本发明还提供了一种半导体结构，所述半导体结构包括衬底10、设置在衬底10上的浅槽隔离结构20、设置在衬底10上的阱区30、设置在阱区30上的栅极。阱区30内设置有第一掺杂区90和第二掺杂区901，其中第一掺杂区90设置在栅极的覆盖区域下，第二掺杂区901设置在栅极两侧，且第二掺杂区901连通第一掺杂区90。第二掺杂区901内设置有位于栅极一侧的源极区100和位于所述栅极另一侧的漏极区1001。栅极的侧壁连接有侧墙701，且栅极两侧的侧墙701分别连接于漏极区1001和源极区100。侧墙701和浅槽隔离结构20之间设置有通道80，其中通道80宽度小于源极区100和漏极区1001的宽度。
请参阅图7、图19和图20所示，在本发明一实施例中，浅槽隔离结构20的深度H大于阱区30的深度h1，阱区30的深度h1大于第二掺杂区901的深度h3，第二掺杂区901的深度h3大于漏极区1001和源极区100的深度h4，漏极区1001和源极区100的深度h4大于第一掺杂区90的深度h2。其中，漏极区1001和源极区100的深度h4为第一掺杂区90深度h2的两倍。即H＞h1＞h3＞h4＞h2，且h4=2h2。其中，漏极区1001设置于第一掺杂区90的一侧，源极区100设置于第一掺杂区90的另一侧。
请参阅图7、图19和图20所示，在本发明一实施例中，衬底10和第二掺杂区901、第一掺杂区90中的掺杂离子为同一化合价离子，阱区30和漏极区1001、源极区100内的掺杂离子为同一化合价离子。其中，第一掺杂区90和第二掺杂区901内的掺杂离子离子可以是三价离子，例如硼离子。在其他实施例中，第一掺杂区90和第二掺杂区901内的掺杂离子离子可以是五价离子，例如磷离子。
请参阅图7、图19和图20所示，在本发明一实施例中，衬底10上设置的阱区30包括低度氧化区301和高度氧化区302，阱区30上设置的栅极包括设置在低度氧化区301上的第一栅极1，设置在高度氧化区302上的第二栅极2。其中第一栅极1为低压栅极，第二栅极2为高压栅极。第一栅极1包括设置在低度氧化区301上的第一低氧化层50a、设置在第一低氧化层50a上的第一多晶硅层60a。第二栅极2包括设置在高度氧化区302上的第二高氧化层40b、设置在第二高氧化层40b上的第二低氧化层50b、设置在第二低氧化层50b上的第二多晶硅层60b。根据本发明所述半导体结构的制造方法，在同一片衬底10上能包容多种类型器件，包括高压器件和低压器件，且器件的阈值电压稳定，当半导体器件的沟道宽度变窄，器件的阈值电压随之升高，逆窄宽度效应得到了改善。
请参阅图1-图22所示，本发明提供了一种半导体结构及其制造方法，能提供一种能容纳高压器件和低压器件的半导体结构，半导体结构的阈值电压稳定，当半导体结构中的沟道变窄，栅极的阈值电压能稳定升高，栅极的阈值电压不会随沟道变窄而减小。通过本发明提供的半导体结构的制造方法，获取的半导体器件高压区域和低压区域界线分明，且阈值电压掺杂均匀稳定，阈值电压区的掺杂损失小，有利于改善半导体器件的逆窄宽度效应。
在本说明书的描述中，参考术语“本实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (6)

1.一种半导体结构的制造方法，其特征在于，其至少包括：
提供一衬底，并形成浅槽隔离结构于所述衬底上；
向所述衬底内注入第一离子，形成阱区，所述阱区包括高压区和低压区；
氧化所述高压区和所述低压区的表层，形成高度氧化区和低度氧化区；
在所述高度氧化区和所述低度氧化区上形成栅极；
向所述阱区内注入第二离子，同时形成第一掺杂区和第二掺杂区，其中，所述第二离子穿透所述栅极并在所述栅极的覆盖区域形成所述第一掺杂区，所述第二离子在所述栅极的两侧且在所述第一掺杂区和所述浅槽隔离结构之间形成所述第二掺杂区，所述第二掺杂区和所述第一掺杂区相连通；以及
向所述第二掺杂区内注入第三离子，形成源极区和漏极区，且所述源极区和所述漏极区与所述第一掺杂区的边缘接触；
其中，所述源极区和所述漏极区的离子注入深度大于所述第一掺杂区的离子注入深度，所述源极区和所述漏极区的离子注入深度小于所述第二掺杂区的离子注入深度。
2.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，在注入所述第二离子前，在所述栅极的侧壁上形成侧墙。
3.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，形成所述高度氧化区的步骤包括：在高度氧化条件下，于所述高压区上沉积高氧化层。
4.根据权利要求3所述的一种半导体结构的制造方法，其特征在于，形成所述低度氧化区的步骤包括：在低度氧化条件下，沉积低氧化层于所述低压区上和所述高氧化层上。
5.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述第二离子为硼离子。
6.一种半导体结构，其特征在于，包括：
衬底；
浅槽隔离结构，设置于所述衬底上；
阱区，由注入所述衬底内的第一离子形成，且所述阱区包括氧化高压区的表层获得的高度氧化区和氧化低压区的表层获得的低度氧化区；
栅极，设置于所述高度氧化区和所述低度氧化区上；
第一掺杂区，由注入所述阱区的第二离子形成，且所述第一掺杂区由所述第二离子穿透所述栅极而形成于所述栅极的覆盖区域；
第二掺杂区，由注入所述阱区的所述第二离子形成，且所述第二掺杂区和所述第一掺杂区同时形成，所述第一掺杂区和所述第二掺杂区相连通，其中，所述第二掺杂区位于所述栅极的两侧，且所述第二掺杂区位于所述第一掺杂区和所述浅槽隔离结构之间；
源极区，由注入所述第二掺杂区内的第三离子形成；以及
漏极区，由注入所述第二掺杂区内的所述第三离子形成，其中，所述源极区和所述漏极区与所述第一掺杂区的边缘接触，且所述源极区和所述漏极区的深度大于所述第一掺杂区的深度，所述源极区和所述漏极区的深度小于所述第二掺杂区的深度。
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