CN211480035U - 一种半导体器件 - Google Patents
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Abstract
本实用新型公开一种半导体器件，属于集成电路技术领域。本实用新型的半导体器件包括：衬底；源极，形成于所述衬底中的一侧；漏极，形成于所述衬底中相对于所述源极的另一侧；栅极，其形成于所述衬底表面；第一隔离结构，其位于所述栅极邻近所述漏极的一侧，且由所述栅极中向下延伸至所述衬底中；第二隔离结构，其位于所述第一隔离结构邻近所述漏极的一侧，且由所述栅极中向下延伸至所述衬底中；所述第一隔离结构的深度与所述第一隔离结构的深度不相同。本实用新型在保证半导体器件的耐压性的同时，降低该区域的阻值，从而提高其饱和电流。
Description
技术领域
本实用新型属于集成电路技术领域，特别是涉及一种半导体器件。
背景技术
功率半导体器件在电力电子行业有着非常广泛的应用，是电子产品的基础元器件之一，在产业电子化升级过程中，越来越得到重视与应用。近年来，万物互联的呼声越来越高，以汽车、高铁为代表的交通工具，以光伏、风电为代表的新能源领域，以手机为代表的通信设备，以电视机、洗衣机、空调、冰箱为代表的消费级产品，都在不断提高电子化水平，其中又以新能源汽车的高度电子化最为引人注目，与此同时，工业、电网等传统行业也在加速电子化进程，几乎全行业的电子化发展，势必大大增加了对功率半导体器件的需求。
高压器件是高压功率集成电路中常采用的功率半导体器件，为了满足耐高压需求，可以采用在栅极下埋入隔离结构即在漂移区采用沟槽隔离技术来增大高压器件的击穿电压。虽然这种方法可以提高高压器件的耐压程度，但是隔离结构的加入会加大导通电阻，使饱和电流减少，从而降低高压器件的性能。
实用新型内容
本实用新型的目的在于提供一种半导体器件，解决了现有的半导体器件在漂移区采用沟槽隔离技术来增大击穿电压的同时带来的导通电阻大，高压器件的性能降低的问题。
为解决上述技术问题，本实用新型是通过以下技术方案实现的：
本实用新型提供一种半导体器件，其包括：
衬底；
源极，形成于所述衬底中的一侧；
漏极，形成于所述衬底中相对于所述源极的另一侧；
栅极，其形成于所述衬底表面；
第一隔离结构，其位于所述栅极邻近所述漏极的一侧，且由所述栅极中向下延伸至所述衬底中；
第二隔离结构，其位于所述第一隔离结构邻近所述漏极的一侧，且由所述栅极中向下延伸至所述衬底中；
所述第一隔离结构的深度与所述第一隔离结构的深度不相同。
在本实用新型的一个实施例中，所述第一隔离结构的深度大于所述第一隔离结构的深度。
在本实用新型的一个实施例中，所述第一隔离结构的深度大于所述第一隔离结构的深度。
在本实用新型的一个实施例中，所述第一隔离结构与所述第二隔离结构之间存在一第一预设间距。
在本实用新型的一个实施例中，所述第一预设间距为0-0.12μm。
在本实用新型的一个实施例中，所述第一隔离结构的深度为所述第二隔离结构深度的1/3倍-2/3倍。
在本实用新型的一个实施例中，所述第一隔离结构的深度为
在本实用新型的一个实施例中，所述第一隔离结构与所述第二隔离结构宽度之和为0.15-0.3μm。
在本实用新型的一个实施例中，所述栅极覆盖部分所述第二隔离结构。
在本实用新型的一个实施例中，所述栅极与所述衬底之间还包括一栅极氧化层。
本实用新型可以通过光阻定义不同深度沟槽的区域，以此有效合理地控制隔离结构的分布，通过定义深浅隔离结构搭配，在场效应管间利用深槽隔离结构进行有效地隔离，在场效应管高压区搭配不同分布的浅槽/深槽隔离结构，提供符合一定程度的耐压需求的同时，降低该区域的阻值，从而提高其饱和电流。本实用新型还可以通过刻蚀的方式减小现有深槽隔离结构的宽度，从而提供符合一定程度的耐压需求的同时，降低该区域的阻值，从而提高其饱和电流。
当然，实施本实用新型的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型半导体器件的制备方法流程图；
图2-图3为图1中对应步骤S2的结构示意图；
图4-图5中图1中对应步骤S3的结构示意图；
图6-图8为图1中对应步骤S4的结构示意图；
图9-图12为图1中对应步骤S5及步骤S6的结构示意图；
图13-图16为本实用新型多个实施例的结构示意图。
附图标记
| 001 | 衬底 | 002 | 源极 |
| 003 | 漏极 | 004 | 栅极 |
| 005 | 第一隔离结构 | 006 | 第二隔离结构 |
| 007 | 栅极氧化层 | 008 | 第一沟槽 |
| 009 | 第二沟槽 | 010 | 第三沟槽 |
| 011 | 垫氧化层 | 012 | 阻挡层 |
| 013 | 碳层 | 014 | 第一抗反射涂层 |
| 015 | 第一图案化光阻层 | 016 | 第二图案化光阻层 |
| 017 | 第二抗反射涂层 | 018 | P阱 |
| 019 | N阱 | 020 | 第三图案化光阻层 |
| 021 | 第三抗反射涂层 | 022 | 第四图案化光阻层 |
| 023 | 多晶硅层 |
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。
请参阅图1至图16，本实用新型提供了一种半导体器件，可以包括多个场效应管，相邻场效应管之间通过隔离结构进行隔离。本实用新型的半导体器件包括：衬底001、源极002、漏极003、位于源/漏极003之间的栅极004、位于栅极004邻近漏极003一侧的第一隔离结构005和位于第一隔离结构005邻近漏极003一侧的第二隔离结构006，其中第一隔离结构005的一端和第二隔离结构006的一端位于栅极004结构中，第一隔离结构005的另一端和第二隔离结构006的另一端延伸至衬底001中，第一隔离结构005的深度与第二隔离结构006的深度不相同，较深的隔离结构可命名为深槽隔离结构，较浅的隔离结构可命名为浅槽隔离结构，其中深槽隔离结构与常规的隔离结构深度相同。深槽隔离结构深度例如为
浅槽隔离结构的深度为深槽隔离结构深度的1/3倍-2/3倍，在一些实施例中，浅槽隔离结构例如为第一隔离结构005，其深度例如为第二隔离结构006深度的1/3倍-2/3倍，深槽隔离结构例如为第二隔离结构006，其深度例如可以为
第一隔离结构005和第二隔离结构006的宽度之和为0.15μm-0.3μm。第一隔离结构005的深度为第二隔离结构006深度的1/3倍-2/3倍，可以有效保证耐压需求的同时，降低该区域的阻值，从而降低其饱和电流。在其他一些实施例中，栅极004结构与衬底001之间还包括一栅极氧化层007，用于栅极004结构与源/漏极003和衬底001之间的绝缘。
请参阅图1至图16，具体的，其中衬底001可以包括但不仅限于单晶或多晶半导体材料，衬底001还可以包括本征单晶硅衬底001或掺杂的硅衬底001。该衬底001包括第一掺杂类型的衬底001，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述衬底001仅以P型衬底001作为示例，例如为P型硅衬底001。在一些实施例中，衬底001还可以为单晶硅衬底001，Ge衬底001，SiGe衬底001，绝缘体上硅(Silion On Insulation，SOI)或任意组合，根据器件的实际需求，可以选择合适的半导体材料作为衬底001，在此不作限定。在一些实施例中，衬底001还可以由化合物半导体材料组成，该化合物半导体材料例如为III-V族半导体材料或II-VI族半导体材料。本实施例中，采用的衬底001为一块掺杂浓度较低的P型半导体硅衬底001，然后在P型半导体表面上形成一层栅极氧化层007，本实施例中栅极氧化层007例如为二氧化硅(Si02)绝缘层。穿过栅极氧化层007形成延伸至衬底001中的第一隔离结构005和第二隔离结构006，第一隔离结构005和第二隔离结构006的另一端相互平齐且同时高于栅极氧化层007，第一隔离结构005的深度与第二隔离结构006的深度不相同。再在这个栅极氧化层007、第一隔离结构005和第二隔离结构006上通过化学气相沉积、物理气相沉积、光刻等技术在衬底001上形成栅极004。可以用半导体光刻、扩散工艺在衬底001上制作两个高掺杂浓度的N+区，并用例如金属铝引出两个电极，分别作为源极002和漏极003。
请参阅图1至图16，在其他一些实施例中，同样用上述相同的方法在一块掺杂浓度较低的N型半导体硅衬底001上，然后在N型半导体表面上形成一层栅极氧化层007，本实施例中栅极氧化层007例如为二氧化硅(Si02)绝缘层。穿过栅极氧化层007形成延伸至衬底001中的第一隔离结构005和第二隔离结构006，第一隔离结构005和第二隔离结构006的另一端相互平齐且同时高于栅极氧化层007，第一隔离结构005的深度与第二隔离结构006的深度不相同，较深的隔离结构为深槽隔离结构，较浅的隔离结构为浅槽隔离结构，其中深槽隔离结构与常规的隔离结构深度相同。再在这个栅极氧化层007、第一隔离结构005和第二隔离结构006上通过化学气相沉积、物理气相沉积、光刻等技术在衬底001上形成栅极004。可以用半导体光刻、扩散工艺在衬底001上制作两个高掺杂浓度的P+区，并用例如金属铝引出两个电极，分别作为源极002和漏极003。
请参阅图1至图16，在其他一些实施例中，第二隔离结构006的一端部分的位于栅极004结构中，形成栅极004场板，栅极004场板有利于避免器件在栅极004边缘处发生提前击穿，使电场分布更加平缓。栅极004场板结构的引入相当于在沟道表面提供额外的负电荷，对沟道内的电子具有耗尽作用，可增大沟道横向的耗尽区宽度，在栅极004场板边缘出现另一个尖峰电场，减小栅极004边缘的电场峰值，使沟道电场的分布更加平缓，从而有效提高器件的击穿电压。
请参阅图1至图16，在一些实施例中，第一隔离结构005的深度可以大于第二隔离结构006的深度，第一隔离结构005的深度也可以小于第二隔离结构006的深度，第一隔离结构005或第二隔离结构006中深度较深的与常规的隔离结构的深度相等，而第一隔离结构005或第二隔离结构006中深度较浅的，比常规的隔离结构的深度浅，在保持第一隔离结构005和第二隔离结构006宽度之和不大于常规隔离结构的条件下，深度的缩小使隔离结构的体积减小，使器件在保证耐压性的同时，减小了导通电阻。当第一隔离结构005的深度大于/小于第二隔离结构006深度时，第一隔离结构005与第二隔离结构006之间存在一第一预设间距，所述第一预设间距例如为0-0.12μm。
请参阅图1至图16，在其他一些实施例中，第一隔离结构005的深度可以等于第二隔离结构006的深度，当第一隔离结构005的深度等于第二隔离结构006的深度时，此时第一隔离结构005或第二隔离结构006的深度与常规的隔离结构的深度相等，此时第一隔离结构005与第二隔离结构006之间存在一第二预设间距，所述第二预设间距例如为0-0.12μm，此时第一隔离结构005与第二隔离结构006宽度之和小于常规隔离结构的宽度，由于宽度减小，使隔离结构的体积减小，所以在保持器件耐压性的同时，减小了导通电阻。
请参阅图1至图16，在其他一些实施例中，在衬底001上可以制备多个场效应管并通过常规隔离结构将多个场效应管之间进行隔离，获得本实用新型的半导体器件，所述常规隔离结构的深度与第一隔离结构005和第二隔离结构006中深度较深的一个深度相等。请参阅图1，图中仅示出了一个场效应管结构，但是，本领域技术人员应当理解，为使得图示能清楚的表达本申请的核心思想，图中仅以示意图的形式表示了半导体器件和结构，但这并不代表本实用新型涉及的半导体器件仅包括这些部分，公知的半导体器件结构和工艺步骤也可包含在其中。
请参阅图1至图16，本实用新型提供的半导体器件的制备方法，其至少包括以下步骤：
S1、提供一衬底001；
S2、通过第一次刻蚀在所述衬底001中形成第一沟槽008和第二沟槽009；
S3、对所述第一沟槽008或所述第二沟槽009进行第二次刻蚀，获得第三沟槽010；
S4、在所述第一沟槽008或所述第二沟槽009和所述第三沟槽010中填充隔离材料，获得第一隔离结构005和第二隔离结构006，所述第一隔离结构005的深度与所述第二隔离结构006的深度不相同；
S5、在所述衬底001表面形成栅极004，所述栅极004覆盖所述第一隔离结构005和所述第二隔离结构006；
S6、通过离子注入在所述栅极004远离所述第一隔离结构005和所述第二隔离结构006的一侧形成源极002，在所述栅极004靠近所述第一隔离结构005和所述第二隔离结构006的一侧形成漏极003。
结合图1至图16，对本实用新型半导体器件的制备方法的各步骤进行详述。
请参阅图1及图2，在步骤S1中，首先提供一衬底001，衬底001可以包括但不仅限于单晶或多晶半导体材料，衬底001还可以包括本征单晶硅衬底001或掺杂的硅衬底001。该衬底001包括第一掺杂类型的衬底001，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述衬底001仅以P型衬底001作为示例，例如为P型硅衬底001。在一些实施例中，衬底001还可以为单晶硅衬底001，Ge衬底001，SiGe衬底001，绝缘体上硅(Silion On Insulation，SOI)或任意组合，根据器件的实际需求，可以选择合适的半导体材料作为衬底001，在此不作限定。在一些实施例中，衬底001还可以由化合物半导体材料组成，该化合物半导体材料例如为III-V族半导体材料或II-VI族半导体材料。本实施例中，选用的衬底001为一块掺杂浓度较低的P型半导体硅衬底001。
请参阅图1及图2，在步骤S2中，在衬底001表面形成垫氧化层011，垫氧化层011的材料例如可为氧化硅或氮氧化硅，制备时可例如通过炉管氧化，快速热退火氧化，原位水蒸汽氧化或其他热氧化法形成氧化硅材质的垫氧化层011，对氧化硅执行氮化工艺可形成氮氧化硅，其中所述氮化工艺可以是高温炉管氮化，快速热退火氮化，等离子体氮化或其他氮化工艺。
请参阅图1及图2，在步骤S2中，在垫氧化层011表面形成阻挡层012，垫氧化层011的作用是用于减小衬底001与阻挡层012之间的应力，也用于后期形成栅极氧化层007，而阻挡层012用于在后续的的刻蚀工艺中保护有源区，在本实施例中，阻挡层012的材料可例如为氮化硅，制备时可例如通过化学气相沉积技术形成阻挡层012，此处的化学气相沉积技术可以为低压化学气相沉积方法，也可以为等离子体增强化学气相沉积方法。
请参阅图1及图2，在其他实施例中，在步骤S2中，还可以通过物理气相沉积或化学气相沉积在阻挡层012上形成碳层013和/或第一抗反射涂层014，有利于之后的光刻工艺进行。
请参阅图1至图3，在步骤S2中，在阻挡层012上形成第一图案化光阻层015，第一图案化光阻层015暴露部分阻挡层012，由第一图案化光阻层015定义出第一沟槽008和第二沟槽009的位置，对应第一图案化光阻层015定义的位置进行第一次刻蚀获得第一沟槽008和第二沟槽009。在本实施例中，可例如利用反应离子刻蚀或等离子体刻蚀工艺进行第一次刻蚀，即通过反应离子刻蚀或等离子体刻蚀工艺依次刻蚀阻挡层012及垫氧化层011，以暴露出衬底001的表面材料，然后利用含氟刻蚀气体，以阻挡层012及垫氧化层011为掩膜对衬底001进行刻蚀，从而形成延伸入衬底001中的第一沟槽008和第二沟槽009，第一沟槽008和第二沟槽009之间设有一第一预设间距，所述第一预设间距例如为0-0.12μm。
请参阅图1至图3，在步骤S2中，在一些实施例中，可例如利用旋涂法在所述阻挡层012上形成光刻胶层，经过曝光，显影工艺，在所述光刻胶层上形成开口，获得第一图案化光阻层015，以第一图案化光阻层015为掩膜，去除位于所述开口图案下的所述阻挡层012及所述垫氧化层011，直至露出所述衬底001。然后可以采用湿法清洗去除光刻胶层，再以阻挡层012及垫氧化层011为掩膜，用干法刻蚀法刻蚀衬底001，刻蚀至衬底001中停止形成第一沟槽008和第二沟槽009。第一沟槽008和第二沟槽009贯穿垫氧化层011和阻挡层012，并延伸至衬底001中，在一些实施例中，还可以在阻挡层012上设置第一抗反射涂层014，通过第一抗反射涂层014对刻蚀光束起到减反射的作用，在刻蚀后采用湿法清洗去除。
请参阅图3至图5，在步骤S3中，遮挡其中一沟槽，对另一沟槽进行第二次刻蚀，获得第三沟槽010。在步骤S2的基础上，在阻挡层012上形成第二图案化光阻层016，在此过程中第二图案化光阻层016填充第一沟槽008和第二沟槽009，由第二图案化光阻层016定义出第三沟槽010的位置，所定义的第三沟槽010的位置可以对应原第一沟槽008或第二沟槽009的位置，沿原第一沟槽008或第二沟槽009向下对衬底001进行第二次刻蚀，获得第三沟槽010。在本实施例中，可例如利用反应离子刻蚀或等离子体刻蚀工艺进行第二次刻蚀，即通过反应离子刻蚀或等离子体刻蚀工艺沿原第一沟槽008或第二沟槽009向下进行刻蚀，获得第三沟槽010，第三沟槽010的深度与第一沟槽008或第二沟槽009的深度不相同。
请参阅图3至图5，在步骤S3中，在一些实施例中，可例如利用旋涂法在所述阻挡层012上形成光刻胶层，光刻胶层填充第一沟槽008和第二沟槽009，经过曝光，显影工艺，在所述光刻胶层上形成开口，获得第二图案化光阻层016，由第二图案化光阻层016定义出第三沟槽010的位置，所定义的第三沟槽010的位置可以对应原第一沟槽008或第二沟槽009的位置，以第二图案化光阻层016为掩膜，去除位于所述开口图案下的衬底001，即沿原第一沟槽008或第二沟槽009向下对衬底001进行第二次刻蚀，获得第三沟槽010，然后可以采用湿法清洗去除剩余光刻胶层。
请参阅图3至图5，在步骤S3中，在一些实施例中，在步骤S2的基础上，还可以在阻挡层012上依次形成第二抗反射涂层017和第二图案化光阻层016，第二抗反射涂层017填充第一沟槽008和第二沟槽009，由第二图案化光阻层016定义出第三沟槽010的位置，所定义的第三沟槽010的位置可以对应原第一沟槽008或第二沟槽009的位置，沿原第一沟槽008或第二沟槽009向下对第二抗反射涂层017和衬底001进行第二次刻蚀，获得第三沟槽010。在本实施例中，可例如利用反应离子刻蚀或等离子体刻蚀工艺进行第二次刻蚀，即通过反应离子刻蚀或等离子体刻蚀工艺沿原第一沟槽008或第二沟槽009向下进行刻蚀，获得第三沟槽010。本实施例中，具体的，通过反应离子刻蚀或等离子体刻蚀工艺沿原第二沟槽009向下对衬底001进行刻蚀，获得第三沟槽010。
请参阅图3至图5，在步骤S3中，在一些实施例中，可例如利用旋涂法在所述阻挡层012上依次形成第二抗反射涂层017和光刻胶层，第二抗反射涂层017填充第一沟槽008和第二沟槽009，经过曝光，显影工艺，在所述光刻胶层上形成开口，获得第二图案化光阻层016，由第二图案化光阻层016定义出第三沟槽010的位置，所定义的第三沟槽010的位置可以对应原第一沟槽008或第二沟槽009的位置，以第二图案化光阻层016为掩膜，去除位于所述开口图案下的第二抗反射涂层017和衬底001，即沿原第一沟槽008或第二沟槽009向下对第二抗反射涂层017和衬底001进行第二次刻蚀，获得第三沟槽010，然后可以采用湿法清洗去除第二抗反射涂层017和光刻胶层。
请参阅图6至图16，在步骤S4中，在第一沟槽008或第二沟槽009和第三沟槽010中填充隔离材料，获得第一隔离结构005和第二隔离结构006。利用高密度等离子体化学气相沉积法在阻挡层012上沉积隔离材料，以填充第一沟槽008或第二沟槽009和第三沟槽010，然后例如通过化学机械研磨使得第一沟槽008或第二沟槽009和第三沟槽010内的隔离材料的上表面与阻挡层012的上表面齐平，采用干法或湿法刻蚀去除阻挡层012以暴露出垫氧化层011，以形成第一隔离结构005和第二隔离结构006，第一隔离结构005的深度与第二隔离结构006的深度不相同，具体的，第一隔离结构005的深度可以比第二隔离结构006的深度深，第一隔离结构005的深度也可以比第二隔离结构006的深度浅，第一隔离结构005与第二隔离结构006之间存在一第一预设间距，第一预设间距例如为0-0.12μm，较深的隔离结构可命名为深槽隔离结构，较浅的隔离结构可命名为浅槽隔离结构，其中深槽隔离结构与常规的隔离结构深度相同。深槽隔离结构深度例如为
浅槽隔离结构的深度为深槽隔离结构深度的1/3倍-2/3倍，在一些实施例中，浅槽隔离结构例如为第一隔离结构005，其深度例如为第二隔离结构006深度的1/3倍-2/3倍，深槽隔离结构例如为第二隔离结构006，其深度例如可以为
第一隔离结构005和第二隔离结构006的宽度之和为0.15μm-0.3μm。在保持第一隔离结构005和第二隔离结构006宽度之和不大于常规隔离结构的条件下，深度的缩小使隔离结构的体积减小，使器件在保证耐压性的同时，减小了导通电阻，即可以有效保证耐压需求的同时，降低该区域的阻值，从而降低其饱和电流。本实施例中例如采用湿法刻蚀的方法去除阻挡层012，所述湿法刻蚀的试剂例如为磷酸或氢氟酸。在本实施例中，隔离材料例如为氧化硅，氮化硅或氮氧化硅。
请参阅图6至图16，在其他一些实施例中，第一隔离结构005的深度与第二隔离结构006的深度相同，即第一隔离结构005的深度与第二隔离结构006的深度相等，且第一隔离结构005的深度与第二隔离结构006的深度与常规隔离结构的深度相等，当第一隔离结构005的深度与第二隔离结构006的深度相等时，第一隔离结构005与第二隔离结构006之间设有第二预设间距，第二预设间距例如为0-0.12μm，第一隔离结构005与第二隔离结构006宽度之和小于常规隔离结构的宽度，由于宽度减小，使隔离结构的体积减小，所以在保持器件耐压性的同时，减小了导通电阻。在本实施例中，与第一隔离结构005对应的第一沟槽008和与第二隔离结构006对应的第三沟槽010可以同时通过一次刻蚀工艺完成。
请参阅图9，在步骤S4中，在去除了阻挡层012之后，对衬底001的不同区域进行不同类型的离子注入，例如在图中所示的一个场效应管所对应的衬底001区域的一侧形成P阱018，另一侧形成N阱019，所采用的离子注入源优选为磷源、硼源或氟源。
请参阅图9，在步骤S5中，在垫氧化层011表面形成第三图案化光阻层020，第三图案化光阻层020暴露部分垫氧化层011，由第三图案化光阻层020定义出栅极氧化层007的位置，对应第三图案化光阻层020定义的位置进行第三次刻蚀获得栅极氧化层007。在本实施例中，可例如利用反应离子刻蚀或等离子体刻蚀工艺进行第三次刻蚀，即通过反应离子刻蚀或等离子体刻蚀工艺刻蚀垫氧化层011，以暴露出衬底001的表面材料，剩余的垫氧化层011形成栅极氧化层007。
请参阅图9，在步骤S5中，在一些实施例中，可例如利用旋涂法在所述垫氧化层011上形成光刻胶层，经过曝光，显影工艺，在所述光刻胶层上形成开口，获得第三图案化光阻层020，由第三图案化光阻层020定义出栅极氧化层007的位置，通过反应离子刻蚀或等离子体刻蚀工艺刻蚀垫氧化层011，以暴露出衬底001的表面材料，刻蚀后剩余的垫氧化层011形成栅极氧化层007，然后可以采用湿法清洗去除光刻胶层。
请参阅图9，在步骤S5中，在一些实施例中，在步骤S4的基础上，在垫氧化层011表面依次形成第三抗反射涂层021和第三图案化光阻层020，第三图案化光阻层020暴露部分第三抗反射涂层021，由第三图案化光阻层020定义出栅极氧化层007的位置，对应第三图案化光阻层020定义的位置进行第三次刻蚀获得栅极氧化层007。在本实施例中，可例如利用反应离子刻蚀或等离子体刻蚀工艺进行第三次刻蚀，即通过反应离子刻蚀或等离子体刻蚀工艺刻蚀第三抗反射涂层021和垫氧化层011，以暴露出衬底001的表面材料，然后可以采用湿法清洗去除第三抗反射涂层021和剩余第三图案化光阻层020，刻蚀后剩余的垫氧化层011形成栅极氧化层007。
请参阅图10，在步骤S5中，在衬底001、栅极氧化层007、第一隔离结构005和第二隔离结构006上沉积多晶硅层023，所述多晶硅层023覆盖衬底001、栅极氧化层007、第一隔离结构005和第二隔离结构006表面，再对沉积的多晶硅层023进行平坦化处理。上述的沉积过程和平坦化过程优选采用本领域的常规技术即可，比如采用化学机械平坦化方法对多晶硅层023进行平坦化。
请参阅图11和图12，在步骤S5中，在多晶硅层023表面形成第四图案化光阻层022，第四图案化光阻层022暴露部分多晶硅层023，由第四图案化光阻层022定义出栅极004的位置，对应第四图案化光阻层022定义的位置进行第四次刻蚀获得栅极004。在本实施例中，可例如利用反应离子刻蚀或等离子体刻蚀工艺进行第四次刻蚀，即通过反应离子刻蚀或等离子体刻蚀工艺刻蚀多晶硅层023，蚀刻掉第四图案化光阻层022图案位置所对应的多晶硅层023，再移除第四图案化光阻层022，则获得栅极004。
请参阅图11，在步骤S5中，在一些实施例中，可例如利用旋涂法在所述多晶硅层023上形成光刻胶层，经过曝光，显影工艺，在所述光刻胶层上形成开口，获得第四图案化光阻层022，由第四图案化光阻层022定义出栅极004的位置，通过反应离子刻蚀或等离子体刻蚀工艺刻蚀多晶硅层023，以暴露出衬底001的表面材料，刻蚀后剩余的垫氧化层011形成栅极氧化层007，蚀刻掉第四图案化光阻层022图案位置所对应的多晶硅层023，然后可以采用湿法清洗去除光刻胶层。
请参阅图12，在步骤S6中，通过离子注入在栅极004远离第一隔离结构005和第二隔离结构006的一侧形成源极002，在栅极004靠近第一隔离结构005和第二隔离结构006的一侧形成漏极003。
请参阅图1至图16，本实用新型利用第一次刻蚀形成一个较浅沟槽的隔离结构即浅槽隔离结构，再利用第二次刻蚀形成一个较深沟槽的隔离结构即深槽隔离结构，其中深槽隔离结构与常规沟槽隔离结构的深度相等，深槽隔离结构是在原有浅槽隔离结构区域进行二次精确刻蚀而形成的，通过两次刻蚀形成不同深度沟槽的区域可以有效合理地控制深浅槽隔离结构的分布，通过深浅槽隔离结构搭配，在场效应管间利用深槽隔离结构进行有效地隔离，在场效应管高压区域搭配不同分布的浅槽/深槽隔离结构，此工艺方法可以合理控制深浅沟槽分布，达到保证器件耐压性的同时，降低该区域的阻值，减小导通电阻的目的，从而提高其饱和电流。
以上公开的本实用新型选实施例只是用于帮助阐述本实用新型。优选实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本实用新型。本实用新型仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体器件，其特征在于，其包括：
衬底；
源极，形成于所述衬底中的一侧；
漏极，形成于所述衬底中相对于所述源极的另一侧；
栅极，其形成于所述衬底表面；
第一隔离结构，其位于所述栅极邻近所述漏极的一侧，且由所述栅极中向下延伸至所述衬底中；
第二隔离结构，其位于所述第一隔离结构邻近所述漏极的一侧，且由所述栅极中延伸至所述衬底中；
所述第一隔离结构的深度与所述第一隔离结构的深度不相同。
2.根据权利要求1所述一种半导体器件，其特征在于，所述第一隔离结构的深度大于所述第一隔离结构的深度。
3.根据权利要求1所述一种半导体器件，其特征在于，所述第一隔离结构的深度大于所述第一隔离结构的深度。
4.根据权利要求2或3所述一种半导体器件，其特征在于，所述第一隔离结构与所述第二隔离结构之间存在一第一预设间距。
5.根据权利要求4所述一种半导体器件，其特征在于，所述第一预设间距为0-0.12μm。
6.根据权利要求1所述一种半导体器件，其特征在于，所述第一隔离结构的深度为所述第二隔离结构深度的1/3倍-2/3倍。
7.根据权利要求1所述一种半导体器件，其特征在于，所述第一隔离结构的深度为
8.根据权利要求1所述一种半导体器件，其特征在于，所述第一隔离结构与所述第二隔离结构宽度之和为0.15μm-0.3μm。
9.根据权利要求1所述一种半导体器件，其特征在于，所述栅极覆盖部分所述第二隔离结构。
10.根据权利要求1所述一种半导体器件，其特征在于，所述栅极与所述衬底之间还包括一栅极氧化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202020333222.6U CN211480035U (zh) | 2020-03-17 | 2020-03-17 | 一种半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202020333222.6U CN211480035U (zh) | 2020-03-17 | 2020-03-17 | 一种半导体器件 |
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| Publication Number | Publication Date |
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| CN211480035U true CN211480035U (zh) | 2020-09-11 |
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ID=72360506
Family Applications (1)
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|---|---|
| CN (1) | CN211480035U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111276532A (zh) * | 2020-03-17 | 2020-06-12 | 合肥晶合集成电路有限公司 | 一种半导体器件及其制备方法 |
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2020
- 2020-03-17 CN CN202020333222.6U patent/CN211480035U/zh active Active
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