CN113937005A - 金属氧化物半导体晶体管的制造方法 - Google Patents
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Abstract
本发明提供一种金属氧化物半导体晶体管的制造方法，先通过垂直离子注入的方式对栅极结构两侧的待注入区域的衬底进行重掺杂离子注入，以在衬底内形成重掺杂源漏区，然后通过去除衬底上的部分厚度的侧墙层，可以减薄所述侧墙层的厚度，使得轻掺杂离子注入中的部分掺杂离子能够穿过所述侧墙层从而进入侧墙层下方的衬底内，由此达到对衬底进行轻掺杂离子注入的目的，从而通过轻掺杂离子注入形成的轻掺杂源漏区来缓解电场强度，进而改善热载流子注入效应。此外，由于先形成侧墙层，然后再进行所述重掺杂离子注入和轻掺杂离子注入，相比现有技术，在进行所述重掺杂离子注入和轻掺杂离子注入的过程中，可节省一层掩膜，从而节省工艺成本。
Description
技术领域
本发明涉及半导体集成电路领域，特别涉及一种金属氧化物半导体晶体管的制造方法。
背景技术
在金属氧化物半导体晶体管的制造过程中，通常需要对衬底进行轻掺杂离子注入和重掺杂离子注入以形成源漏掺杂区。具体的过程包括：步骤一，提供衬底，衬底上形成有栅极结构；步骤二，在衬底上形成图形化的第一光刻胶层，图形化的第一光刻胶层暴露出部分衬底；步骤三，以图形化的第一光刻胶层为掩膜，对栅极结构两侧的所述衬底进行轻掺杂（LDD）以形成轻掺杂区；步骤四，去除图形化的第一光刻胶层；步骤五，在栅极结构的侧壁上形成侧墙；步骤六，形成图形化的第二光刻胶层，图形化的第二光刻胶层覆盖部分衬底；步骤七，以图形化的第二光刻胶层为掩膜对衬底进行离子注入，以在衬底中形成重掺杂区。由上述工艺步骤可知，其使用的掩膜较多，工艺流程较复杂，使得成本增加，并且，在步骤七中，对衬底进行离子注入时，由于栅极结构的侧壁上形成有侧墙，会阻挡离子注入中的掺杂离子，导致热载流子注入效应（HCI）改善效果不佳。
发明内容
本发明的目的在于提供一种金属氧化物半导体晶体管的制造方法，以简化工艺流程、节省掺杂离子注入工艺的掩膜以及改善热载流子注入效应。
为实现上述目的，本发明提供一种金属氧化物半导体晶体管的制造方法，所述金属氧化物半导体晶体管的制造方法包括：提供衬底，所述衬底上形成有栅极结构；在所述衬底上形成侧墙层，所述侧墙层至少覆盖所述栅极结构的侧壁；形成图形化的掩膜层，所述图形化的掩膜层暴露所述栅极结构、所述侧墙层以及暴露所述栅极结构两侧的待注入区域的衬底；以所述图形化的掩膜层以及所述侧墙层为掩膜，通过垂直离子注入的方式对所述栅极结构两侧的待注入区域的衬底进行重掺杂离子注入，以在所述衬底内形成重掺杂源漏区；通过干法刻蚀工艺去除部分厚度的所述侧墙层；以及，以所述图形化的掩膜层以及剩余的侧墙层为掩膜，通过倾斜离子注入的方式，对所述侧墙层底部及所述栅极结构两侧待注入区域的衬底进行轻掺杂离子注入，以在所述衬底内形成轻掺杂源漏区，所述轻掺杂源漏区的掺杂离子浓度小于所述重掺杂源漏区的掺杂离子浓度。
可选的，在所述的金属氧化物半导体晶体管的制造方法中，所述侧墙层包括材料不同的第一侧墙层和第二侧墙层，所述第一侧墙层覆盖所述栅极结构的侧壁并延伸覆盖部分所述衬底，所述第二侧墙层覆盖所述第一侧墙层。
可选的，在所述的金属氧化物半导体晶体管的制造方法中，所述第一侧墙层的材料为氧化硅，通过热氧化工艺或者原子层沉积工艺形成所述第一侧墙层；所述第二侧墙层的材料为氮化硅或者氮氧化硅，通过化学气相沉积工艺或者原子层沉积工艺形成所述第二侧墙层。
可选的，在所述的金属氧化物半导体晶体管的制造方法中，在通过干法刻蚀工艺去除部分厚度的所述侧墙层时，去除的部分厚度的所述侧墙层为所述第二侧墙层，所述干法刻蚀工艺采用的刻蚀气体包括四氟化碳、二氟甲烷和氮气中的至少一种。
可选的，在所述的金属氧化物半导体晶体管的制造方法中，所述重掺杂离子注入的掺杂离子的导电类型与所述轻掺杂离子注入的掺杂离子的导电类型相同，且所述重掺杂离子注入的掺杂离子与所述轻掺杂离子注入的掺杂离子不同。
可选的，在所述的金属氧化物半导体晶体管的制造方法中，所述重掺杂离子注入的掺杂离子的导电类型与所述轻掺杂离子注入的掺杂离子的导电类型均为N型，则所述重掺杂离子注入的掺杂离子为砷离子，以及轻掺杂离子注入的掺杂离子为磷离子，或者，所述重掺杂离子注入的掺杂离子的导电类型与所述轻掺杂离子注入的掺杂离子的导电类型均为P型，则所述重掺杂离子注入的掺杂离子为硼离子，以及所述轻掺杂离子注入的掺杂离子为镓离子。
可选的，在所述的金属氧化物半导体晶体管的制造方法中，在进行所述重掺杂离子注入时，注入剂量为3.0E15/cm2~5.0E15/cm2，注入能量为75 kev~105kev；在进行所述轻掺杂离子注入时，注入剂量为1.0E13/cm2~5.0E13/cm2，注入能量为75 kev~105kev。
可选的，在所述的金属氧化物半导体晶体管的制造方法中，在进行所述轻掺杂离子注入时，掺杂离子的注入角度为40°~45°，其中，所述掺杂离子的注入角度为掺杂离子的注入方向与所述衬底的法线之间的夹角。
可选的，在所述的金属氧化物半导体晶体管的制造方法中，所述图形化的掩膜层为图形化的光刻胶层；在形成所述轻掺杂源漏区之后，所述金属氧化物半导体晶体管的制造方法还包括利用灰化工艺去除所述图形化的掩膜层。
可选的，在所述的金属氧化物半导体晶体管的制造方法中，在形成所述轻掺杂源漏区之后，还对所述衬底进行退火处理，以激活所述重掺杂源漏区和所述轻掺杂源漏区中的掺杂离子，其中，所述退火处理的温度为900℃至1000℃。
在本发明提供的金属氧化物半导体晶体管的制造方法中，先形成图形化的掩膜层，所述图形化的掩膜层暴露所述栅极结构、所述侧墙层以及暴露所述栅极结构两侧的待注入区域的衬底，然后通过垂直离子注入的方式对栅极结构两侧的待注入区域的衬底进行重掺杂离子注入，以在所述衬底内形成重掺杂源漏区，然后通过去除衬底上的部分厚度的所述侧墙层，可以减薄所述侧墙层的厚度，使得轻掺杂离子注入中的部分掺杂离子能够穿过所述侧墙层从而进入侧墙层下方的衬底内，由此达到对衬底进行轻掺杂离子注入的目的，通过轻掺杂离子注入形成的轻掺杂源漏区来缓解电场强度，进而改善热载流子注入效应，提高晶体管的性能以及延长晶体管的使用寿命。此外，由于先形成侧墙层，且轻掺杂离子注入在重掺杂离子注入之后，故在进行所述轻掺杂离子注入时，无需额外的掩膜层，可节省一层掩膜及省去一道光刻工艺，从而节省工艺成本，并减少工艺制程，节省工艺时间。
附图说明
图1是本发明实施例的金属氧化物半导体晶体管的制造方法的流程示意图。
图2至图7是本发明实施例的金属氧化物半导体晶体管的制造方法中形成的结构示意图。
其中，附图标记说明如下：100-衬底；101-栅氧化层；110-栅极结构；120-侧墙层；121-第一侧墙层；122-第二侧墙层；130-图形化的掩膜层；140-重掺杂源漏区；150-轻掺杂源漏区。
具体实施方式
以下结合附图和具体实施例对本发明提出的金属氧化物半导体晶体管的制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1是本发明实施例的金属氧化物半导体晶体管的制造方法的流程示意图。参考图1所示，本实施例提供一种金属氧化物半导体晶体管的制造方法，包括如下步骤：步骤S1：提供衬底，所述衬底上形成有栅极结构；步骤S2：在所述衬底上形成侧墙层，所述侧墙层至少覆盖所述栅极结构的侧壁；步骤S3：形成图形化的掩膜层，所述图形化的掩膜层暴露所述栅极结构、所述侧墙层以及暴露所述栅极结构两侧的待注入区域的衬底；步骤S4：以所述图形化的掩膜层以及所述侧墙层为掩膜，通过垂直离子注入的方式对所述栅极结构两侧的待注入区域的衬底进行重掺杂离子注入，以在所述衬底内形成重掺杂源漏区；步骤S5：通过干法刻蚀工艺去除部分厚度的所述侧墙层；以及，步骤S6：以所述图形化的掩膜层以及剩余的侧墙层为掩膜，通过倾斜离子注入的方式对所述侧墙层底部及所述栅极结构两侧的待注入区域的衬底进行轻掺杂离子注入，以在所述衬底内形成轻掺杂源漏区，所述轻掺杂源漏区的掺杂离子浓度小于所述重掺杂源漏区的掺杂离子浓度。
图2至图7是本发明实施例的金属氧化物半导体晶体管的制造方法中形成的结构示意图。下文将结合图2至图7对本实施例的金属氧化物半导体晶体管的制造方法进行更详细的描述。
首先，参考图2，执行步骤S1，提供衬底100，所述衬底100上形成有栅极结构110。所述衬底100的材料可以包括硅、锗、硅锗或碳化硅等，本实施例中的衬底100为硅衬底。所述衬底100可以为N型衬底，所述衬底100中形成有阱区，所述阱区为P型阱区。所述衬底100上形成有栅极结构110，所述栅极结构110的材料为多晶硅，其可通过化学气相沉积的方法形成。在其他实施例中，所述衬底100可以为P型衬底，所述衬底100中形成有阱区，所述阱区为N型阱区。
此外，所述衬底100与所述栅极结构110之间还具有一层栅氧化层101，所述栅氧化层101用于隔离所述衬底100与所述栅极结构110，所述栅氧化层101的材料可以为氧化硅，其厚度例如为50埃~60埃。
接着，参考图3，执行步骤S2，在所述衬底100上形成侧墙层120，所述侧墙层120至少覆盖所述栅极结构110的侧壁。本实施例中，所述侧墙层120包括材料不同的第一侧墙层121和第二侧墙层122，所述第一侧墙层121覆盖所述栅极结构110的侧壁并延伸覆盖部分所述衬底100，所述第二侧墙层122覆盖所述第一侧墙层121，材料不同的第一侧墙层121和第二侧墙层122相结合，有利于提高侧墙层120的隔离性能，并且由于所述第一侧墙层121的材料与所述第二侧墙层122的材料不同，使得后续在去除所述第二侧墙层122时不会对所述第一侧墙层121造成影响。
本实施例中，所述第一侧墙层121的材料为氧化硅，可通过热氧化工艺或者原子层沉积工艺形成。所述第二侧墙层122的材料为氮化硅或者氮氧化硅，可通过化学气相沉积工艺或者原子层沉积工艺形成。本实施例中，第一侧墙层121通过热氧化工艺形成，可以在高温炉内执行，所述第一侧墙层121覆盖所述栅极结构110的侧壁并延伸覆盖部分衬底100，且利用热氧化工艺形成的第一侧墙层121具有很好的光滑平整度，与后续形成的第二侧墙层122可以形成有良好的界面。所述第一侧墙层121的厚度范围例如为50埃～100埃。
本实施例中，所述第二侧墙层122的材料为氮化硅，可通过原子层沉积工艺形成，采用原子层沉积工艺形成所述第二侧墙层122，使得所述第二侧墙层122具有较高的台阶覆盖性以及能够严格控制所述第二侧墙层122的沉积厚度，使得所述第二侧墙层122的厚度均匀，并有利于后续将其去除。
示例性的，所述第一侧墙层121和所述第二侧墙层122的形成方法包括：首先，可以，采用热氧化工艺形成第一侧墙材料层（未图示），例如在900℃～1000℃范围内加热所述衬底100；并同时以1600sccm～2000sccm的流量将氧气通入所述衬底100所在的腔室内，以氧化所述衬底100表面、以及栅极结构110的表面，所述衬底100表面及栅极结构110表面的硅在900℃～1000℃范围内加热被氧化而形成第一侧墙材料层，即，所述第一侧墙材料层覆盖所述栅极结构110的顶部和侧壁以及所述衬底100。
然后，采用原子层沉积工艺沿着第一侧墙材料层的表面形成第二侧墙材料层（未图示），即第二侧墙材料层覆盖第一侧墙材料层的表面。接着，刻蚀所述二侧墙材料层，并保留栅极结构100侧壁上的第二侧墙材料层以构成第二侧墙层122，并暴露出第一侧墙材料层。以及，刻蚀暴露出的第一侧墙材料层，以形成第一侧墙层121，所述第一侧墙层121覆盖所述栅极结构110的侧壁及部分所述衬底100。
在刻蚀所述第一侧墙材料层和所述第二侧墙材料层时，可采用干法刻蚀工艺，如反应离子刻蚀工艺或者各向异性等离子体刻蚀工艺。本实施例中，采用各向异性等离子体刻蚀工艺进行刻蚀，利于控制，能够减少过刻蚀。
参考图4，执行步骤S3，形成图形化的掩膜层130，所述图形化的掩膜层130暴露所述栅极结构110、所述侧墙层120以及暴露所述栅极结构110两侧的待注入区域的衬底100。所述图形化的掩膜层130可以为图形化的光刻胶层。所述图形化的掩膜层130的具体形成方法包括：在所述衬底100上旋涂光刻胶，以使光刻胶均匀，然后对所述光刻胶进行曝光及显影以形成图形化的掩膜层130，所述图形化的掩膜层130具有一开口，所述开口暴露出所述栅极结构110和所述侧墙层120以及暴露出所述栅极结构110两侧的部分所述衬底100，所述图形化的掩膜层130可作为轻掺杂离子注入和重掺杂离子注入的掩膜。
执行步骤S4，如图4所示，以所述图形化的掩膜层130和所述侧墙层120为掩膜，通过垂直离子注入的方式对所述栅极结构110两侧的待注入区域的衬底100进行重掺杂离子注入，以在所述衬底100内形成重掺杂源漏区140，重掺杂离子注入方向如图4中的箭头a所示。
由于所述侧墙层120的存在，且利用垂直离子注入的方式对所述衬底100进行重掺杂离子注入，因为沟道区（栅极结构110与衬底100之间的区域）上有栅极结构110和侧墙层120的阻挡，所述沟道区内注入的掺杂离子较浅或者几乎没有掺杂离子注入，还可完成对栅极结构110的掺杂离子注入，并可防止大剂量的源漏注入过于接近沟道以致可能发生源漏穿通的问题。
进一步的，因为栅极结构110两侧的待注入区域的衬底100上没有掩膜层阻挡，因此注入的掺杂离子较深。在进行所述重掺杂离子注入时，注入剂量为3.0E15/cm2~5.0E15/cm2，注入能量为75 kev~105kev。以及，本实施例中，所述重掺杂离子注入的掺杂离子的导电类型为N型，例如砷离子，所述重掺杂源漏区140用于与外部电路连接，利用所述砷离子可以加强所述重掺杂源漏区的信号。在其他的实施例中，所述重掺杂离子注入的掺杂离子的导电类型也可为P型，例如硼离子。
参考图5，执行步骤S5，通过干法刻蚀工艺去除部分厚度的所述侧墙层120。具体的，去除的部分厚度的所述侧墙层120为所述第二侧墙层122。由于后续的轻掺杂离子注入采用倾斜离子注入的方式，而侧墙层120会阻挡轻掺杂离子注入，故会导致掺杂离子无法有效穿过侧墙层120而进入衬底100内，因此导致热载流子注入效应（HCI）改善效果不佳，故本实施例中，通过去除部分厚度的所述侧墙层120，由此减薄所述侧墙层120的厚度，保证后续的轻掺杂离子注入中的掺杂离子可有效穿透剩余的侧墙层120而进入衬底100内。
其中，在通过所述干法刻蚀工艺去除所述第二侧墙层122时，采用的刻蚀气体包括四氟化碳、二氟甲烷和氦气中的至少一种。由于，所述第二侧墙层122与所述第一侧墙层121的材料不同，故在去除所述第二侧墙层122时，几乎不会对第二侧墙层122造成损伤，可以保证第一侧墙层121的完整，并可利用所述第一侧墙层121保护栅极结构110的侧壁。四氟化碳的气体流量为10sccm至40sccm，二氟甲烷的气体流量为150sccm至200sccm，氮气的气体流量为110sccm至120sccm，压强为20mtorr至70mtorr，刻蚀时间为10s至50s，射频功率为100W至100W，电压为35V至50V。
参考图6，执行步骤S6，以所述图形化的掩膜层130以及剩余的侧墙层120为掩膜，通过倾斜离子注入的方式对所述侧墙层120底部及所述栅极结构110两侧的待注入区域的衬底100进行轻掺杂离子注入，以在所述衬底100内形成轻掺杂源漏区150，所述轻掺杂源漏区150的掺杂离子浓度小于所述重掺杂源漏区140的掺杂离子浓度。
具体的，在进行所述轻掺杂离子注入时，以所述图形化的掩膜层130以及剩余的侧墙层120为掩膜，对所述侧墙层120底部及所述栅极结构110两侧的待注入区域的衬底100进行轻掺杂离子注入，以形成所述轻掺杂源漏区150。本实施例中，由于先形成侧墙层120，然后再进行所述重掺杂离子注入和轻掺杂离子注入，故重掺杂离子注入和轻掺杂离子注入可采用同一层图形化的掩膜层130，在进行所述重掺杂离子注入和轻掺杂离子注入的过程中，相比现有技术，在保证晶体管的性能的前提下，可节省一层掩膜，即减少了一道光刻工艺，从而节省工艺成本，并减少工艺制程，节省工艺时间。
进一步的，在进行所述轻掺杂离子注入时，注入剂量为1.0E13/cm2~5.0E13/cm2，注入能量为75 kev~105kev。所述重掺杂离子注入的掺杂离子的导电类型为N型时，则所述轻掺杂离子注入的掺杂离子的导电类型也为N型，例如磷离子，以改善热电子注入效应。以及所述重掺杂离子注入的掺杂离子的导电类型为P型时，则所述轻掺杂离子注入的掺杂离子的导电类型也为P型，例如镓离子，以改善热空穴注入效应。即所述重掺杂离子注入的掺杂离子的导电类型与所述轻掺杂离子注入的掺杂离子的导电类型相同，且所述重掺杂离子注入的掺杂离子与所述轻掺杂离子注入的掺杂离子不同，有利于减小从沟道区至重掺杂源漏区140的浓度梯度。
本实施例中，在进行所述轻掺杂离子注入时，掺杂离子的注入角度为40°~45°，其中，所述掺杂离子的注入角度为掺杂离子的注入方向（如图6中的箭头b所示）与所述衬底100的法线之间的夹角。掺杂离子的注入角度既不能过大也不能过小。若所述掺杂离子的注入角度过小，则会导致轻掺杂离子注入的掺杂离子的深度不够；若所述夹角过大，则会导致衬底100的遮蔽效应较为严重，故本实施例中，掺杂离子的注入角度为40°~45°。并且，由于在前述工艺中去除了部分厚度的侧墙层120，使得侧墙层120的厚度减薄，因此，在进行轻掺杂离子注入时，轻掺杂离子注入中的部分掺杂离子能够穿过所述侧墙层120从而进入侧墙层120下方的衬底100内，由此达到对衬底100进行轻掺杂离子注入的目的。
所述轻掺杂源漏区150的掺杂离子浓度小于所述重掺杂源漏区140的掺杂离子浓度，故所述轻掺杂源漏区150能够为重掺杂源漏区140提供杂质浓度梯度，减小了从沟道区至重掺杂源漏区140的浓度梯度，减小了结与沟道区之间的电场，能够防止热载流子的产生，提高晶体管的性能以及延长晶体管的使用寿命。
经后续退火处理后，重掺杂源漏区140中的掺杂离子会扩散至轻掺杂源漏区150中，降低了所述重掺杂源漏区140的掺杂离子浓度，降低了所述重掺杂源漏区140与所述轻掺杂源漏区150之间的掺杂离子浓度梯度。在形成所述轻掺杂源漏区150之后，利用灰化工艺去除所述图形化的掩膜层130。
参考图7，在形成所述轻掺杂源漏区150之后，还对所述衬底100进行退火处理，以激活所述重掺杂源漏区140和所述轻掺杂源漏区150中的掺杂离子，其中，所述退火处理的温度为900℃至1000℃。所述退火处理例如可以采用快速退火工艺，利用900℃至1000℃的高温来激活重掺杂源漏区140和所述轻掺杂源漏区150中掺杂离子，使其掺杂离子的分布更为均匀，以及可修补在各掺杂离子注入工艺中受损的衬底100表面的晶格结构，同时可以利用瞬间增强扩散( TED )效应和自身热扩散，能达到降低沟道表面电场，抑制热载流子注入效应( HCI )的目的。
本实施例中，所述快速退火工艺具体为，在惰性气体环境中，以900℃至1000℃的温度退火10s至20s ，使激活后的轻掺杂源漏区150集中于衬底100表面，有利于减小了激活后轻掺杂源漏区150的重叠电容。
此外，经实验发现，现有技术的金属氧化物半导体晶体管的衬底与栅极之间的电流（Isub/Id）约占晶体管总电流的约8%，器件寿命约0.1年。而利用本发明提供的金属氧化物半导体晶体管的制造方法所形成的晶体管，晶体管衬底与栅极之间的电流（ Isub/Id）可降到4%，器件寿命可提高至0.5年~1.0年。
综上可见，在本发明提供的金属氧化物半导体晶体管的制造方法中，先形成图形化的掩膜层，所述图形化的掩膜层暴露所述栅极结构、所述侧墙层以及暴露所述栅极结构两侧的待注入区域的衬底，然后通过垂直离子注入的方式对栅极结构两侧的待注入区域的衬底进行重掺杂离子注入，以在所述衬底内形成重掺杂源漏区，然后通过去除部分厚度的所述侧墙层，可以减薄所述侧墙层的厚度，使得轻掺杂离子注入中的部分掺杂离子能够穿过所述侧墙层从而进入侧墙层下方的衬底内，由此达到对衬底进行轻掺杂离子注入的目的，从而通过轻掺杂离子注入形成的轻掺杂源漏区来缓解电场强度，进而改善热载流子注入效应。此外，由于先形成侧墙层，且轻掺杂离子注入在重掺杂离子注入之后，故在进行所述轻掺杂离子注入时，无需额外的掩膜层，可节省一层掩膜及省去一道光刻工艺，从而节省工艺成本，并减少工艺制程，节省工艺时间。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种金属氧化物半导体晶体管的制造方法，其特征在于，所述金属氧化物半导体晶体管的制造方法包括：
提供衬底，所述衬底上形成有栅极结构；
在所述衬底上形成侧墙层，所述侧墙层至少覆盖所述栅极结构的侧壁；
形成图形化的掩膜层，所述图形化的掩膜层暴露所述栅极结构、所述侧墙层以及暴露所述栅极结构两侧的待注入区域的衬底；
以所述图形化的掩膜层以及所述侧墙层为掩膜，通过垂直离子注入的方式对所述栅极结构两侧的待注入区域的衬底进行重掺杂离子注入，以在所述衬底内形成重掺杂源漏区；
通过干法刻蚀工艺去除部分厚度的所述侧墙层；以及，
以所述图形化的掩膜层以及剩余的侧墙层为掩膜，通过倾斜离子注入的方式，对所述侧墙层底部及所述栅极结构两侧的待注入区域的衬底进行轻掺杂离子注入，以在所述衬底内形成轻掺杂源漏区，所述轻掺杂源漏区的掺杂离子浓度小于所述重掺杂源漏区的掺杂离子浓度。
2.如权利要求1所述的金属氧化物半导体晶体管的制造方法，其特征在于，所述侧墙层包括材料不同的第一侧墙层和第二侧墙层，所述第一侧墙层覆盖所述栅极结构的侧壁并延伸覆盖部分所述衬底，所述第二侧墙层覆盖所述第一侧墙层。
3.如权利要求2所述的金属氧化物半导体晶体管的制造方法，其特征在于，所述第一侧墙层的材料为氧化硅，通过热氧化工艺或者原子层沉积工艺形成所述第一侧墙层；所述第二侧墙层的材料为氮化硅或者氮氧化硅，通过化学气相沉积工艺或者原子层沉积工艺形成所述第二侧墙层。
4.如权利要求2所述的金属氧化物半导体晶体管的制造方法，其特征在于，在通过干法刻蚀工艺去除部分厚度的所述侧墙层时，去除的部分厚度的所述侧墙层为所述第二侧墙层，所述干法刻蚀工艺采用的刻蚀气体包括四氟化碳、二氟甲烷和氮气中的至少一种。
5.如权利要求1所述的金属氧化物半导体晶体管的制造方法，其特征在于，所述重掺杂离子注入的掺杂离子的导电类型与所述轻掺杂离子注入的掺杂离子的导电类型相同，且所述重掺杂离子注入的掺杂离子与所述轻掺杂离子注入的掺杂离子不同。
6.如权利要求5所述的金属氧化物半导体晶体管的制造方法，其特征在于，所述重掺杂离子注入的掺杂离子的导电类型与所述轻掺杂离子注入的掺杂离子的导电类型均为N型，则所述重掺杂离子注入的掺杂离子为砷离子，以及轻掺杂离子注入的掺杂离子为磷离子，或者，所述重掺杂离子注入的掺杂离子的导电类型与所述轻掺杂离子注入的掺杂离子的导电类型均为P型，则所述重掺杂离子注入的掺杂离子为硼离子，以及所述轻掺杂离子注入的掺杂离子为镓离子。
7.如权利要求1所述的金属氧化物半导体晶体管的制造方法，其特征在于，在进行所述重掺杂离子注入时，注入剂量为3.0E15/cm2~5.0E15/cm2，注入能量为75 kev~105kev；在进行所述轻掺杂离子注入时，注入剂量为1.0E13/cm2~5.0E13/cm2，注入能量为75 kev~105kev。
8.如权利要求1所述的金属氧化物半导体晶体管的制造方法，其特征在于，在进行所述轻掺杂离子注入时，掺杂离子的注入角度为40°~45°，其中，所述掺杂离子的注入角度为掺杂离子的注入方向与所述衬底的法线之间的夹角。
9.如权利要求1所述的金属氧化物半导体晶体管的制造方法，其特征在于，所述图形化的掩膜层为图形化的光刻胶层；
在形成所述轻掺杂源漏区之后，所述金属氧化物半导体晶体管的制造方法还包括利用灰化工艺去除所述图形化的掩膜层。
10.如权利要求1所述的金属氧化物半导体晶体管的制造方法，其特征在于，在形成所述轻掺杂源漏区之后，还对所述衬底进行退火处理，以激活所述重掺杂源漏区和所述轻掺杂源漏区中的掺杂离子，其中，所述退火处理的温度为900℃至1000℃。
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|---|---|
| CN (1) | CN113937005A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114628248A (zh) * | 2022-05-16 | 2022-06-14 | 绍兴中芯集成电路制造股份有限公司 | 碳化硅器件及其制备方法 |
| CN116504718A (zh) * | 2023-06-25 | 2023-07-28 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
| CN118366865A (zh) * | 2024-06-19 | 2024-07-19 | 北京中科新微特科技开发股份有限公司 | 半导体器件及其制备方法 |
| CN118366865B (zh) * | 2024-06-19 | 2024-10-29 | 北京中科新微特科技开发股份有限公司 | 半导体器件及其制备方法 |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648286A (en) * | 1996-09-03 | 1997-07-15 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region |
| CN1610077A (zh) * | 2003-10-21 | 2005-04-27 | 上海宏力半导体制造有限公司 | 可避免短路的自行对准金属硅化物制程的处理方法 |
| CN102315131A (zh) * | 2011-09-28 | 2012-01-11 | 上海宏力半导体制造有限公司 | 晶体管的制作方法 |
| CN102623346A (zh) * | 2012-03-27 | 2012-08-01 | 上海宏力半导体制造有限公司 | 晶体管的制造方法 |
| CN103000501A (zh) * | 2011-09-16 | 2013-03-27 | 中芯国际集成电路制造(上海)有限公司 | Nmos晶体管形成方法 |
| CN104465376A (zh) * | 2013-09-17 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN104701260A (zh) * | 2013-12-04 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN105702582A (zh) * | 2014-11-27 | 2016-06-22 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN105870017A (zh) * | 2015-01-22 | 2016-08-17 | 无锡华润上华半导体有限公司 | 场效应晶体管的制造方法 |
| CN106206719A (zh) * | 2015-05-05 | 2016-12-07 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法 |
| CN107968124A (zh) * | 2016-10-18 | 2018-04-27 | 上海和辉光电有限公司 | 一种半导体器件结构及其制备方法 |
| CN109065456A (zh) * | 2018-09-27 | 2018-12-21 | 上海华力微电子有限公司 | 一种mos晶体管的形成方法以及cmos图像传感器的形成方法 |
| CN109346408A (zh) * | 2018-10-10 | 2019-02-15 | 武汉新芯集成电路制造有限公司 | Mos晶体管及其形成方法、以及闪存的形成方法 |
| CN112233977A (zh) * | 2020-10-15 | 2021-01-15 | 广州粤芯半导体技术有限公司 | 一种改善晶格损伤的方法 |
-
2021
- 2021-12-16 CN CN202111536852.9A patent/CN113937005A/zh active Pending
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648286A (en) * | 1996-09-03 | 1997-07-15 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region |
| CN1610077A (zh) * | 2003-10-21 | 2005-04-27 | 上海宏力半导体制造有限公司 | 可避免短路的自行对准金属硅化物制程的处理方法 |
| CN103000501A (zh) * | 2011-09-16 | 2013-03-27 | 中芯国际集成电路制造(上海)有限公司 | Nmos晶体管形成方法 |
| CN102315131A (zh) * | 2011-09-28 | 2012-01-11 | 上海宏力半导体制造有限公司 | 晶体管的制作方法 |
| CN102623346A (zh) * | 2012-03-27 | 2012-08-01 | 上海宏力半导体制造有限公司 | 晶体管的制造方法 |
| CN104465376A (zh) * | 2013-09-17 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN104701260A (zh) * | 2013-12-04 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN105702582A (zh) * | 2014-11-27 | 2016-06-22 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN105870017A (zh) * | 2015-01-22 | 2016-08-17 | 无锡华润上华半导体有限公司 | 场效应晶体管的制造方法 |
| CN106206719A (zh) * | 2015-05-05 | 2016-12-07 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法 |
| CN107968124A (zh) * | 2016-10-18 | 2018-04-27 | 上海和辉光电有限公司 | 一种半导体器件结构及其制备方法 |
| CN109065456A (zh) * | 2018-09-27 | 2018-12-21 | 上海华力微电子有限公司 | 一种mos晶体管的形成方法以及cmos图像传感器的形成方法 |
| CN109346408A (zh) * | 2018-10-10 | 2019-02-15 | 武汉新芯集成电路制造有限公司 | Mos晶体管及其形成方法、以及闪存的形成方法 |
| CN112233977A (zh) * | 2020-10-15 | 2021-01-15 | 广州粤芯半导体技术有限公司 | 一种改善晶格损伤的方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114628248A (zh) * | 2022-05-16 | 2022-06-14 | 绍兴中芯集成电路制造股份有限公司 | 碳化硅器件及其制备方法 |
| CN116504718A (zh) * | 2023-06-25 | 2023-07-28 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
| CN116504718B (zh) * | 2023-06-25 | 2023-09-12 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
| CN118366865A (zh) * | 2024-06-19 | 2024-07-19 | 北京中科新微特科技开发股份有限公司 | 半导体器件及其制备方法 |
| CN118366865B (zh) * | 2024-06-19 | 2024-10-29 | 北京中科新微特科技开发股份有限公司 | 半导体器件及其制备方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20220114 |