JPH04260335A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH04260335A JPH04260335A JP3271029A JP27102991A JPH04260335A JP H04260335 A JPH04260335 A JP H04260335A JP 3271029 A JP3271029 A JP 3271029A JP 27102991 A JP27102991 A JP 27102991A JP H04260335 A JPH04260335 A JP H04260335A
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- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に低ドー
プドレイン（ＬＤＤ）構造を有する電界効果トランジス
タ（ＦＥＴ）の製造及び構造に関するものである。
プドレイン（ＬＤＤ）構造を有する電界効果トランジス
タ（ＦＥＴ）の製造及び構造に関するものである。
【０００２】
【従来の技術】絶縁ゲートＦＥＴは反対導電型の単結晶
半導体材料内に形成されたソース及びドレインを有する
基本的な半導体装置である。ソースとドレインは半導体
材料の上表面に沿ってチャネル領域で分離される。ゲー
ト絶縁層（半導体材料がシリコンの場合には代表的には
二酸化シリコンから成る）がチャネル領域上で半導体材
料に隣接する。ゲート電極がゲート絶縁層上に位置し、
通常僅かにソース及びドレイン上方まで延在する。ソー
ス及びドレイン間に適当な電圧を供給すると、ゲート電
極及びソース間の印加電圧の値に応じて電荷キャリアが
ソースからドレインへ一方向に流れる。スペースの節約
及び／又は性能の向上を得るためにＦＥＴのサイズを減
少させると、チャネル長、即ちソース及びドレイン間の
間隔が減少する。これは“ホット電荷キャリア効果”と
称されているやっかいな現象を生起する。
半導体材料内に形成されたソース及びドレインを有する
基本的な半導体装置である。ソースとドレインは半導体
材料の上表面に沿ってチャネル領域で分離される。ゲー
ト絶縁層（半導体材料がシリコンの場合には代表的には
二酸化シリコンから成る）がチャネル領域上で半導体材
料に隣接する。ゲート電極がゲート絶縁層上に位置し、
通常僅かにソース及びドレイン上方まで延在する。ソー
ス及びドレイン間に適当な電圧を供給すると、ゲート電
極及びソース間の印加電圧の値に応じて電荷キャリアが
ソースからドレインへ一方向に流れる。スペースの節約
及び／又は性能の向上を得るためにＦＥＴのサイズを減
少させると、チャネル長、即ちソース及びドレイン間の
間隔が減少する。これは“ホット電荷キャリア効果”と
称されているやっかいな現象を生起する。
【０００３】ソース−ドレイン電流が電子から成るＮチ
ャネルＦＥＴについてもっと詳しく考察する。ソース及
びドレイン間の電界は電子を加速する。ＦＥＴを含む集
積回路の電源電圧が一定に維持され、ドレイン−ソース
バイアスがほぼ一定であるものとすると、チャネル長の
減少は電界の増大を生ずる。次いで、この電界の増大は
、特に電界が最も強いドレイン近くにおいて多数の電子
を極めて高エネルギー、即ち“ホット”にする。
ャネルＦＥＴについてもっと詳しく考察する。ソース及
びドレイン間の電界は電子を加速する。ＦＥＴを含む集
積回路の電源電圧が一定に維持され、ドレイン−ソース
バイアスがほぼ一定であるものとすると、チャネル長の
減少は電界の増大を生ずる。次いで、この電界の増大は
、特に電界が最も強いドレイン近くにおいて多数の電子
を極めて高エネルギー、即ち“ホット”にする。
【０００４】ホット電子のいくつかは絶縁材料、特にド
レイン近くのゲート絶縁材料内に侵入し、その材料内に
とどまる。ＦＥＴを使用すればするほどゲート絶縁材料
内に侵入しとどまるホット電子が多くなる。これらのト
ラップされた電子はゆっくりであるが次第にＦＥＴしき
い値電圧を変化させる。更に、半導体／絶縁材料界面に
おけるホット電子損傷により、ゲート絶縁材料の質が低
下する。こうしてＦＥＴを含む回路の性能が低下する。 最終的にはトラップされた電子が回路を故障させてしま
うことが起こり得る。
レイン近くのゲート絶縁材料内に侵入し、その材料内に
とどまる。ＦＥＴを使用すればするほどゲート絶縁材料
内に侵入しとどまるホット電子が多くなる。これらのト
ラップされた電子はゆっくりであるが次第にＦＥＴしき
い値電圧を変化させる。更に、半導体／絶縁材料界面に
おけるホット電子損傷により、ゲート絶縁材料の質が低
下する。こうしてＦＥＴを含む回路の性能が低下する。 最終的にはトラップされた電子が回路を故障させてしま
うことが起こり得る。
【０００５】ホット電荷キャリア効果を減少又は回避す
る多くの技術が研究されている。例えば、「ＩＥＥＥ
Ｔｒａｎｓ． Ｅｌｅｃ． Ｄｅｖｓ． 」 １９８９
年６月、ｐｐ １１２５−１１３２， 「Ｄｒａｉｎ
Ｅｎｇｉｎｅｅｒｅｄ Ｈｏｔ−Ｅｌｅｃｔｒｏｎ−
Ｒｅｓｉｓｔａｎｔ Ｄｅｖｉｃｅ Ｓｔｒｕｃｔｕｒ
ｅｓ 」； 「ＩＥＥＥ ＪＳＳＣ 」１９８９年４月
，ｐｐ３８０−３８７，「Ａ ０．８７− μｍ ＣＭ
ＯＳ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｈｉｇｈ−Ｐｅ
ｒｆｏｒｍａｎｃｅ ＡＳＩＣ Ｍｅｍｏｒｙ ａｎｄ
Ｃｈａｎｎｅｌｌｅｓｓ Ａｒｒａｙ」； 及び「Ｉ
ＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃ． Ｄｅｖｓ． 」１
９８６年１１月， ｐｐ１７６９−１７７９， 「Ａ
Ｍｏｄｉｆｉｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ ＶＬＳＩ Ｍ
ＯＳＦＥＴ」等を参照されたい。
る多くの技術が研究されている。例えば、「ＩＥＥＥ
Ｔｒａｎｓ． Ｅｌｅｃ． Ｄｅｖｓ． 」 １９８９
年６月、ｐｐ １１２５−１１３２， 「Ｄｒａｉｎ
Ｅｎｇｉｎｅｅｒｅｄ Ｈｏｔ−Ｅｌｅｃｔｒｏｎ−
Ｒｅｓｉｓｔａｎｔ Ｄｅｖｉｃｅ Ｓｔｒｕｃｔｕｒ
ｅｓ 」； 「ＩＥＥＥ ＪＳＳＣ 」１９８９年４月
，ｐｐ３８０−３８７，「Ａ ０．８７− μｍ ＣＭ
ＯＳ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｈｉｇｈ−Ｐｅ
ｒｆｏｒｍａｎｃｅ ＡＳＩＣ Ｍｅｍｏｒｙ ａｎｄ
Ｃｈａｎｎｅｌｌｅｓｓ Ａｒｒａｙ」； 及び「Ｉ
ＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃ． Ｄｅｖｓ． 」１
９８６年１１月， ｐｐ１７６９−１７７９， 「Ａ
Ｍｏｄｉｆｉｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ ＶＬＳＩ Ｍ
ＯＳＦＥＴ」等を参照されたい。
【０００６】ホットキャリアの問題を解決する主な方法
の１つはドレインに同一導電型の低ドープ延長部を設け
るものである。低ドープ延長部は２つのソース／ドレイ
ン（Ｓ／Ｄ）領域間の半導体材料内においてドレインの
主部分に隣接すると共に通常上側半導体表面まで延在す
る。延長部の正味のドーピング濃度は主ドレイン領域の
正味のドーピング濃度より低いため、ドレイン近くの電
界の強度が減少し、発生するホットキャリアが減少する
。これによりゲート絶縁材料内にトラップされるホット
キャリアによる回路の劣化は一層ゆっくりになる。
の１つはドレインに同一導電型の低ドープ延長部を設け
るものである。低ドープ延長部は２つのソース／ドレイ
ン（Ｓ／Ｄ）領域間の半導体材料内においてドレインの
主部分に隣接すると共に通常上側半導体表面まで延在す
る。延長部の正味のドーピング濃度は主ドレイン領域の
正味のドーピング濃度より低いため、ドレイン近くの電
界の強度が減少し、発生するホットキャリアが減少する
。これによりゲート絶縁材料内にトラップされるホット
キャリアによる回路の劣化は一層ゆっくりになる。
【０００７】多くの集積回路では絶縁ゲートＦＥＴは逆
動作モードでも動作される。即ちＳ／Ｄ領域は一方の動
作モードではドレインとして機能し、他方の動作モード
ではソースとして機能する。この理由のために、ＬＤＤ
構造は各主Ｓ／Ｄ領域に低ドープ延長部を設けるのが普
通である。主Ｓ／Ｄ領域は通常ゲート電極の下まで延長
しないが低ドープ延長部はゲート電極の下まで僅かに延
在させる。装置寸法は縮小し続けているので、ホットキ
ャリア効果を低ドープＳ／Ｄ延長部によって達成し得る
ホットキャリア効果の低減よりもっと大きく低減させる
必要がある。米国特許第４，７４６，６２４ 号は低ド
ープ表面隣接Ｓ／Ｄ延長部と組合わせて低ドープ埋込Ｓ
／Ｄ延長部を用いるＮチャネルＦＥＴを開示している。 埋込Ｓ／Ｄ延長部は表面隣接Ｓ／Ｄ延長部より互いに大
きく離れている。埋込延長部内の正味のＮ型ドーピング
濃度は主Ｓ／Ｄ領域内及び表面隣接延長部内の正味のＮ
型ドーピング濃度の中間の値にする。この方法によれば
、埋込延長部は電子がドレインとして作用するＳ／Ｄ領
域に近づくにつれてソース−ドレイン電子電流を下方に
偏向させてホットキャリア効果を減少させる。従ってゲ
ート絶縁層に侵入するホット電子は一層少なくなる。
動作モードでも動作される。即ちＳ／Ｄ領域は一方の動
作モードではドレインとして機能し、他方の動作モード
ではソースとして機能する。この理由のために、ＬＤＤ
構造は各主Ｓ／Ｄ領域に低ドープ延長部を設けるのが普
通である。主Ｓ／Ｄ領域は通常ゲート電極の下まで延長
しないが低ドープ延長部はゲート電極の下まで僅かに延
在させる。装置寸法は縮小し続けているので、ホットキ
ャリア効果を低ドープＳ／Ｄ延長部によって達成し得る
ホットキャリア効果の低減よりもっと大きく低減させる
必要がある。米国特許第４，７４６，６２４ 号は低ド
ープ表面隣接Ｓ／Ｄ延長部と組合わせて低ドープ埋込Ｓ
／Ｄ延長部を用いるＮチャネルＦＥＴを開示している。 埋込Ｓ／Ｄ延長部は表面隣接Ｓ／Ｄ延長部より互いに大
きく離れている。埋込延長部内の正味のＮ型ドーピング
濃度は主Ｓ／Ｄ領域内及び表面隣接延長部内の正味のＮ
型ドーピング濃度の中間の値にする。この方法によれば
、埋込延長部は電子がドレインとして作用するＳ／Ｄ領
域に近づくにつれてソース−ドレイン電子電流を下方に
偏向させてホットキャリア効果を減少させる。従ってゲ
ート絶縁層に侵入するホット電子は一層少なくなる。
【０００８】前記米国特許には、チャネル方向に主Ｓ／
Ｄ領域よりもっと延長した１対の高抵抗“阻止”領域を
ＬＤＤ構造内に設けることができることも開示されてい
る。これら阻止領域は表面隣接延長部及び埋込延長部内
に位置する。しかし、これら阻止領域は、埋込層をピン
チオフし装置の性能を著しく劣化させる惧れがあるため
ゲート電極の下まで延在させない。これら阻止領域は真
性領域にするのが好ましい。しかし、これら領域は僅か
にＰ型又は僅かにＮ型であってもよい。阻止領域の目的
はソース−ドレイン電流をドレイン近くで更に下方に偏
向させることにある。
Ｄ領域よりもっと延長した１対の高抵抗“阻止”領域を
ＬＤＤ構造内に設けることができることも開示されてい
る。これら阻止領域は表面隣接延長部及び埋込延長部内
に位置する。しかし、これら阻止領域は、埋込層をピン
チオフし装置の性能を著しく劣化させる惧れがあるため
ゲート電極の下まで延在させない。これら阻止領域は真
性領域にするのが好ましい。しかし、これら領域は僅か
にＰ型又は僅かにＮ型であってもよい。阻止領域の目的
はソース−ドレイン電流をドレイン近くで更に下方に偏
向させることにある。
【０００９】これらＬＤＤ構造の製造においては、前記
米国特許では最初に、Ｐ型シリコン半導体基板のチャネ
ル予定領域上に位置する絶縁層上にゲート電極を設ける
。次に、ゲート電極を注入マスクとして用いてリンをイ
オン注入して表面隣接Ｓ／Ｄ延長部を形成する。次に、
ゲート電極の側壁に沿って絶縁材料のスペーサを設ける
。次に、ゲート電極及び絶縁材料スペーサを注入マスク
として用いてヒ素及びフッ化ホウ素をそれぞれ注入して
埋込Ｓ／Ｄ延長部及び阻止領域を形成する。次に絶縁材
料スペーサの幅を大きくする。最後に主Ｓ／Ｄ領域を、
ゲート電極及び幅広スペーサを注入マスクとして用いて
適切な不純物（代表的にはヒ素）を注入して形成する。
米国特許では最初に、Ｐ型シリコン半導体基板のチャネ
ル予定領域上に位置する絶縁層上にゲート電極を設ける
。次に、ゲート電極を注入マスクとして用いてリンをイ
オン注入して表面隣接Ｓ／Ｄ延長部を形成する。次に、
ゲート電極の側壁に沿って絶縁材料のスペーサを設ける
。次に、ゲート電極及び絶縁材料スペーサを注入マスク
として用いてヒ素及びフッ化ホウ素をそれぞれ注入して
埋込Ｓ／Ｄ延長部及び阻止領域を形成する。次に絶縁材
料スペーサの幅を大きくする。最後に主Ｓ／Ｄ領域を、
ゲート電極及び幅広スペーサを注入マスクとして用いて
適切な不純物（代表的にはヒ素）を注入して形成する。
【００１０】
【発明が解決しようとする課題】前記米国特許のＬＤＤ
ＦＥＴは良好に動作し得るが、その製造プロセスは
かなり多数の工程を含む。スペーサをドーピング工程で
分離された２つの別々の工程で形成する必要がある。阻
止領域を使用する場合には４つのＳ／Ｄドーピング工程
が必要である。このようにかなり高い複雑度のために、
装置の歩どまりが大きな問題となる。低ドープ表面隣接
領域を他の機構とともに用いてホットキャリア効果を減
少させるようにした高性能ＦＥＴを製造するにはもっと
簡単な方法が望ましい。本発明はホットキャリアの問題
を著しく軽減する方法及びＦＥＴ構造を提供するもので
ある。
ＦＥＴは良好に動作し得るが、その製造プロセスは
かなり多数の工程を含む。スペーサをドーピング工程で
分離された２つの別々の工程で形成する必要がある。阻
止領域を使用する場合には４つのＳ／Ｄドーピング工程
が必要である。このようにかなり高い複雑度のために、
装置の歩どまりが大きな問題となる。低ドープ表面隣接
領域を他の機構とともに用いてホットキャリア効果を減
少させるようにした高性能ＦＥＴを製造するにはもっと
簡単な方法が望ましい。本発明はホットキャリアの問題
を著しく軽減する方法及びＦＥＴ構造を提供するもので
ある。
【００１１】
【課題を解決するための手段】特に、本発明のＦＥＴ製
造方法は第１導電型の単結晶半導体領域を含む半導体本
体から出発する。この半導体領域の一部分をＦＥＴのチ
ャネル予定領域とする。第１マスクをこの半導体領域の
上側表面に沿ってほぼチャネル予定領域上に形成する。 このマスクの形成は通常上側半導体表面上にゲート絶縁
層を設ける工程を含む。次いでパターン化したゲート電
極をこのゲート絶縁層上に形成する。この場合にはこの
マスクは少くともゲート電極と、その側壁に沿う絶縁材
料とから成る。
造方法は第１導電型の単結晶半導体領域を含む半導体本
体から出発する。この半導体領域の一部分をＦＥＴのチ
ャネル予定領域とする。第１マスクをこの半導体領域の
上側表面に沿ってほぼチャネル予定領域上に形成する。 このマスクの形成は通常上側半導体表面上にゲート絶縁
層を設ける工程を含む。次いでパターン化したゲート電
極をこのゲート絶縁層上に形成する。この場合にはこの
マスクは少くともゲート電極と、その側壁に沿う絶縁材
料とから成る。
【００１２】２種類の互に反対導電型の不純物を半導体
領域内にその上側表面から導入する。前記マスクは２種
類の不純物が上側半導体表面のマクス直下領域内に通過
するのを十分に阻止する。この結果、１対の横方向に離
間した第１導電型と反対の第２導電型の表面隣接Ｓ／Ｄ
延長領域が半導体領域内に形成される。同様に対応する
１対の横方向に離間した第１導電型の保護領域も半導体
領域内に形成される。
領域内にその上側表面から導入する。前記マスクは２種
類の不純物が上側半導体表面のマクス直下領域内に通過
するのを十分に阻止する。この結果、１対の横方向に離
間した第１導電型と反対の第２導電型の表面隣接Ｓ／Ｄ
延長領域が半導体領域内に形成される。同様に対応する
１対の横方向に離間した第１導電型の保護領域も半導体
領域内に形成される。
【００１３】第２マスクを半導体領域の上側表面に沿っ
てほぼチャネル予定領域上に形成する。この第２マスク
はチャネルの長さ方向の幅を第１マスクより大きくする
。第１及び第２マスクはそれらの幅に沿って同心にする
のが好ましい。第２マスクの形成は通常ゲート電極の側
壁に沿って絶縁材料スペーサを設ける工程を含む。この
場合第２マスクは少くともゲート電極とスペーサとから
成る。次に、１対の横方向に離間した第２導電型の表面
隣接主Ｓ／Ｄ領域を半導体領域内に形成する。Ｓ／Ｄ延
長領域にそれぞれ対応するこれら主Ｓ／Ｄ領域は、第２
マスクを用いて第２導電型の不純物を半導体領域内にそ
の上側表面から導入し、マスクによりその直下の上側半
導体表面部分への不純物の通過を十分に阻止して形成す
る。
てほぼチャネル予定領域上に形成する。この第２マスク
はチャネルの長さ方向の幅を第１マスクより大きくする
。第１及び第２マスクはそれらの幅に沿って同心にする
のが好ましい。第２マスクの形成は通常ゲート電極の側
壁に沿って絶縁材料スペーサを設ける工程を含む。この
場合第２マスクは少くともゲート電極とスペーサとから
成る。次に、１対の横方向に離間した第２導電型の表面
隣接主Ｓ／Ｄ領域を半導体領域内に形成する。Ｓ／Ｄ延
長領域にそれぞれ対応するこれら主Ｓ／Ｄ領域は、第２
マスクを用いて第２導電型の不純物を半導体領域内にそ
の上側表面から導入し、マスクによりその直下の上側半
導体表面部分への不純物の通過を十分に阻止して形成す
る。
【００１４】各主Ｓ／Ｄ領域は対応する延長領域と部分
的にオーバラップする。従って、各主Ｓ／Ｄ領域は対応
する延長領域と第２導電型の複合Ｓ／Ｄ領域を形成する
。また、主Ｓ／Ｄ領域は延長領域の残存（非オーバラッ
プ）部分より通常著しく高ドープである。各保護領域の
少くとも一部分も第２導電型不純物の導入後に残像して
この部分が第１導電型の最終保護領域を形成する。各最
終保護領域はその側面及び下面に沿って、対応する複合
Ｓ／Ｄ領域により、又は対応する複合Ｓ／Ｄ領域と半導
体本体内の絶縁材料とにより完全に包囲される。２番目
に述べたマスク形成及びドーピング工程は一般に最初に
述べたマスク形成及びドーピング工程の後に実行する。 絶縁材料スペーサが第２マスクの一部を構成する場合に
は、これらスペーサは通常最終装置構造内に存在する。 しかし、最初に述べたマスク形成及びドーピング工程は
２番目に述べたマスク形成及びドーピング工程の後に実
行することもできる。この順序の製造は例えばリバース
スペーサ材料により達成するとことができ、この場合に
は２番目に述べたドーピング工程のために絶縁材料スペ
ーサをゲート電極の側壁に沿って形成し、次いで最初に
述べたドーピング工程のためにこれらスペーサを除去す
る。
的にオーバラップする。従って、各主Ｓ／Ｄ領域は対応
する延長領域と第２導電型の複合Ｓ／Ｄ領域を形成する
。また、主Ｓ／Ｄ領域は延長領域の残存（非オーバラッ
プ）部分より通常著しく高ドープである。各保護領域の
少くとも一部分も第２導電型不純物の導入後に残像して
この部分が第１導電型の最終保護領域を形成する。各最
終保護領域はその側面及び下面に沿って、対応する複合
Ｓ／Ｄ領域により、又は対応する複合Ｓ／Ｄ領域と半導
体本体内の絶縁材料とにより完全に包囲される。２番目
に述べたマスク形成及びドーピング工程は一般に最初に
述べたマスク形成及びドーピング工程の後に実行する。 絶縁材料スペーサが第２マスクの一部を構成する場合に
は、これらスペーサは通常最終装置構造内に存在する。 しかし、最初に述べたマスク形成及びドーピング工程は
２番目に述べたマスク形成及びドーピング工程の後に実
行することもできる。この順序の製造は例えばリバース
スペーサ材料により達成するとことができ、この場合に
は２番目に述べたドーピング工程のために絶縁材料スペ
ーサをゲート電極の側壁に沿って形成し、次いで最初に
述べたドーピング工程のためにこれらスペーサを除去す
る。
【００１５】本発明のＦＥＴ構造においては、最終保護
領域がソース−ドレイン電流をゲート絶縁層から離れる
ように偏向させる。これはホットキャリア効果を軽減す
る。最終Ｓ／Ｄ延長領域、即ち主Ｓ／Ｄ領域とオーバラ
ップしないＳ／Ｄ延長領域の部分は複合Ｓ／Ｄ領域間の
電界を低減させてゲート絶縁層内に侵入するホットキャ
リアの数を減少させる。重要なことは、前記米国特許の
阻止領域を有するＬＤＤ ＦＥＴと異なり、本発明の
最終保護領域は僅かにゲート電極の下まで延在する点で
ある。これは重要な位置決めであって、通常、保護（偏
向）領域上及びゲート電極下に位置するゲート絶縁材料
の部分内に最多数のホットキャリアが侵入するためであ
る。ホットキャリアがゲート絶縁材料のこれら部分内に
注入されトラップされたとき、これら保護領域はトラッ
プされたキャリアが最終Ｓ／Ｄ延長領域の下側部分内に
不所望な反転チャネルを生ずるのを阻止する。この結果
、ホットキャリアの問題が著しく軽減される。リニア動
作領域における装置のトランスコンダクタンスの使用時
間に対する変化はホットキャリア問題がどのくらい良好
に解消されたかを推定する主要なパラメータである。 １０％のトランスコンダクタンス変化が生ずる時間を一
般に“ホット電子寿命”と称している。ホット寿命の増
大はＦＥＴ性能がゆっくり変化することを意味するため
これを増大させるのが望ましい。
領域がソース−ドレイン電流をゲート絶縁層から離れる
ように偏向させる。これはホットキャリア効果を軽減す
る。最終Ｓ／Ｄ延長領域、即ち主Ｓ／Ｄ領域とオーバラ
ップしないＳ／Ｄ延長領域の部分は複合Ｓ／Ｄ領域間の
電界を低減させてゲート絶縁層内に侵入するホットキャ
リアの数を減少させる。重要なことは、前記米国特許の
阻止領域を有するＬＤＤ ＦＥＴと異なり、本発明の
最終保護領域は僅かにゲート電極の下まで延在する点で
ある。これは重要な位置決めであって、通常、保護（偏
向）領域上及びゲート電極下に位置するゲート絶縁材料
の部分内に最多数のホットキャリアが侵入するためであ
る。ホットキャリアがゲート絶縁材料のこれら部分内に
注入されトラップされたとき、これら保護領域はトラッ
プされたキャリアが最終Ｓ／Ｄ延長領域の下側部分内に
不所望な反転チャネルを生ずるのを阻止する。この結果
、ホットキャリアの問題が著しく軽減される。リニア動
作領域における装置のトランスコンダクタンスの使用時
間に対する変化はホットキャリア問題がどのくらい良好
に解消されたかを推定する主要なパラメータである。 １０％のトランスコンダクタンス変化が生ずる時間を一
般に“ホット電子寿命”と称している。ホット寿命の増
大はＦＥＴ性能がゆっくり変化することを意味するため
これを増大させるのが望ましい。
【００１６】本発明に従って製造した実験用の０．５
ミクロンＮチャネルＦＥＴについて測定したホット電子
寿命は標準の５．５ ボルトドレイン− ソースバイア
スで代表的に１．２ ×１０９ 秒であった。これは任
意の他の０．５ ミクロンＦＥＴについて本願の出願時
に入手し得る刊行物に報告されているものより著しく大
きい。実験の結果、本発明のＦＥＴは従来の如何なるＦ
ＥＴよりもホットキャリア問題を良好に解消しているこ
とが証明された。本発明は更に製造が簡単である。前記
米国特許と異なり、本発明で使用する絶縁材料スペーサ
は１組の処理を必要とするだけである。３つのＳ／Ｄド
ーピング工程を必要とするだけである。前記米国特許に
記載されたタイプの低ドーピング埋込Ｓ／Ｄ延長部を必
要としない。要するに、本発明によれば従来より著しく
優れた性能を達成し得ると共に無用な製造の複雑化を避
けることができる。
ミクロンＮチャネルＦＥＴについて測定したホット電子
寿命は標準の５．５ ボルトドレイン− ソースバイア
スで代表的に１．２ ×１０９ 秒であった。これは任
意の他の０．５ ミクロンＦＥＴについて本願の出願時
に入手し得る刊行物に報告されているものより著しく大
きい。実験の結果、本発明のＦＥＴは従来の如何なるＦ
ＥＴよりもホットキャリア問題を良好に解消しているこ
とが証明された。本発明は更に製造が簡単である。前記
米国特許と異なり、本発明で使用する絶縁材料スペーサ
は１組の処理を必要とするだけである。３つのＳ／Ｄド
ーピング工程を必要とするだけである。前記米国特許に
記載されたタイプの低ドーピング埋込Ｓ／Ｄ延長部を必
要としない。要するに、本発明によれば従来より著しく
優れた性能を達成し得ると共に無用な製造の複雑化を避
けることができる。
【００１７】図面につき本発明を説明する。
【実施例】好適実施例の説明において各図の同一又は類
似の部分には同一の符号を用いた。図１ａ〜１ｉ及び図
２ａ〜２ｄは低ドープＳ／Ｄ延長部及び反対導電型の保
護領域を有するＮチャネル絶縁ゲートＦＥＴを本発明に
従ってどのように製造するかを示す。この製造プロセス
は代表的には米国特許出願第４４０４５６（１９８９年
１１月２０日出願）に記載されているタイプのＢｉＣＭ
ＯＳ半導体製造プロセスの一部をなす。
似の部分には同一の符号を用いた。図１ａ〜１ｉ及び図
２ａ〜２ｄは低ドープＳ／Ｄ延長部及び反対導電型の保
護領域を有するＮチャネル絶縁ゲートＦＥＴを本発明に
従ってどのように製造するかを示す。この製造プロセス
は代表的には米国特許出願第４４０４５６（１９８９年
１１月２０日出願）に記載されているタイプのＢｉＣＭ
ＯＳ半導体製造プロセスの一部をなす。
【００１８】本発明では種々のイオン注入及び高温度ア
ニールを用いる。アニールは注入ドーパントを後述する
位置に移動させるのに加えて注入による格子損傷を修復
すると共に注入ドーパントを活性化する。以下の説明に
おいて使用する非単結晶シリコン（ノンモノシリコン）
は多結晶シリコン（ポリシリコン）又はアモルファスシ
リコンを意味する。本発明で用いるアニール及び他の高
温工程のために、最初アモルファスシリコンとして堆積
された任意のノンモノシリコン部分がプロセスの終了時
にポリシリコンに変換される。
ニールを用いる。アニールは注入ドーパントを後述する
位置に移動させるのに加えて注入による格子損傷を修復
すると共に注入ドーパントを活性化する。以下の説明に
おいて使用する非単結晶シリコン（ノンモノシリコン）
は多結晶シリコン（ポリシリコン）又はアモルファスシ
リコンを意味する。本発明で用いるアニール及び他の高
温工程のために、最初アモルファスシリコンとして堆積
された任意のノンモノシリコン部分がプロセスの終了時
にポリシリコンに変換される。
【００１９】本発明の製造プロセスでは慣例のクリーニ
ング及びフォトレジストマスキング技術を用いる。クリ
ーニング工程、フォトレジストマスキング及びその他の
公知の半導体製造工程については説明を簡単とするため
に製造の説明から省略する。酸化層の厚さの増大も同一
の理由から製造の説明から省略する。
ング及びフォトレジストマスキング技術を用いる。クリ
ーニング工程、フォトレジストマスキング及びその他の
公知の半導体製造工程については説明を簡単とするため
に製造の説明から省略する。酸化層の厚さの増大も同一
の理由から製造の説明から省略する。
【００２０】本発明方法の出発点は図１ａ及び２ａに示
す（１００）単結晶（モノシリコン）半導体領域１０を
含む半導体ウエファである。このウエファは二酸化シリ
コンの埋設プレーナ環状フィールド領域１２が設けられ
ている。フィールド酸化物領域１２は半導体領域１０の
ほぼ矩形の表面隣接部分１４を側面から取り囲んでいる
。部分１４は能動半導体装置領域を構成する。図１ａ及
び２ａの構造の半導体本体を達成する好適な方法では、
ホウ素を低ドープＰ型（１００）基板内に選択的に注入
する。低ドープＮ型エピタキシャル層をホウ素が注入さ
れた基板上に成長させる。フィールド酸化物領域を公知
のＬＯＣＯＳ技術に従ってエピタキシャル層の上側表面
に沿って形成する。注入ホウ素をフィールド酸化物の形
成中に上向きに拡散させて領域１０／領域１４を低ドー
プＰ型にする。フィールド酸化物を慣例の方法で平面化
してフィールド領域１２を形成する。Ｐ−領域はほぼ平
坦な“上側”表面１６を有する。“上側”、“下側”、
“側面”、“上方”、“下方”、“水平”、“垂直”、
“横方向”等は半導体表面１６が大地にほぼ平行である
ときの半導体構造の向きに対し定めるものとする。フィ
ールド酸化物領域１２は半導体本体内に表面１６から約
１μｍ の深さまで延在する。Ｐ−領域１４は図１ａの
水平方向に約５μｍ の長さを有すると共に図２ａの水
平方向に２〜２０μｍ の幅を有する。領域１４は７０
０〜３００Ω／□のシート抵抗を有する。
す（１００）単結晶（モノシリコン）半導体領域１０を
含む半導体ウエファである。このウエファは二酸化シリ
コンの埋設プレーナ環状フィールド領域１２が設けられ
ている。フィールド酸化物領域１２は半導体領域１０の
ほぼ矩形の表面隣接部分１４を側面から取り囲んでいる
。部分１４は能動半導体装置領域を構成する。図１ａ及
び２ａの構造の半導体本体を達成する好適な方法では、
ホウ素を低ドープＰ型（１００）基板内に選択的に注入
する。低ドープＮ型エピタキシャル層をホウ素が注入さ
れた基板上に成長させる。フィールド酸化物領域を公知
のＬＯＣＯＳ技術に従ってエピタキシャル層の上側表面
に沿って形成する。注入ホウ素をフィールド酸化物の形
成中に上向きに拡散させて領域１０／領域１４を低ドー
プＰ型にする。フィールド酸化物を慣例の方法で平面化
してフィールド領域１２を形成する。Ｐ−領域はほぼ平
坦な“上側”表面１６を有する。“上側”、“下側”、
“側面”、“上方”、“下方”、“水平”、“垂直”、
“横方向”等は半導体表面１６が大地にほぼ平行である
ときの半導体構造の向きに対し定めるものとする。フィ
ールド酸化物領域１２は半導体本体内に表面１６から約
１μｍ の深さまで延在する。Ｐ−領域１４は図１ａの
水平方向に約５μｍ の長さを有すると共に図２ａの水
平方向に２〜２０μｍ の幅を有する。領域１４は７０
０〜３００Ω／□のシート抵抗を有する。
【００２１】二酸化シリコンの薄い絶縁層１８を上側表
面１６に沿って熱成長させ、これにより表面１６は僅か
に下がる（図１ｂ参照）。薄いノンモノシリコン層を用
いて酸化層１８が損傷されないようにして一対のホウ素
イオン注入をＰ−領域１４内に行なったＦＥＴのしきい
値電圧を約０．８ ボルトに調整すると共に、ソース−
ドレインパンチスルーを阻止させる。厚いノンモノシリ
コン層を薄いノンモノシリコン層上に堆積する。この複
合ノンモノシリコン層にヒ素をドープすると共にこの層
をエッチングして酸化層１８上に高ドープＮ型ゲート電
極２０を形成する。Ｎ＋ノンモノシリコンゲート電極２
０は図１ｂに示すフィールド酸化物１２の部分からほぼ
等距離に位置する。ゲート電極２０の厚さは垂直方向に
測り、その幅は図１ｂにおいて水平方向に測る。ゲート
電極２０は０．３ 〜０．４ μｍ の厚さ及び約１μ
ｍ の幅を有する。 電極２０のシート抵抗は約１５０Ω／□である。ゲート
電極２０の下側に位置する酸化層１８の部分はＦＥＴの
ゲート絶縁層を構成する。ゲート絶縁層はＦＥＴの予定
のチャネル領域上に位置する。電極２０の周囲に位置す
る酸化層１８の部分は通常ゲート絶縁層部分より僅かに
（例えば５０オングストローム）厚くなる。約３５０オ
ングストロームの厚さを有する二酸化シリコンの絶縁層
２２を電極２０の側壁及び上面に沿って熱成長させる。
面１６に沿って熱成長させ、これにより表面１６は僅か
に下がる（図１ｂ参照）。薄いノンモノシリコン層を用
いて酸化層１８が損傷されないようにして一対のホウ素
イオン注入をＰ−領域１４内に行なったＦＥＴのしきい
値電圧を約０．８ ボルトに調整すると共に、ソース−
ドレインパンチスルーを阻止させる。厚いノンモノシリ
コン層を薄いノンモノシリコン層上に堆積する。この複
合ノンモノシリコン層にヒ素をドープすると共にこの層
をエッチングして酸化層１８上に高ドープＮ型ゲート電
極２０を形成する。Ｎ＋ノンモノシリコンゲート電極２
０は図１ｂに示すフィールド酸化物１２の部分からほぼ
等距離に位置する。ゲート電極２０の厚さは垂直方向に
測り、その幅は図１ｂにおいて水平方向に測る。ゲート
電極２０は０．３ 〜０．４ μｍ の厚さ及び約１μ
ｍ の幅を有する。 電極２０のシート抵抗は約１５０Ω／□である。ゲート
電極２０の下側に位置する酸化層１８の部分はＦＥＴの
ゲート絶縁層を構成する。ゲート絶縁層はＦＥＴの予定
のチャネル領域上に位置する。電極２０の周囲に位置す
る酸化層１８の部分は通常ゲート絶縁層部分より僅かに
（例えば５０オングストローム）厚くなる。約３５０オ
ングストロームの厚さを有する二酸化シリコンの絶縁層
２２を電極２０の側壁及び上面に沿って熱成長させる。
【００２２】次に、図１ｃに示すようにＰ＋ の形態の
リン及びＢ＋ の形態のホウ素をＰ−領域１４内に酸化
層１８を通して注入する。ゲート電極２０及び電極２０
の側壁上の酸化層２２の部分はマスクとして作用してこ
れら２種類の不純物が表面１６のそれらの直下部分へ通
過するのを十分に阻止する。フィールド酸化物１２も注
入不純物がその下側のＰ−領域１０の部分に侵入するの
を阻止する。
リン及びＢ＋ の形態のホウ素をＰ−領域１４内に酸化
層１８を通して注入する。ゲート電極２０及び電極２０
の側壁上の酸化層２２の部分はマスクとして作用してこ
れら２種類の不純物が表面１６のそれらの直下部分へ通
過するのを十分に阻止する。フィールド酸化物１２も注
入不純物がその下側のＰ−領域１０の部分に侵入するの
を阻止する。
【００２３】リンは４０〜１５０キロ電子ボルト（ＫＥ
Ｖ）、好ましくは１００ＫＥＶのエネルギーで、１×１
０１３〜５×１０１４イオン／ｃｍ２ 、好ましくは６
×１０１３イオン／ｃｍ２ のドーズで注入する。ホウ
素は１〜５０ＫＥＶ：好ましくは１８ＫＥＶのエネルギ
ーで、２×１０１２〜２×１０１４イオン／ｃｍ２ 、
好ましくは２．５ ×１０１３イオン／ｃｍ２ のドー
ズで注入する。図１ｃ中の“＋”及び“ｏ”は両イオン
注入の終了時におけるホウ素及びリンの注入濃度のピー
ク点の近似位置をそれぞれ示す。注入中ホウ素及びリン
の若干量がＮ＋ゲート電極２０に侵入する。しかし、ゲ
ート電極２０のＮ＋ ドーピング濃度はもともと極めて
高いのでこれは電極２０にあまり影響を与えない。
Ｖ）、好ましくは１００ＫＥＶのエネルギーで、１×１
０１３〜５×１０１４イオン／ｃｍ２ 、好ましくは６
×１０１３イオン／ｃｍ２ のドーズで注入する。ホウ
素は１〜５０ＫＥＶ：好ましくは１８ＫＥＶのエネルギ
ーで、２×１０１２〜２×１０１４イオン／ｃｍ２ 、
好ましくは２．５ ×１０１３イオン／ｃｍ２ のドー
ズで注入する。図１ｃ中の“＋”及び“ｏ”は両イオン
注入の終了時におけるホウ素及びリンの注入濃度のピー
ク点の近似位置をそれぞれ示す。注入中ホウ素及びリン
の若干量がＮ＋ゲート電極２０に侵入する。しかし、ゲ
ート電極２０のＮ＋ ドーピング濃度はもともと極めて
高いのでこれは電極２０にあまり影響を与えない。
【００２４】半導体本体を不活性ガス雰囲気内で１０〜
１２０分間８００〜９５０℃でアニールする。好適なア
ニール温度、時間及び雰囲気は３０分、８７５℃及びア
ルゴンである。アニールは注入を外方、即ちＰ−領域１
４内に拡散させると共に表面１６の方向に上方にも拡散
させて１対の横方向に離間した初期Ｎ型Ｓ／Ｄ延長部２
４を形成する（図１ｄ及び２ｂ）。アニールは同様に注
入ホウ素を外方に拡散させて１対のＮ型延長領域２４に
それぞれ対応する１対の横方向に離間した初期Ｐ型保護
領域２６を形成する。
１２０分間８００〜９５０℃でアニールする。好適なア
ニール温度、時間及び雰囲気は３０分、８７５℃及びア
ルゴンである。アニールは注入を外方、即ちＰ−領域１
４内に拡散させると共に表面１６の方向に上方にも拡散
させて１対の横方向に離間した初期Ｎ型Ｓ／Ｄ延長部２
４を形成する（図１ｄ及び２ｂ）。アニールは同様に注
入ホウ素を外方に拡散させて１対のＮ型延長領域２４に
それぞれ対応する１対の横方向に離間した初期Ｐ型保護
領域２６を形成する。
【００２５】Ｎ領域２４は僅かにゲート電極２０の下側
まで延在し、ここで上側表面１６に達している。チャネ
ル長、即ち延長部２４間の間隔は好ましくは０．５ μ
ｍ である。保護領域２６はそれらのほぼ全上側表面に
沿って半導体表面１６に隣接すると共に僅かにゲート電
極２０の下側まで延在する。重要なことは、図１ｄ及び
２ｂに示すように、各Ｐ保護領域２６がフィールド酸化
物１２及び対応するＮ延長部２４によりその側面及び下
面に沿って完全に取り囲まれるようにすることである。
まで延在し、ここで上側表面１６に達している。チャネ
ル長、即ち延長部２４間の間隔は好ましくは０．５ μ
ｍ である。保護領域２６はそれらのほぼ全上側表面に
沿って半導体表面１６に隣接すると共に僅かにゲート電
極２０の下側まで延在する。重要なことは、図１ｄ及び
２ｂに示すように、各Ｐ保護領域２６がフィールド酸化
物１２及び対応するＮ延長部２４によりその側面及び下
面に沿って完全に取り囲まれるようにすることである。
【００２６】次に、１対の絶縁材料スペーサをゲート電
極２０の側壁に沿って、電極２０の側壁に沿う酸化層２
２の部分の（平均）厚さより著しく大きい平均スペーサ
幅に形成する。このスペーサの形成においては最初に図
１ｅに示すように構造本体の上側表面上に二酸化シリコ
ンの厚い絶縁層２８を堆積する。この酸化層２８は慣例
のＬＰＣＶＤ技術を用いて形成し、その厚さは約０．５
μｍ にする。ＣＨＦ３及びＣＯ２ の混合物のよう
な慣例のプラズマエッチャントを用いて異方性エッチン
グを行なって、電極２０の側壁に隣接する１対の複合酸
化物部分を除いて、ゲート電極２０により覆われていな
い酸化層２８，２２，１８の部分をほぼ完全に除去する
。慣例のＬＰＣＶＤ技術を用いて二酸化シリコンの薄い
絶縁層３０を構造本体上に堆積する（図１ｆ及び２ｃ）
。酸化層３０は約４００オングストロームの厚さにする
。電極２０で覆われてない酸化層２８，２２，１８の小
さな残存部分は層２８の残存部分の側面上の酸化層３０
の部分と相まってスペーサ３２を構成する。絶縁材料ス
ペーサ３２の幅（チャネル長の方向）はその高さの半分
にする。両スペーサ３２はほぼ同一の幅を有し、平均ス
ペーサ幅は０．３ 〜０．４ μｍ にする。これに対
し、酸化層２２の側壁部分のもとの厚さは約３５０オン
グストロームである。スペーサ３２の大きさが以下に述
べる注入工程に適するならば、熱酸化のような他の技術
を用いてスペーサ３２を形成することができる。スペー
サ幅に対する最低の要件は、以下に述べる注入及びアニ
ール工程中におけるチャネル長さ方向のスペーサ３２の
平均合計幅とゲート電極２０の幅との和が直前の注入及
びアニール工程中の絶縁層２２の側壁部分の平均合計厚
さと電極２０の幅との和より大きくなるようにする必要
があることである。
極２０の側壁に沿って、電極２０の側壁に沿う酸化層２
２の部分の（平均）厚さより著しく大きい平均スペーサ
幅に形成する。このスペーサの形成においては最初に図
１ｅに示すように構造本体の上側表面上に二酸化シリコ
ンの厚い絶縁層２８を堆積する。この酸化層２８は慣例
のＬＰＣＶＤ技術を用いて形成し、その厚さは約０．５
μｍ にする。ＣＨＦ３及びＣＯ２ の混合物のよう
な慣例のプラズマエッチャントを用いて異方性エッチン
グを行なって、電極２０の側壁に隣接する１対の複合酸
化物部分を除いて、ゲート電極２０により覆われていな
い酸化層２８，２２，１８の部分をほぼ完全に除去する
。慣例のＬＰＣＶＤ技術を用いて二酸化シリコンの薄い
絶縁層３０を構造本体上に堆積する（図１ｆ及び２ｃ）
。酸化層３０は約４００オングストロームの厚さにする
。電極２０で覆われてない酸化層２８，２２，１８の小
さな残存部分は層２８の残存部分の側面上の酸化層３０
の部分と相まってスペーサ３２を構成する。絶縁材料ス
ペーサ３２の幅（チャネル長の方向）はその高さの半分
にする。両スペーサ３２はほぼ同一の幅を有し、平均ス
ペーサ幅は０．３ 〜０．４ μｍ にする。これに対
し、酸化層２２の側壁部分のもとの厚さは約３５０オン
グストロームである。スペーサ３２の大きさが以下に述
べる注入工程に適するならば、熱酸化のような他の技術
を用いてスペーサ３２を形成することができる。スペー
サ幅に対する最低の要件は、以下に述べる注入及びアニ
ール工程中におけるチャネル長さ方向のスペーサ３２の
平均合計幅とゲート電極２０の幅との和が直前の注入及
びアニール工程中の絶縁層２２の側壁部分の平均合計厚
さと電極２０の幅との和より大きくなるようにする必要
があることである。
【００２７】次に、ＡＳ ＋ の形態のヒ素を図１ｇに
示すように酸化層３０を通して領域１４内に注入する。 ゲート電極層２０及び側壁スペーサ３２がマスクとして
作用して上側表面１６のそれらの直下部分への通過を十
分に阻止する。フィールド酸化物１２も注入ヒ素がその
真下の領域１０の部分へ侵入するのを阻止する。ヒ素は
３０〜２００ＫＥＶ、好ましくは１５０ＫＥＶのエネル
ギーで、１×１０１５〜１×１０１６イオン／ｃｍ２
、好ましくは２×１０１５イオン／ｃｍ２ のドーズで
注入する。図１ｇ内の“ｏ”はこの注入の終了時におけ
るヒ素注入濃度のピーク位置を示す。この注入中にヒ素
の若干量がゲート電極２０にも侵入する。
示すように酸化層３０を通して領域１４内に注入する。 ゲート電極層２０及び側壁スペーサ３２がマスクとして
作用して上側表面１６のそれらの直下部分への通過を十
分に阻止する。フィールド酸化物１２も注入ヒ素がその
真下の領域１０の部分へ侵入するのを阻止する。ヒ素は
３０〜２００ＫＥＶ、好ましくは１５０ＫＥＶのエネル
ギーで、１×１０１５〜１×１０１６イオン／ｃｍ２
、好ましくは２×１０１５イオン／ｃｍ２ のドーズで
注入する。図１ｇ内の“ｏ”はこの注入の終了時におけ
るヒ素注入濃度のピーク位置を示す。この注入中にヒ素
の若干量がゲート電極２０にも侵入する。
【００２８】半導体本体を不活性ガス雰囲気中で１０〜
１２０分間８００〜９５０℃でアニールする。好適なア
ニール時間、温度及び雰囲気は３０分、８７５℃及びア
ルゴンである。アニールは注入ヒ素を外方に拡散させて
１対のＮ領域２４にそれぞれ対応する１対の横方向に離
間した高ドープＮ型主Ｓ／Ｄ領域３４を形成する（図１
ｈ）。領域２４及び２６を形成するために用いたリン及
びホウ素もこのアニール中に僅かに外方に拡散される。
１２０分間８００〜９５０℃でアニールする。好適なア
ニール時間、温度及び雰囲気は３０分、８７５℃及びア
ルゴンである。アニールは注入ヒ素を外方に拡散させて
１対のＮ領域２４にそれぞれ対応する１対の横方向に離
間した高ドープＮ型主Ｓ／Ｄ領域３４を形成する（図１
ｈ）。領域２４及び２６を形成するために用いたリン及
びホウ素もこのアニール中に僅かに外方に拡散される。
【００２９】Ｎ＋主Ｓ／Ｄ領域３４はゲート電極２０と
反対側の側縁に沿ってフィールド酸化物１２に隣接する
と共にチャネル長に平行に延在する側縁に沿ってもフィ
ールド酸化物１２に隣接する。各主Ｓ／Ｄ領域３４は対
応するＳ／Ｄ延長部２４と部分的にオーバラップして複
合Ｎ型Ｓ／Ｄ領域を形成する。図１ｈ及び２ｄの符号２
４ＡはＮ延長部２４の（中程度にドープされた）残存非
オーバラップ部分を示す。Ｎ＋領域３４はＮ領域２４Ａ
より著しく高い正味の平均ドーピング濃度を有する。各
Ｎ＋領域３４は対応するＰ保護領域２６とも部分的にオ
ーバラップする。Ｓ／Ｄ領域３４内のＮ型ドーピング濃
度は著しく高いためこれら領域３４は保護領域２６のオ
ーバラップ部分を反対導電型にする。図１ｈ及び２ｄの
符号２６Ａは領域２６の残存（非オーバラップ）Ｐ型部
分を示す。各最終Ｐ保護領域２６Ａはゲート電極２０の
下まで僅かに（代表的には５００アングストローム）延
在する。
反対側の側縁に沿ってフィールド酸化物１２に隣接する
と共にチャネル長に平行に延在する側縁に沿ってもフィ
ールド酸化物１２に隣接する。各主Ｓ／Ｄ領域３４は対
応するＳ／Ｄ延長部２４と部分的にオーバラップして複
合Ｎ型Ｓ／Ｄ領域を形成する。図１ｈ及び２ｄの符号２
４ＡはＮ延長部２４の（中程度にドープされた）残存非
オーバラップ部分を示す。Ｎ＋領域３４はＮ領域２４Ａ
より著しく高い正味の平均ドーピング濃度を有する。各
Ｎ＋領域３４は対応するＰ保護領域２６とも部分的にオ
ーバラップする。Ｓ／Ｄ領域３４内のＮ型ドーピング濃
度は著しく高いためこれら領域３４は保護領域２６のオ
ーバラップ部分を反対導電型にする。図１ｈ及び２ｄの
符号２６Ａは領域２６の残存（非オーバラップ）Ｐ型部
分を示す。各最終Ｐ保護領域２６Ａはゲート電極２０の
下まで僅かに（代表的には５００アングストローム）延
在する。
【００３０】各Ｐ保護領域２６Ａはフィールド酸化物１
２及び対応する複合Ｎ型Ｓ／Ｄ領域３４／２４Ａにより
その側面及び下面に沿って完全に包囲される（図１ｈ及
び２ｄ）。もっと詳しく言うと、領域３４／２４Ａは、
フィールド酸化物１２が領域２６Ａに隣接するチャネル
長に平行な側面を除くそれらの全側面及び下面に沿って
領域２６Ａに隣接する。従って、各保護領域２６Ａは対
応する複合Ｓ／Ｄ領域３４／２４Ａの外側の領域１４又
は１０のＰ型材料から完全に分離される。次に、半導体
本体を慣例の方法で完成させることができる。例えば電
気相互接続システムの第１相互接続層を、酸化層３０を
除去してＮ＋ 部分２０及び３４を露出させ、プラチナ
シリサイドのような金属シリサイドの層３６及び３８を
Ｎ＋ 部分２０及び３０の上側表面に沿って設け、チタ
ン− タングステン合金のような障壁金属の層を半導体
本体の上側表面上に設け、１％の銅を含有するアルミニ
ウムのようなアルミニウム合金の層を障壁金属層上に設
け、アルミニウム合金層と障壁金属層を適当なフォトレ
ジストマスクを用いてエッチングして形成することがで
きる。図１ｉは得られる構造を示す。符号４０は障壁金
属の残存部分を示し、符号４２はアルミニウム合金の残
存部分を示す。
２及び対応する複合Ｎ型Ｓ／Ｄ領域３４／２４Ａにより
その側面及び下面に沿って完全に包囲される（図１ｈ及
び２ｄ）。もっと詳しく言うと、領域３４／２４Ａは、
フィールド酸化物１２が領域２６Ａに隣接するチャネル
長に平行な側面を除くそれらの全側面及び下面に沿って
領域２６Ａに隣接する。従って、各保護領域２６Ａは対
応する複合Ｓ／Ｄ領域３４／２４Ａの外側の領域１４又
は１０のＰ型材料から完全に分離される。次に、半導体
本体を慣例の方法で完成させることができる。例えば電
気相互接続システムの第１相互接続層を、酸化層３０を
除去してＮ＋ 部分２０及び３４を露出させ、プラチナ
シリサイドのような金属シリサイドの層３６及び３８を
Ｎ＋ 部分２０及び３０の上側表面に沿って設け、チタ
ン− タングステン合金のような障壁金属の層を半導体
本体の上側表面上に設け、１％の銅を含有するアルミニ
ウムのようなアルミニウム合金の層を障壁金属層上に設
け、アルミニウム合金層と障壁金属層を適当なフォトレ
ジストマスクを用いてエッチングして形成することがで
きる。図１ｉは得られる構造を示す。符号４０は障壁金
属の残存部分を示し、符号４２はアルミニウム合金の残
存部分を示す。
【００３１】完成装置においては、Ｎ型Ｓ／Ｄ延長部２
４Ａが、さもなければＮ＋主Ｓ／Ｄ領域３４の近くに発
生する最大電界の大きさを減少せしめる。従って発生す
るホット電子が相当少なくなる。保護領域２６Ａがソー
ス−ドレイン電子流を下方へ偏向せしめる。また、ゲー
ト電極２０の側縁近くのゲート絶縁材料内に最多のホッ
ト電子が侵入するが、保護領域２６Ａは電極２０の下ま
で延在するため、これら領域はその上側のゲート絶縁層
部分内にトラップされたホット電子が延長部２４Ａの上
側部分に不所望な反転層を生起するのを阻止する。これ
ら３つの現象の組合せによりホットキャリアの問題が著
しく軽減され、著しく大きなホット電子寿命が得られる
。本発明を特定の実施例について記載したが、この記載
は単なる例示であって本発明の範囲を限定するものでは
ない。例えば上述した導電型と反対の導電型の半導体材
料を用いてＰチャネル絶縁ゲートＦＥＴにおいて同様の
結果を達成することができる。また、窒化シリコンのよ
うな絶縁材料を用いてスペーサを形成することもできる
。保護（偏向）領域及び複合Ｓ／Ｄ領域の所要の形状及
びドーピング濃度は無スペーサマスキング技術を用いて
達成することができる。複合Ｓ／Ｄ領域はフィールド酸
化物領域に隣接させないこともできる。この場合には各
（初期又は最終）保護領域はその側面及び下面に沿って
対応する複合Ｓ／Ｄ領域のみにより完全に包囲されるよ
うにする。このように当業者であれば本発明の範囲内に
おいて種々の変形や変更が可能である。
４Ａが、さもなければＮ＋主Ｓ／Ｄ領域３４の近くに発
生する最大電界の大きさを減少せしめる。従って発生す
るホット電子が相当少なくなる。保護領域２６Ａがソー
ス−ドレイン電子流を下方へ偏向せしめる。また、ゲー
ト電極２０の側縁近くのゲート絶縁材料内に最多のホッ
ト電子が侵入するが、保護領域２６Ａは電極２０の下ま
で延在するため、これら領域はその上側のゲート絶縁層
部分内にトラップされたホット電子が延長部２４Ａの上
側部分に不所望な反転層を生起するのを阻止する。これ
ら３つの現象の組合せによりホットキャリアの問題が著
しく軽減され、著しく大きなホット電子寿命が得られる
。本発明を特定の実施例について記載したが、この記載
は単なる例示であって本発明の範囲を限定するものでは
ない。例えば上述した導電型と反対の導電型の半導体材
料を用いてＰチャネル絶縁ゲートＦＥＴにおいて同様の
結果を達成することができる。また、窒化シリコンのよ
うな絶縁材料を用いてスペーサを形成することもできる
。保護（偏向）領域及び複合Ｓ／Ｄ領域の所要の形状及
びドーピング濃度は無スペーサマスキング技術を用いて
達成することができる。複合Ｓ／Ｄ領域はフィールド酸
化物領域に隣接させないこともできる。この場合には各
（初期又は最終）保護領域はその側面及び下面に沿って
対応する複合Ｓ／Ｄ領域のみにより完全に包囲されるよ
うにする。このように当業者であれば本発明の範囲内に
おいて種々の変形や変更が可能である。
【図１】図１ａ〜１ｉは本発明によるＮチャネル絶縁ゲ
ートＦＥＴ構造の種々の製造工程における断面図である
。
ートＦＥＴ構造の種々の製造工程における断面図である
。
【図２】図２ａ〜２ｄは図１ａ，１ｄ，１ｆ及び１ｈの
２ａ−２ａ線、２ｂ−２ｂ線、２ｃ−２ｃ線及び２ｄ−
２ｄ線上の断面図である
２ａ−２ａ線、２ｂ−２ｂ線、２ｃ−２ｃ線及び２ｄ−
２ｄ線上の断面図である
１０ 半導体領域
１２ フィールド酸化物領域
１４ 能動半導体装置領域
１６ 上側半導体表面
１８ ゲート絶縁層
２０ ゲート電極
２２ 絶縁層
２４ 初期Ｓ／Ｄ延長領域
２６ 初期保護領域
３２ 絶縁材料スペーサ
３４ 主Ｓ／Ｄ領域
３４， ２４Ａ 複合Ｓ／Ｄ領域
２６Ａ 最終保護領域
Claims (10)
- 【請求項１】 第１導電形の単結晶半導体領域を有す
る半導体本体から、該半導体領域の一部分を電界効果ト
ランジスタの予定のチャネル領域として電界効果トラン
ジスタを製造する方法において、前記半導体領域の上側
表面に沿ってほぼ予定のチャネル領域上に第１マスクを
設ける工程と、前記第１マスクを用いて（ａ） 第１導
電型の第１不純物及び（ｂ） 第１導電型と反対の第２
導電型の第１不純物を前記半導体領域内にその上側表面
を経て導入し、前記第１マスクにより前記第１不純物が
半導体領域の上側表面のマスク直下部分へ通過するのを
十分に阻止して、（ａ） １対の横方向に離間した第１
導電型の初期保護領域及び（ｂ） これら初期保護領域
にそれぞれ対応する１対の横方向に離間した第２導電型
の表面隣接初期ソース／ドレイン延長領域を形成する工
程と、前記半導体領域の上側表面に沿って予定のチャネ
ル領域上に、前記第１マスクよりチャネルの長さ方向に
大きい幅を有する第２マスクを設ける工程と、前記第２
マスクを用いて第２導電型の第２不純物を前記半導体領
域内にその上側表面を経て導入し、前記第２マスクによ
り前記第２不純物が半導体領域のマクス直下部分へ通過
するのを十分に阻止して、前記初期ソース／ドレイン延
長領域にそれぞれ対応する１対の横方向に離間した第２
導電型の表面隣接主ソース／ドレイン領域を形成する工
程とを具え、各主ソース／ドレイン領域が対応するソー
ス／ドレイン延長領域と部分的にオーバラップして前記
４工程の終了後に第２導電型の複合表面隣接ソース／ド
レイン領域を構成し、各初期保護領域の少なくとも１部
分が前記４工程の終了後に残存して第１導電型の最終保
護領域を構成し、各最終保護領域がその側面及び下面に
沿って、対応する複合ソース／ドレイン領域により、又
はこの領域と半導体本体内の絶縁材料とにより完全に包
囲されるようにしたことを特徴とする電界効果トランジ
スタの製造方法。 - 【請求項２】 前記主ソース／ドレイン領域は前記ソ
ース／ドレイン延長領域の、主ソース／ドレイン領域と
オーバラップしない部分より著しく高い正味の平均不純
物濃度を有することを特徴とする請求項１記載の方法。 - 【請求項３】 前記第１及び第２マスクはそれらの幅
に沿ってほぼ同心配置にすることを特徴とする請求項２
記載の方法。 - 【請求項４】 最初に述べた不純物導入工程は、前記
第１不純物を半導体領域内にイオン注入し、次いで半導
体本体をアニールして第１不純物を半導体領域内へ及び
その上側表面の方へも更に拡散させる工程を含むことを
特徴とする請求項２記載の方法。 - 【請求項５】 ２番目に述べた不純物導入工程は、前
記第２不純物を半導体領域内にイオン注入し、次いで半
導体本体をアニールして第２不純物を半導体領域内へ及
びその上側表面の方へも更に拡散させる工程を含むこと
を特徴とする請求項４記載の方法。 - 【請求項６】 前記最終保護領域は横方向にゲート電
極の下まで僅かに延在していることを特徴とする請求項
２記載の方法。 - 【請求項７】 （ａ）第１導電型の単結晶半導体領域
と、（ｂ）該半導体領域の上側表面に沿って位置するゲ
ート絶縁層と、（ｃ）該ゲート絶縁層上に位置するパタ
ーン化したゲート電極とを具える半導体本体から電界効
果トランジスタを製造する方法において、前記ゲート電
極及び該ゲート電極の側壁上の絶縁材料をマスクとして
用い、（ａ）第１導電型の第１不純物及び第１導電型と
反対の第２導電型の第１不純物を前記半導体領域内にそ
の上側表面を経て導入し、このマスクにより前記第１不
純物が半導体領域の上側表面のマスク直下部分へ通過す
るのを十分に阻止して、（ａ）１対の横方向に離間した
第１導電型の初期保護領域及び（ｂ）これら初期保護領
域にそれぞれ対応すると共に半導体領域の上側表面まで
延在する１対の横方向に離間した第２導電型の初期ソー
ス／ドレイン延長領域を形成する工程と、次に、前記不
純物導入工程中における前記ゲート電極の側壁上の絶縁
材料の平均厚さより大きい平均幅を有する絶縁材料スペ
ーサをゲート電極の側壁に沿って設ける工程と、前記ゲ
ート電極及び前記スペーサをマスクとして用い、第２導
電型の第２不純物を前記半導体領域内にその上側表面を
経て導入し、このマスクにより第２不純物が半導体領域
の上側表面のマスク直下部分へ通過するのを十分に阻止
して、前記初期ソース／ドレイン領域にそれぞれ対応す
ると共に半導体領域の上側表面まで延在する１対の横方
向に離間した第２導電型の主ソース／ドレイン領域を形
成する工程とを具え、各主ソース／ドレイン領域が対応
するソース／ドレイン延長領域と部分的にオーバラップ
して第２導電型の複合ソース／ドレイン領域を構成し、
各保護領域の少なくとも一部分が前記第２不純物導入工
程後に残存して第１導電型の最終保護領域を構成し、各
最終保護領域がその側面及び下面に沿って対応する複合
ソース／ドレイン領域により、又はこの領域と半導体本
体内の絶縁材料とにより完全に包囲されるようにしたこ
とを特徴とする電界効果トランジスタの製造方法。 - 【請求項８】 前記主ソース／ドレイン領域は前記ソ
ース／ドレイン延長領域の、主ソース／ドレイン領域と
オーバラップしない部分より著しく高い正味の平均不純
物濃度を有することを特徴とする請求項７記載の方法。 - 【請求項９】 前記最終保護領域は横方向にゲート電
極の下まで僅かに延在していることを特徴とする請求項
８記載の方法。 - 【請求項１０】 （ａ）第１導電型の単結晶半導体領
域と、（ｂ）該半導体領域の上側表面に沿って位置する
ゲート絶縁層と、（ｃ）該ゲート絶縁層上に位置するパ
ターン化したゲート電極とを具える半導体本体から形成
した電界効果トランジスタであって、前記半導体領域は
、ゲート電極の下部の半導体材料により横方向に離間さ
れ且つ上側半導体表面まで延在する第１導電型と反対の
第２導電型の１対の主ソース／ドレイン領域と、ゲート
電極の下部の半導体材料により横方向に離間され且つ横
方向にゲート電極の下まで僅かに延在してそこで上側半
導体表面に達すると共に前記主ソース／ドレイン領域よ
り低い正味の平均ドーピング濃度を有する、前記主ソー
ス／ドレイン領域にそれぞれ対応する１対の第２導電型
のソース／ドレイン延長領域とを具え、各主ソース／ド
レイン領域が対応する延長領域と部分的にオーバラップ
して第２導電型の複合ソース／ドレイン領域を構成し、
更にゲート電極の下部の半導体材料により横方向に離間
され且つ上側半導体表面まで延在すると共にゲート電極
の下まで僅かに延在する、前記複合ソース／ドレイン領
域にそれぞれ対応する１対の第１導電型のソース／ドレ
イン保護領域を具え、各保護領域はその側面及び下面に
沿って対応する複合ソース／ドレイン領域により、又は
この領域と半導体本体内の絶縁材料とにより完全に包囲
されていることを特徴とする電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US59976590A | 1990-10-18 | 1990-10-18 | |
| US07/599765 | 1990-10-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04260335A true JPH04260335A (ja) | 1992-09-16 |
Family
ID=24400989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271029A Pending JPH04260335A (ja) | 1990-10-18 | 1991-10-18 | 電界効果トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0481559A3 (ja) |
| JP (1) | JPH04260335A (ja) |
| CA (1) | CA2053458A1 (ja) |
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| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
| WO2009011997A1 (en) * | 2007-07-18 | 2009-01-22 | Freescale Semiconductor Inc. | Transistor with differently doped strained current electrode region |
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| DE19617166C1 (de) * | 1996-04-29 | 1997-07-24 | Siemens Ag | Ldd-mosfet |
| US6861689B2 (en) | 2002-11-08 | 2005-03-01 | Freescale Semiconductor, Inc. | One transistor DRAM cell structure and method for forming |
| US8178930B2 (en) | 2007-03-06 | 2012-05-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure to improve MOS transistor on-breakdown voltage |
| CN102097485B (zh) * | 2011-01-27 | 2015-12-16 | 上海华虹宏力半导体制造有限公司 | Edmos晶体管及其制作方法 |
| CN104078359A (zh) * | 2013-03-28 | 2014-10-01 | 中芯国际集成电路制造(上海)有限公司 | Nmos晶体管及其形成方法 |
| CN114038758B (zh) * | 2022-01-07 | 2022-04-15 | 广州粤芯半导体技术有限公司 | 改善热载流子注入的nmos的形成方法 |
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|---|---|---|---|---|
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1991
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0481559A3 (en) | 1992-06-03 |
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| EP0481559A2 (en) | 1992-04-22 |
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