JPS61214575A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、　Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄ
ｒａｉｎ）構造のＭＩＳＦＥＴを有する半導体集積回路
装置に適用して有効な技術に関するものである。

［背景技術］ 半導体集積回路装置を構成するＭ　Ｉ　Ｓ　ＦＥＴは、
高集積化によるスケールダウンでドレイン領域近傍の電
界強度が高くなるため、ホットキャリアの発生が著しく
なる。ホットキャリアは２、半導体基板とゲート絶縁膜
との界面にトラップされ、経時的なしきい値電圧（ｖｔ
、ｈ）の変動を生じる。

そこで、ドレイン領域とチャネル形成領域との間に、ド
レイン領域と同一導電型でかつそれよりも低い不純物濃
度の半導体領域（ＬＤＤ部）を設けたＬＤＤ構造のＭＩ
ＳＦＥＴが採用される。前記ＬＤＤ部は、ゲート電極及
びゲート絶縁膜と同一製造工程で形成される絶縁膜を第
１の不純物導入用マスクとして用い、ゲート電極に対し
て自己整合で構成される。ソース領域又はドレイン領域
は、ゲート電極の両側部に第２の不純物導入用マスク（
サイドウオール）を自己整合で構成し、該第２の不純物
導入用マスクを用い、それに対して自己整合で構成され
る。

また、ＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴは、低い不純物
濃度のＬＤＤ部がチャネル形成領域への回り込みを抑制
し、実効チャネル長を充分に確保できるので、短チヤネ
ル化に適している。この短チヤネル化をさらに促進する
には、ＬＤＤ部の接合深さを浅く構成する必要がある。

そこで、ＬＤＤ部は、前記第１の不純物導入用マスク中
に最大不純物濃度を有するように、不純物を導入して構
成される。

このため、ＬＤＤ部は、その主面に最大不純物濃度を有
するように構成される。

しかしながら１本発明者の検討の結果、ＬＤＤ部と第２
の不純物導入用マスクとの間に構成される界面部に、ホ
ットキャリアがトラップされ易いことを見出した。これ
は、ドレイン領域側のＬＤＤ部で空乏領域の伸びが大き
くなり、第２の不純物導入用マスク下部、すなわち、ゲ
ート電極外部で最大電界強度が発生することによる。ま
た、ゲート電極をドライエツチング技術で加工するため
に、第１の不純物導入用マスクの表面部が荒れることに
よる。

このため、ホットキャリアの電界効果の影響で。

ＬＤＤ部の直列抵抗が増大したり、キャリアの電界効果
移動が低下したりするため、ソース領域−ドレイン領域
間電流が減小し、ＬＤＤ構造のＭＩＳ　ＦＥＴの電気的
特性が劣化する問題点を生じる。

なお、ＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴについては、例
えば、「アイイーイーイー　トランズアクションズオン
エレクトロンデバイセズ（ＩＥＥＥ！　ＴＲＡＮＳＡＣ
ＴＩＯＮＳ　　ＯＮ　　ＥＲＥＣ丁ＲＵＮ　　ＤＥＶＩ
ＣＥＳ）、ＶＯＬ、Ｅロー２７．Ｐ１３５９〜ρ１３６
７、ＮＯ，８，ＡＵＧＵＳＴ　１９８０．Ｊに記載され
ている。

［発明の目的］ 本発明の目的は、ＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴを有
する半導体集積回路装置において、電気的特性の劣化を
抑制することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴを有する半
導体集積回路装置において、ＬＤＤ部の主面部に、ＬＤ
Ｄ部と同一導電型でかつそれよりも低い不純物濃度、ま
たは、ＬＤＤ部と反対導電型の半導体領域を設ける。

これにより、ＬＤＤ部の深い部分にソース領域−ドレイ
ン領域間電流を流すので、不要にトラップされたホット
キャリアの電界効果の影響を抑制することができる。こ
の結果、相互コンダクタンスの低下を抑制できるので、
電気的特性の劣化を抑制することができる。

以下１本発明の構成について、一実施例とともに説明す
る。

［実施例Ｉ］ 第１図は、本発明の実施例Ｉを説明するためのＬＤＤ構
造のＭＩＳＦＥＴを有する半導体集積回路装置の要部断
面図、第２図は、第１図の１−１線における半導体領域
の不純物濃度分布を示す図、第３図は、第１図の１−１
線におけるエネルギバンド構造を示す図である。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、１は単結晶シリコンからなるｐ−型の
半導体領域（又はウェル領域）である。半導体基板ｌは
、第２図に符号１で示すように１例えば、ｌＸｌ０″’
　　［ａｔｏｍｓ／　ａｍ　’　１程度の不純物濃度を
有するように構成される。

２はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板１の主面上部に設けられている。３はＰ型の
チャネルストッパ領域であり、フィールド絶縁１１１２
の下部の半導体基板ｌの主面部に設けられている。フィ
ールド絶縁膜２及びチャネルストッパ領域３は、半導体
素子間を電気的に分離するように構成されている。

４は絶縁膜であり、半導体素子形成領域の半導体基板１
の主面部に設けられている。絶縁膜４は。

主として、ＭＩＳＦＥＴのゲート絶縁膜を構成するよう
になっている。また、絶縁膜４は、半導体領域を構成す
るための不純物導入用マスクを構成するようになってい
る。

５は導電層であり、絶縁膜４の所定の主面部に設けられ
ている。導電層５は、主としてｌＭＩＳＦＥＴのゲート
電極を構成するようになっている。

導電層５は、製造工程における第１層目の導電層形成工
程により形成され１例えば、多結晶シリコン膜で形成す
る。また、導電層５は、配線抵抗値を低減するために、
高融点金属膜（Ｍｏ、Ｔｉ、Ｔａ。

Ｗ）、シリサイド膜（ＭｏＳｉ２．ＴｉＳｉ２．ＴａＳ
ｉ２＋ＷＳｉ２）、多結晶シリコン膜の上部に高融点金
属膜又はシリサイド膜を設けた重ね合せ膜等で構成する
。また、導電層５は、半導体領域を構成するための不純
物導入用マスクを構成するようになっている。

６はｎ型の半導体領域（ＬＤＤ部）であり、導電層５の
両側部の半導体基板１の主面部、換言すれば、ソース領
域又はドレイン領域とチャネル形成領域との間の半導体
基板１の主面部に設けられている。

半導体領域６は、半導体基板ｌとＭ　Ｉ　Ｓ　ＦＥＴの
ドレイン領域とのｐｎ接合１部に形成される空乏領域の
伸びを抑制し、ドレイン領域近傍の電界強度を低くする
ように構成されている。また、実質的なソース領域又は
ドレイン領域に比べ、不純物濃度を低く構成し、チャネ
ル形成領域側への不純物の拡散を抑制し、実効チャネル
長を充分に確保できるように構成されている。

半導体領域６は、半導体基板ｌの主面よりも深い部分１
例えば、０．０５〜０．１０　ｒμｍ］程度の深さに最
大不純物濃度を有するように、また、その接合深さくｘ
　ｊ　）が０．２５〜０．３０　［μｍ］程度になるよ
うに構成されている。そして、半導体領域６は。

例えば、導電層５を不純物導入用マスクとして用い、イ
オン打込み技術で不純物（例えば、Ｐ）を半導体基板１
に導入し、引き伸し拡散を施して構成する。半導体領域
６は、第２図に符号６で示すように１例えば、　　Ｉ　
ＸＩＯ”　　［ａシｏｍｓ／Ｃｍ３］程度の不純物濃度
で構成する。

７はＰ型の半導体領域であり、半導体領域６の主面部（
又は上部）に設けられている。この半導体領域７は、主
として、半導体領域６を半導体基板ｌの主面よりも深い
部分に構成するようになっている。換言すれば、半導体
領域７は、半導体領域６と後述する不純物導入用マスク
（サイドウオール）との間に構成される界面にトラップ
されるホットキャリア（電子）から見たポテンシャルバ
リアを構成するようになっている。これにより、半導体
領域６に流れるソース領域−ドレイン領域間電流（電子
）が前記界面近傍を通過しないように構成されている。

半導体領域７は、第２図に符号７で示すように。

例えば、半導体基板１よりも高い３　Ｘｌ０１″［ａｔ
ｏｍｓ／ｃｍ’　］程度の不純物（例えば、Ｂ、ＢＦ）
１１度で構成し、その接合深さを０．１５〜０．２０　
［μｍ］程度で構成する。

また、半導体領域７は、半導体基板ｌと略同−程度の不
純物濃度で構成してもよい。さらに、半導体領域７は、
半導体領域６と同一導電型（ｎ型）でそれよりも低い不
純物濃度で構成してもよい。

この半導体領域７を設けたことにより、第２図及び第３
図に示すように、半導体基板１の主面に比べて深い部分
に半導体領域６を構成し、この半導体領域６部分に、ソ
ース領域−ドレイン領域間電流（ＩＩ！子：８２）を流
すことができるように構成されている。すなわち、前記
界面に不要にトラップされたホットキャリア（電子：ａ
、）による電界効果の影響を抑制することができる。

また、ソース領域−ドレイン領域間電流の流れる経路と
前記界面とが離隔され、かつ、前記ポテンシャルバリア
が構成されるので、前記界面にホットキャリアが注入さ
れる効率を低減させることができる。

なお、第３図は、１！圧印加状態におけるエネルギバン
ドを示す図であり、Ｅｖは価電子帯、Ｅｃは伝導帯、Ｅ
ｆはフェルミ準位、ｈは正孔である。

８は不純物導入用マスクであり、導電層５の両側部の絶
縁膜４の主面部に設けられている。不純物導入用マスク
８は、実質的なソース領域又はドレイン領域を構成する
ためのマスクとなる。

不純物導入用マスク８は、例えば、ＣＶＤ技術で形成さ
れる酸化シリコン膜に、異方性エツチング技術を施して
構成される。この不純物導入用マスク８は、導電層５に
対して自己整合で構成されるようになっている。

９は「１゛型の半導体領域であり、導電層５又は不純物
導入用マスク８の両側部の半導体基板ｌの主面部に、半
導体領域６と電気的に接続されて設けられている。半導
体領域９は、実質的なソース領域又はドレイン領域を構
成するようになっている。

半導体領域９は、不純物（例えば、Ａｓ）をイオン打込
み技術で半導体基板ｌの主面部に導入し、引き伸し拡散
を施して、例えば、Ｉ　ＸＩＯ”　’　　［ａｔｏ１１
ｓｌｃｌｌＪ］程度の不純物濃度で構成し、その接合深
さを０．３０〜０．３５　［μｍ］程度に構成する。

ＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴは、主として、半導体
基板ｌ、絶縁膜４．導電層５、一対の半導体領域６及び
一対の半導体領域９によって構成されてイ６　、　、ニ
ー　（７）　Ｌ　Ｄ　Ｄ　ｎ造（１）ＭＩＳＦＥＴは、
半導体領域６と不純物導入用マスク８との間に構成され
る界面部に、不要なホットキャリアがトラップされるよ
うになっている。

１０は絶縁膜であり、ＭＩＳＦＥＴ等の半導体素子を覆
うに設けられている。絶縁膜１０は、導電層間を電気的
に分離するように構成されている。

１１は接続孔であり、所定の半導体領域９の上部の絶縁
膜４，１０を除去して設けられている。

接続孔１１は、導電層間を電気的に接続するように構成
されている。

１２は導電層であり、接続孔１１を通して所定゛□の半
導体領域９と電気的に接続するように、絶縁＋＠ｉｏの
上部に延在して設けられている。

次に１本実施例１の製造方法について、簡単に説明する
。

第４図及び第５図は１本発明の実施例ｆの製造方法を説
明するための各製造工程におけるＬＤＤ構造のＭ　Ｉ　
Ｓ　ＦＥＴを有する半導体集積回路装置の要部断面図で
ある。

まず、半導体素子形成領域となる半導体基板１の主面上
部及び主面部に、フィールド絶縁１１ｍ２及びチャネル
ストッパ領域３を形成する。

そして、半導体素子形成領域となる半導体基板ｌの主面
上部に、ゲート絶縁膜となる絶縁膜４及び該絶縁膜４の
上部にゲート電極となる導電層５を形成する。

この後、フィールド絶縁膜２．絶縁膜４及び導電層５を
不純物導入用マスクとして用い、絶縁膜４を通した半導
体基板１の主面部に、導電層５に対して自己整合でｎ型
の半導体領域６を形成する。

そして、第４図に示すように、半導体領域６と略同様に
して、該半導体領域６の主面部に、自己整合でｐ型の半
導体領域７を形成する。

第４図に示す半導体領域６，７を形成する工程の後に、
導電層５の両側部に不純物導入用マスク８を導電層５に
対して自己整合で形成する。

そして、第５図に示すように、主として、不純物導入用
マスク８を用い、ｒｌ’型の半導体領域９を不純物導入
用マスク８に対して自己整合で形成する。

第５図に示す半導体領域９を形成する工程の後に、絶縁
膜ｌＯ１接続孔１１及び導電Ｊｌ１２を形成することに
よって、本実施例！の半導体集積回路装置は完成する。

なお、この後に、保護膜等の処理工程を施してもよい。

また、不純物導入用マスク８は、製造工程の所定の工程
において除去し、半導体集積回路装置の完成時になくて
もよい。

以上説明したように１本実施例■によれば、ＬＤＤ構造
のＭ　Ｉ　Ｓ　ＦＥＴにおいて、半導体領域（ＬＤＤ部
）６の主面部に、半導体領域７を設けたことにより、半
導体領域６の深い部分にソース領域−ドレイン領域間電
流を流すので、不要にトラップされたホットキャリアの
電界効果の影響を抑制することができる。

また、ソース領域−ドレイン領域間電流の流れる経路と
ホットキャリアがトラップされる界面との間が離隔され
、かつ、ポテンシャルバリアを構成できるので、前記界
面にホットキャリアが注入される効率を低減させること
ができる。

これらによって、相互コンダクタンスの低下を抑制でき
るので、電気的特性の劣化を抑制することができる。

［実施例■］ 本実施例■は、前記実施例１で説明したＬＤＤ構造のＭ
　Ｉ　Ｓ　ＦＥＴにおいて、相互コンダクタンスの損失
を抑制する例について説明する。

第６図は、本発明の実施例■を説明するためのＬＤＤ構
造のＭ　Ｉ　Ｓ　ＦＥＴを有する半導体集積回路装置の
要部断面図である。

第６図において、６Ａはｎ型の半導体領域であり、前記
実施例Ｉの半導体領域６と略同様の機能を有している。

この半導体領域６Ａは、半導体領域７を包み込むように
構成され、チャネル形成領域に達して構成されている。

すなわち、半導体領域６Ａは、チャネル形成領域との間
に構成されるバリアを除去し、ソース領域−ドレイン領
域間電流の損失を抑制するように構成されている。

以上説明したように、本実施例■によれば、前記実施例
！と略同様の効果を得ることができる。

さらに、チャネル領域に達する半導体領域６Ａを設けた
ことにより、半導体領域６Ａとチャネル形成領域との間
にバリアが存在しないので、ソース領域−ドレイン領域
間電流の損失を抑制することができる。

［実施例■］ 本実施例■は、前記実施例［，１１で説明したしＤＤ溝
構造ＭＩＳＦＥＴにおいて、ソース領域とドレイン領域
との間のパンチスルーを抑制する例について説明する。

第７図は、本発明の実施例■を説明するためのＬＤＤ構
造のＭＩＳＦＥＴを有する半導体集積回路装置の要部断
面図、第８図は、第７図の■−■線における半導体領域
の不純物濃度分布を示す図、第９図は、本発明の実施例
■の他の例を説明するためのＬＤＤ構造のＭＩＳＦＥＴ
を有する半導体集積回路装置の要部断面図である。

第７図において、１３はｐ型の半導体領域であり、半導
体領域６Ａの下部の半導体基板１の主面部に設けられて
いる。半導体領域１３は、半導体領域９と半導体基板ｌ
どのｐｎ接合部から半導体基板１側に形成される空乏領
域の伸びを抑制するように構成されている。すなわち、
ＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴにおいて、ソース領域
とドレイン領域との間の空乏領域の不要な結合を抑制し
、パンチスルーを抑制するように構成されている。

半導体領域１３は、第８図に符号１３で示すように、例
えば、　２　ＸＩＯ”　　［ａｊｏｍｓ／ａｍｊ］程度
の不純物濃度で構成されている。

また、半導体領域１３は、第９図に示すように、半導体
領域７と接続するように構成してもよい。

以上説明したように１本実施例■によれば、前記実施例
１．ＩＩと略同様の効果を得ることができる。

さらに、Ｉ、ＤＤ溝構造ＭＩＳＦＥＴにおいて、半導体
領域１３を設けたことより、ソース領域又はドレイン領
域として使用される半導体領域９間の空乏領域の不要な
結合を抑制し、パンチスルーを抑制することができる。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）ＬＤＤ構造のＭ　Ｉ　Ｓ　ＦＥＴにおいて、ＬＤ
Ｄ部の主面部に、ＬＤＤ部と同一導電型でかつそ九より
も低い不純物濃度、または、ＬＤＤ部と反対導電型の半
導体領域を設けたことにより、ＬＤＤ部の深い部分にソ
ース領域−ドレイン領域間電流を流すので、不要にトラ
ップされたホットキャリアの電界効果の影響を抑制する
ことができる。

（２）前記（１）により、ソース領域−ドレイン領域間
電流の流れる経路とホットキャリアがトラップされる界
面との間が離隔され、かつ、ポテンシャルバリアを構成
できるので、前記界面にホットキャリアが注入される効
率を低減させることができる。

（３）前記（１）に、ＬＤＤ部をチャネル領域に達する
ように構成したことにより、ＬＤＤ部とチャネル形成領
域との間にバリアが存在しないので、ソース領域−ドレ
イン領域間電流の損失を抑制することが （４）前記（１）乃至（３）により、相互コンダクタン
スの低下を抑制できるので、ＬＤＤ構造のＭ　Ｉ　Ｓ　
ＦＥＴを備えた半導体集積回路装置の電気的特性の劣化
を抑制することができる。

以上１本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが１本発明は、前記実施例に
限定されるものではなく、その公言を逸脱しない範囲に
おいて１種々変形し得ることは勿論である。

【図面の簡単な説明】 第１図は１本発明の実施例ｉを説明するためのＬＤＤ構
造のＭ　Ｉ　Ｓ　ＦＥＴを有する半導体集積回路装置の
要部断面図、 第２図は、第１図の１−１線における半導体領域の不純
物濃度分布を示す図。 第３図は、第１図に示すＩ−１線におけるエネルギバン
ド構造を示す図。 第４図及び第５図は、本発明の実施例■の製造方法を説
明するための各製造工程におけるＬＤＤ構造のＭ　Ｉ　
Ｓ　ＦＥＴを有する半導体集積回路装置の要部断面図。 第６図は１本発明の実施例［［ｔｔ説明するためのＬＤ
Ｄ構造のＭ　Ｉ　Ｓ　ＦＥＴを有する半導体集積回路装
置の要部断面図、 第７図は１本発明の実施例■を説明するためのＬＤＤ構
造のＭ　Ｉ　Ｓ　ＦＥＴを有する半導体集積回路装置の
要部断面図。 第８図は、第７図の■−■線における半導体領域の不純
物濃度分布を示す図。 第９図は、本発明の実施例■の他の例を説明するための
ＬＤＤ構造のＭＩＳＦＥＴを有する半導体集積回路装置
の要部断面図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
。 ３・・・チャネルストッパ領域、４，１０・・・絶縁膜
。 ５．１２・・・導電層、６．６Ａ、７，９，１３・・・
半導体領域、８・・・不純物導入用マスク、１１・・・
接続孔である。 第　　４　　図 第　　５　　図 第　　６　　図

Claims (1)

1. 【特許請求の範囲】 １、他の領域と電気的に分離された第１の半導体領域の
   主面上部に、絶縁膜を介して導電層を設け、該導電層の
   両側部の第１の半導体領域の主面部に、前記第１の半導
   体領域と反対導電型の第２の半導体領域を設け、該第２
   の半導体領域とチャネル形成領域との間の第１の半導体
   領域の主面部に、第２の半導体領域と同一導電型でかつ
   不純物濃度が低い第３の半導体領域を設けて構成される
   ＭＩＳＦＥＴを有する半導体集積回路装置であって、前
   記第３の半導体領域の主面部に、該第３の半導体領域と
   同一導電型でかつそれよりも不純物濃度が低い、または
   、該第３の半導体領域と反対導電型の第４の半導体領域
   を設けてなることを特徴とする半導体集積回路装置。 ２、前記第４の半導体領域は、前記第３の半導体領域に
   包み込まれて構成されてなることを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置。 ３、前記３の半導体領域の下部に、第１の半導体領域と
   同一導電型でかつそれよりも不純物濃度が高い第５の半
   導体領域が設けられてなることを特徴とする特許請求の
   範囲第１項又は第２項に記載の半導体集積回路装置。 ４、前記第４の半導体領域の主面上部に、不純物導入用
   マスクが設けられてなることを特徴とする特許請求の範
   囲第１項乃至第３項に記載のそれぞれの半導体集積回路
   装置。