JP3039967B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、微細化又は高性能化に好適な半導体装置の
構造及びその製造方法に関する。特に、トンネル注入型
半導体装置として好適なものに関する。
構造及びその製造方法に関する。特に、トンネル注入型
半導体装置として好適なものに関する。
デイーラム（DRAM）に代表されるブイエルエスアイ
（VLSI）の大容量化にともない、それらに用いられる半
導体デバイスは、微細化を要求されている。これに伴つ
て、種々の問題点が生じている。
（VLSI）の大容量化にともない、それらに用いられる半
導体デバイスは、微細化を要求されている。これに伴つ
て、種々の問題点が生じている。
例えば、代表的な半導体デバイスであるモスエフイー
テイー（MOSFET）では、短チヤネル効果による特性変
動、寄生バイポーラ効果による耐圧低下、不純物の
統計的ゆらぎによるしきい値電圧の変調、チャンネル
部の不純物濃度増大によるリーク電流の増加等の問題が
あり、微細化が困難と考えられる。
テイー（MOSFET）では、短チヤネル効果による特性変
動、寄生バイポーラ効果による耐圧低下、不純物の
統計的ゆらぎによるしきい値電圧の変調、チャンネル
部の不純物濃度増大によるリーク電流の増加等の問題が
あり、微細化が困難と考えられる。
上記の問題の解決策の一つとして、例えば特開昭62−
274775号公報に記載のようなシヨツトキーバリア接合を
流れるトンネル電流を制御する半導体装置が提案され
た。
274775号公報に記載のようなシヨツトキーバリア接合を
流れるトンネル電流を制御する半導体装置が提案され
た。
上記従来のトンネル電流を制御する半導体装置は、ソ
ースを金属、ドレインをｎ層である半導体層とした非対
称な構造であるため、製法が困難である。さらに、該ｎ
層からの配線をコンタクトホールを介して電極配線層に
引き出す必要があるためにキヤリアの通路がその分だけ
長くなり、更にまたｎ層と配線との接触抵抗も加わるこ
とから寄生抵抗が大きくなりドレイン（トンネル）電流
の低下を招く問題があつた。
ースを金属、ドレインをｎ層である半導体層とした非対
称な構造であるため、製法が困難である。さらに、該ｎ
層からの配線をコンタクトホールを介して電極配線層に
引き出す必要があるためにキヤリアの通路がその分だけ
長くなり、更にまたｎ層と配線との接触抵抗も加わるこ
とから寄生抵抗が大きくなりドレイン（トンネル）電流
の低下を招く問題があつた。
本発明の目的は、微細化に好適な半導体装置の構造及
びその製造方法を提供することにある。
びその製造方法を提供することにある。
本発明の他の目的は、高速スイツチングに好適な半導
体装置を提供することにある。
体装置を提供することにある。
上記目的を達成するための本発明の特徴点は、以下の
とおりである。
とおりである。
1.半導体領域、ソース、ドレイン及びゲート電極を有す
るMIS構造の半導体装置において、前記ソース及び前記
ドレインに前記ゲート電極と重なり部分を持つ金属又は
金属化合物からなるメタリツク材を設け、前記ドレイン
側の前記メタリツク材と接する前記半導体領域に第１導
電型の高濃度半導体層を設け、前記ソースを前記半導体
領域に対し、シヨツトキー接合とし、前記ドレインを前
記半導体領域とオーミツク接続とし、前記ソースと前記
ドレインとの間のシヨツトキー障壁に生ずるトンネル電
流をゲート電位で制御することを特徴とする。
るMIS構造の半導体装置において、前記ソース及び前記
ドレインに前記ゲート電極と重なり部分を持つ金属又は
金属化合物からなるメタリツク材を設け、前記ドレイン
側の前記メタリツク材と接する前記半導体領域に第１導
電型の高濃度半導体層を設け、前記ソースを前記半導体
領域に対し、シヨツトキー接合とし、前記ドレインを前
記半導体領域とオーミツク接続とし、前記ソースと前記
ドレインとの間のシヨツトキー障壁に生ずるトンネル電
流をゲート電位で制御することを特徴とする。
2.第１導電型の半導体領域と、前記第１導電型の半導体
領域の表面上に離間して設けられた一対の金属又は金属
化合物からなる領域と、前記一対の領域間を覆うように
前記第１導電型の半導体領域の表面上に絶縁膜を介して
設けられた制御電極とを具備し、前記一対の領域のうち
一方の領域と前記第１導電型の半導体領域とが接する部
分は、第１導電型の高不純物濃度領域である。
領域の表面上に離間して設けられた一対の金属又は金属
化合物からなる領域と、前記一対の領域間を覆うように
前記第１導電型の半導体領域の表面上に絶縁膜を介して
設けられた制御電極とを具備し、前記一対の領域のうち
一方の領域と前記第１導電型の半導体領域とが接する部
分は、第１導電型の高不純物濃度領域である。
3.第１導電体、第１導電型低濃度半導体、第１導電型高
濃度半導体、第２導電体を順次接続し、前記低濃度半導
体の担体濃度を変化させる手段を有し、前記担体濃度の
変化により、前記第１導電体と前記低濃度半導体との界
面に形成されるシヨツトキーバリア接合を流れるトンネ
ル電流を制御すること。
濃度半導体、第２導電体を順次接続し、前記低濃度半導
体の担体濃度を変化させる手段を有し、前記担体濃度の
変化により、前記第１導電体と前記低濃度半導体との界
面に形成されるシヨツトキーバリア接合を流れるトンネ
ル電流を制御すること。
4.所定の絶縁基板と、前記絶縁基板上に順次隣接して形
成された、第１導電体、第１導電型低濃度半導体、第１
導電型高濃度半導体、第２導電体と、前記第１導電体、
前記第１導電型低濃度半導体、前記第１導電型高濃度半
導体、前記第２導電体の前記絶縁基板と対向する表面に
絶縁膜を介して形成された制御電極とを有すること。
成された、第１導電体、第１導電型低濃度半導体、第１
導電型高濃度半導体、第２導電体と、前記第１導電体、
前記第１導電型低濃度半導体、前記第１導電型高濃度半
導体、前記第２導電体の前記絶縁基板と対向する表面に
絶縁膜を介して形成された制御電極とを有すること。
5.所定の絶縁基板と、前記絶縁基板上に順次隣接して形
成された、第１導電体、第１導電型低濃度半導体、第１
導電型高濃度半導体、第２導電体と、前記第２導電体と
絶縁領域によつて離間され、かつ順次隣接して形成され
た、第３導電体、第２導電型高濃度半導体、第２導電型
低濃度半導体、第４導電体と、前記第１導電体、前記第
１導電型低濃度半導体、前記第１導電型高濃度半導体、
前記第２導電体の前記絶縁基板と対向する表面に絶縁膜
を介して形成された第１制御電極と、前記第３導電体、
前記第２導電型低濃度半導体、前記第２導電型高濃度半
導体、前記第４導電体の前記絶縁基板と対向する表面に
絶縁膜を介して形成された第２制御電極とを有し、前記
第１制御電極と前記第２制御電極とに同一信号が入力さ
れ、前記第２導電体と前記第３導電体とから同一信号が
出力されること。
成された、第１導電体、第１導電型低濃度半導体、第１
導電型高濃度半導体、第２導電体と、前記第２導電体と
絶縁領域によつて離間され、かつ順次隣接して形成され
た、第３導電体、第２導電型高濃度半導体、第２導電型
低濃度半導体、第４導電体と、前記第１導電体、前記第
１導電型低濃度半導体、前記第１導電型高濃度半導体、
前記第２導電体の前記絶縁基板と対向する表面に絶縁膜
を介して形成された第１制御電極と、前記第３導電体、
前記第２導電型低濃度半導体、前記第２導電型高濃度半
導体、前記第４導電体の前記絶縁基板と対向する表面に
絶縁膜を介して形成された第２制御電極とを有し、前記
第１制御電極と前記第２制御電極とに同一信号が入力さ
れ、前記第２導電体と前記第３導電体とから同一信号が
出力されること。
6.以下工程よりなる半導体装置の製造方法、 （１）所定の第１導電型の半導体基板を準備する工程、 （２）前記半導体基板上に第２導電型の半導体領域を形
成する工程、 （３）前記半導体領域上に絶縁膜を介して制御電極を形
成する工程、 （４）前記半導体領域内に第２導電型の高不純物濃度半
導体層を形成する工程、 （５）前記半導体領域上に金属を堆積する工程、 （６）前記半導体基板を熱処理する工程、 （７）前記金属を除去する工程。
成する工程、 （３）前記半導体領域上に絶縁膜を介して制御電極を形
成する工程、 （４）前記半導体領域内に第２導電型の高不純物濃度半
導体層を形成する工程、 （５）前記半導体領域上に金属を堆積する工程、 （６）前記半導体基板を熱処理する工程、 （７）前記金属を除去する工程。
本発明の半導体装置であるトランジスタは動作原理か
らして、シヨツトキー障壁を流れるトンネル電子を制
御電極（ゲート）電位による半導体基体表面のバンドの
曲がりで制御するメカニズムであるため、短チヤネル効
果（チヤネル長変動効果）が起きにくい、ソース／ド
レイン間の障壁はシヨツトキー接合のみであるため、寄
生バイポーラ効果は生じない。蓄積層のキヤリア濃度
コントロールはゲート酸化膜厚とシヨツトキーの障壁高
さΦＢでほぼ決定され、半導体基体は低不純物濃度でよ
いため、不純物の統計的ゆらぎによるしきい値電圧の変
調や不純物濃度増大に起因するリーク電流の増加が生じ
ない等、従来のMOSFETの問題点を解決できる。
らして、シヨツトキー障壁を流れるトンネル電子を制
御電極（ゲート）電位による半導体基体表面のバンドの
曲がりで制御するメカニズムであるため、短チヤネル効
果（チヤネル長変動効果）が起きにくい、ソース／ド
レイン間の障壁はシヨツトキー接合のみであるため、寄
生バイポーラ効果は生じない。蓄積層のキヤリア濃度
コントロールはゲート酸化膜厚とシヨツトキーの障壁高
さΦＢでほぼ決定され、半導体基体は低不純物濃度でよ
いため、不純物の統計的ゆらぎによるしきい値電圧の変
調や不純物濃度増大に起因するリーク電流の増加が生じ
ない等、従来のMOSFETの問題点を解決できる。
さらに、本発明によれば、制御電極（ゲート）下にも
ぐり込むメタリツク材からなる導電体をソースとドレイ
ン対称に設けてあるのでソースから注入されたキヤリア
（電子）が十分幅の狭い高不純物濃度層であるn+層（ウ
エル領域とドレイン側メタリツク材をオーミツクに接続
する層、ｐ型トランジスタではp+層）を通過するだけで
容易に抵抗値の小さなドレインのメタリツク材に到達で
きる。また電極配線層とn+層間の接触抵抗は、ドレイン
のメタリツク材と電極配線層間の接触抵抗がほとんどな
いため接触面積の大きなドレインのメタリツク材とn+層
間で決まり、その値は十分に小さい。この結果ソース／
ドレイン間の寄生抵抗は小さくできドレイン（トンネ
ル）電流を大きくできる。更に少なくともメタリツク材
をソースとドレイン対称に設けてあるので、製法が容易
である。
ぐり込むメタリツク材からなる導電体をソースとドレイ
ン対称に設けてあるのでソースから注入されたキヤリア
（電子）が十分幅の狭い高不純物濃度層であるn+層（ウ
エル領域とドレイン側メタリツク材をオーミツクに接続
する層、ｐ型トランジスタではp+層）を通過するだけで
容易に抵抗値の小さなドレインのメタリツク材に到達で
きる。また電極配線層とn+層間の接触抵抗は、ドレイン
のメタリツク材と電極配線層間の接触抵抗がほとんどな
いため接触面積の大きなドレインのメタリツク材とn+層
間で決まり、その値は十分に小さい。この結果ソース／
ドレイン間の寄生抵抗は小さくできドレイン（トンネ
ル）電流を大きくできる。更に少なくともメタリツク材
をソースとドレイン対称に設けてあるので、製法が容易
である。
また、例えばソース側のメタリツク材の底面を半導体
基体（ウエル領域）と反対導電型の高濃度半導体層で取
り囲うようにしたので、ソースの底面部分は半導体基体
に対してシヨツトキー接合ではなくpn接合を形成してい
る。pn接合に流れるキヤリアは少数キャリアが主である
ため、リーク電流をシヨツトキー接合より数桁低くでき
る。従つてソース側のメタリツク材の底面部分を除去し
たことと等価となりΦＢの小さな材料をソース電極に用
いてもリーク電流が低く抑えられる。
基体（ウエル領域）と反対導電型の高濃度半導体層で取
り囲うようにしたので、ソースの底面部分は半導体基体
に対してシヨツトキー接合ではなくpn接合を形成してい
る。pn接合に流れるキヤリアは少数キャリアが主である
ため、リーク電流をシヨツトキー接合より数桁低くでき
る。従つてソース側のメタリツク材の底面部分を除去し
たことと等価となりΦＢの小さな材料をソース電極に用
いてもリーク電流が低く抑えられる。
また、ソース／ドレインのメタリツク材の少なくとも
底面がSiO2からなる絶縁基板と接しているようにしたの
で、ドレインの寄生容量は無視できるほど小さい。同様
にソースの寄生容量も小さくでき、更にソース側のメタ
リツク材の底面部分はシヨツトキー接合を形成しないの
でリーク電流の大幅に低減される効果がある。この結果
スイツチング回路等のスイツチング速度の高速化が図れ
る。またシリコン膜（ウエル領域）がドレインと同電位
であるため、従来のSOI型MOSFETのようにウエル電位が
浮くことに起因したキンク現象などの問題点が生じな
い。
底面がSiO2からなる絶縁基板と接しているようにしたの
で、ドレインの寄生容量は無視できるほど小さい。同様
にソースの寄生容量も小さくでき、更にソース側のメタ
リツク材の底面部分はシヨツトキー接合を形成しないの
でリーク電流の大幅に低減される効果がある。この結果
スイツチング回路等のスイツチング速度の高速化が図れ
る。またシリコン膜（ウエル領域）がドレインと同電位
であるため、従来のSOI型MOSFETのようにウエル電位が
浮くことに起因したキンク現象などの問題点が生じな
い。
上記の又は、その他の本発明の目的および特徴点の詳
細は、以下の記載により明らかにされる。
細は、以下の記載により明らかにされる。
（実施例１） 第１図（ａ）は本発明によるｎ型トンネル注入トラン
ジスタの断面を示す一実施例である。低濃度ｎ型半導体
基体１、アクテイブ領域を規定するフイールド酸化膜
（SiO2）２、ゲート酸化膜（SiO2）３、n+多結晶シリコ
ンからなるゲート電極４、ゲート電極と重なり部分をも
つように該基体１内にソース／ドレイン対称に設けたチ
タンシリサイド（TiSi2）６、ドレイン側のTiSi26を取
り囲むように設けた高濃度n+型半導体層５、絶縁層（BP
SG/SiO2）７、これにコンタクトホール８を介して電極
配線層９に接続されている。第１図（ｂ）は（ａ）の平
面図を示したものである。
ジスタの断面を示す一実施例である。低濃度ｎ型半導体
基体１、アクテイブ領域を規定するフイールド酸化膜
（SiO2）２、ゲート酸化膜（SiO2）３、n+多結晶シリコ
ンからなるゲート電極４、ゲート電極と重なり部分をも
つように該基体１内にソース／ドレイン対称に設けたチ
タンシリサイド（TiSi2）６、ドレイン側のTiSi26を取
り囲むように設けた高濃度n+型半導体層５、絶縁層（BP
SG/SiO2）７、これにコンタクトホール８を介して電極
配線層９に接続されている。第１図（ｂ）は（ａ）の平
面図を示したものである。
このトランジスタの動作原理を第２図及び第３図を用
いて説明する。なお第１図におけるドレイン側のTiSi2
はn+層と接しているため空乏層の広がりは極めて小さ
く、この状態でキヤリアが通過できる所謂オーミツク接
続となつている。説明を簡単化するために、第２図及び
第３図ではドレイン側のシリサイドを省略した。第２図
は種種のバイアス状態での素子内部の空乏層の広がりと
Ａ−Ａ′に沿うバンド構造を示したものである。第３図
は各バイアス条件下におけるソース／ドレイン間のポテ
ンシヤルを計算した結果である。
いて説明する。なお第１図におけるドレイン側のTiSi2
はn+層と接しているため空乏層の広がりは極めて小さ
く、この状態でキヤリアが通過できる所謂オーミツク接
続となつている。説明を簡単化するために、第２図及び
第３図ではドレイン側のシリサイドを省略した。第２図
は種種のバイアス状態での素子内部の空乏層の広がりと
Ａ−Ａ′に沿うバンド構造を示したものである。第３図
は各バイアス条件下におけるソース／ドレイン間のポテ
ンシヤルを計算した結果である。
第２図（ａ）及び第３図（ａ）はゲート電圧VG＝０、
ドレイン電圧VD＞０のバイアス条件における様子を示し
たものである。ゲートに電圧を印加しない場合、シヨツ
トキー接合には拡散電位φbiとVDの和に相当する空乏層
の広がりを生ずるが、その空乏層幅（シヨツトキーバリ
ヤ幅）は充分に広く、ポテンシヤル分布もソース・ドレ
イン間で一様である。従つて、シヨツトキーダイオード
の逆方向特性に基づく僅かなリーク電流が流れるだけで
トンネル注入は生じない。
ドレイン電圧VD＞０のバイアス条件における様子を示し
たものである。ゲートに電圧を印加しない場合、シヨツ
トキー接合には拡散電位φbiとVDの和に相当する空乏層
の広がりを生ずるが、その空乏層幅（シヨツトキーバリ
ヤ幅）は充分に広く、ポテンシヤル分布もソース・ドレ
イン間で一様である。従つて、シヨツトキーダイオード
の逆方向特性に基づく僅かなリーク電流が流れるだけで
トンネル注入は生じない。
第２図（ｂ）及び第３図（ｂ）は（ａ）の状態からVG
にVDよりも大きな正の電位を与え、VG＞VD＞０としたと
きのものである。VGの電位によりゲート直下のｎ基板の
バンドが曲がり、ソース／ドレイン間に電子の蓄積層が
一様に形成される。この結果、ポテンシヤル分布から明
らかなようにシヨツトキー接合の空乏層はソース端に狭
められ、ソースからｎ基板中へ電子の注入が生じ、ドレ
インからソースにトンネル電流が流れる。
にVDよりも大きな正の電位を与え、VG＞VD＞０としたと
きのものである。VGの電位によりゲート直下のｎ基板の
バンドが曲がり、ソース／ドレイン間に電子の蓄積層が
一様に形成される。この結果、ポテンシヤル分布から明
らかなようにシヨツトキー接合の空乏層はソース端に狭
められ、ソースからｎ基板中へ電子の注入が生じ、ドレ
インからソースにトンネル電流が流れる。
第２図（ｃ）及び第３図（ｃ）はVGとVDがほぼ等しい
場合について示したものである。VGとVDがほぼ等しい電
位では、ドレイン側のｎ基板電位がVDに持ち上げられる
ために、ドレイン付近の蓄積層が消滅する。しかし、ソ
ース端のｎ基板電位はVDに依らず常にソース電位（ゼ
ロ）に固定されているから、ソース端にはVGの大きさに
応じた電子濃度の蓄積層が残り、トンネル電流が流れ
る。
場合について示したものである。VGとVDがほぼ等しい電
位では、ドレイン側のｎ基板電位がVDに持ち上げられる
ために、ドレイン付近の蓄積層が消滅する。しかし、ソ
ース端のｎ基板電位はVDに依らず常にソース電位（ゼ
ロ）に固定されているから、ソース端にはVGの大きさに
応じた電子濃度の蓄積層が残り、トンネル電流が流れ
る。
第２図（ｄ）及び第３図（ｄ）は（ｃ）の状態からVD
を大きくしてVD＞VG＞０としたときのものである。この
バイアス状態ではゲート直下のドレイン近傍にｐ型反転
層が形成され、空乏層は再びドレイン端まで広がる。し
かし、ポテンシヤル分布から分かれるように、VD−VGの
電位差を蓄積層端からドレイン端の間で分担する。即ち
VD＞VGでは蓄積層端の電位はほぼVGに固定され、トンネ
ル電流はVDがVGを越える電位で飽和する。
を大きくしてVD＞VG＞０としたときのものである。この
バイアス状態ではゲート直下のドレイン近傍にｐ型反転
層が形成され、空乏層は再びドレイン端まで広がる。し
かし、ポテンシヤル分布から分かれるように、VD−VGの
電位差を蓄積層端からドレイン端の間で分担する。即ち
VD＞VGでは蓄積層端の電位はほぼVGに固定され、トンネ
ル電流はVDがVGを越える電位で飽和する。
以上説明したようにこのトンネル注入トランジスタ
は、従来のMOSFETと比較して電流飽和が小さい第４図に
示すVD−ID特性が得られる。
は、従来のMOSFETと比較して電流飽和が小さい第４図に
示すVD−ID特性が得られる。
第１図から分かるようにゲート電極４下にもぐり込む
TiSi26をソースとドレイン対称に設けてあるのでソース
から注入されたキヤリア（電子）が十分幅の狭いn+層５
を通過するだけで容易に抵抗値の小さなドレインのTiSi
26に到達できる。また電極配線層９とn+層５間の接触抵
抗は、ドレインのTiSi26と電極配線層９間の接触抵抗が
ほとんどないため接触面積の大きなドレインのTiSi26と
n+層５間で決まり、その値は十分に小さい。この結果ソ
ース／ドレイン間の寄生抵抗は小さくできドレイン（ト
ンネル）電流を大きくできる。更に少なくともTiSi26を
ソースとドレイン対称に設けてあるので、製法が容易で
ある。
TiSi26をソースとドレイン対称に設けてあるのでソース
から注入されたキヤリア（電子）が十分幅の狭いn+層５
を通過するだけで容易に抵抗値の小さなドレインのTiSi
26に到達できる。また電極配線層９とn+層５間の接触抵
抗は、ドレインのTiSi26と電極配線層９間の接触抵抗が
ほとんどないため接触面積の大きなドレインのTiSi26と
n+層５間で決まり、その値は十分に小さい。この結果ソ
ース／ドレイン間の寄生抵抗は小さくできドレイン（ト
ンネル）電流を大きくできる。更に少なくともTiSi26を
ソースとドレイン対称に設けてあるので、製法が容易で
ある。
一方、ドレイン電流を更に大きく得るにはシヨツトキ
ーの障壁高さΦＢの小さな材料をソースに用いる必要が
あるが、この際にリーク電流も増大する問題がある。第
５図はゲート幅Ｗ＝15μｍ、ゲート長Ｌ＝0.5μｍ、ゲ
ート酸化膜Tox＝10nmとしたときのVG＝VD＝5Vの条件で
のドレイン電流ID、リーク電流T1とΦＢの関係を示した
ものである。ΦＢを小さくするとIDは大きくなるが、シ
ヨツトキーダイオードの性質上I1が大幅に増加してしま
う。前述したようにドレイン（トンネル）電流は蓄積層
とメタリツク材が接する極小さな部分に注入されるの
で、例えば第２図のソースのTiSi26の少なくとも底面は
素子の動作原理上不要領域である。リーク電流I1はソー
ス側TiSi26の接合面積に比例するので、該不要領域を除
去すればI1を減少させることができる。
ーの障壁高さΦＢの小さな材料をソースに用いる必要が
あるが、この際にリーク電流も増大する問題がある。第
５図はゲート幅Ｗ＝15μｍ、ゲート長Ｌ＝0.5μｍ、ゲ
ート酸化膜Tox＝10nmとしたときのVG＝VD＝5Vの条件で
のドレイン電流ID、リーク電流T1とΦＢの関係を示した
ものである。ΦＢを小さくするとIDは大きくなるが、シ
ヨツトキーダイオードの性質上I1が大幅に増加してしま
う。前述したようにドレイン（トンネル）電流は蓄積層
とメタリツク材が接する極小さな部分に注入されるの
で、例えば第２図のソースのTiSi26の少なくとも底面は
素子の動作原理上不要領域である。リーク電流I1はソー
ス側TiSi26の接合面積に比例するので、該不要領域を除
去すればI1を減少させることができる。
この考えに基づいて、第６図の装置を考案した。
（実施例２） 第６図はｎ型トンネル注入トランジスタの断面を示す
一実施例である。ｐ型基板40、低濃度ｎ型ウエル領域4
1、アクテイブ領域を規定するフイールド酸化膜（Si
O2）42、ゲート酸化膜（SiO2）43、n+多結晶シリコン44
とチタンシリサイド（TiSi2）49の積層膜からなるゲー
ト電極、ゲートの側面に設けた薄膜絶縁層（SiO2）47、
ゲート電極と重なり部分をもつように該ウエル領域41内
にソース／ドレイン対称に設けたチタンシリサイド（Ti
Si2）48、ドレイン側のTiSi248を取り囲むように設けた
高濃度n+型半導体層45、ソース側のTiSi248の底面を取
り囲むように設けた高濃度p+型半導体層46、絶縁層（BP
SG/SiO2）50、ソース／ドレインまたはゲートを外部に
引き出すための電極配線層51から構成されている。この
トランジスタではソース側のTiSi248の底面を高濃度p+
型半導体層46で取り囲んでいるので、ソースの底面部分
はｎウエル領域41に対してシヨツトキー接合ではなくpn
接合を形成している。pn接合は少数キヤリア素子である
ため、リーク電流をシヨツトキー接合より数桁低くでき
る。従つてソース側のTiSi248の底面部分を除去したこ
とと等価となりφＢの小さな材料をソース電極に用いて
もリーク電流が低く抑えられる。
一実施例である。ｐ型基板40、低濃度ｎ型ウエル領域4
1、アクテイブ領域を規定するフイールド酸化膜（Si
O2）42、ゲート酸化膜（SiO2）43、n+多結晶シリコン44
とチタンシリサイド（TiSi2）49の積層膜からなるゲー
ト電極、ゲートの側面に設けた薄膜絶縁層（SiO2）47、
ゲート電極と重なり部分をもつように該ウエル領域41内
にソース／ドレイン対称に設けたチタンシリサイド（Ti
Si2）48、ドレイン側のTiSi248を取り囲むように設けた
高濃度n+型半導体層45、ソース側のTiSi248の底面を取
り囲むように設けた高濃度p+型半導体層46、絶縁層（BP
SG/SiO2）50、ソース／ドレインまたはゲートを外部に
引き出すための電極配線層51から構成されている。この
トランジスタではソース側のTiSi248の底面を高濃度p+
型半導体層46で取り囲んでいるので、ソースの底面部分
はｎウエル領域41に対してシヨツトキー接合ではなくpn
接合を形成している。pn接合は少数キヤリア素子である
ため、リーク電流をシヨツトキー接合より数桁低くでき
る。従つてソース側のTiSi248の底面部分を除去したこ
とと等価となりφＢの小さな材料をソース電極に用いて
もリーク電流が低く抑えられる。
上記したn+層の濃度としては、表面濃度として1020 Cm -3
程度、p+層の濃度としては基板濃度の10倍乃至1020 Cm -3
程度が望ましい。
程度、p+層の濃度としては基板濃度の10倍乃至1020 Cm -3
程度が望ましい。
ところでこのようなトランジスタを同一基板上に複数
個設けて、スイツチング回路を構成した場合には、ドレ
インに寄生する接合容量によりスイツチング速度に遅延
を生ずることがある。例えば第６図のドレインは、ｎウ
エル領域41と同電位であるためドレインにはｎウエル領
域41とｐ型基板40の間で形成される大きな接合容量が寄
生する。このためスイツチング速度が遅くなつてしま
う。
個設けて、スイツチング回路を構成した場合には、ドレ
インに寄生する接合容量によりスイツチング速度に遅延
を生ずることがある。例えば第６図のドレインは、ｎウ
エル領域41と同電位であるためドレインにはｎウエル領
域41とｐ型基板40の間で形成される大きな接合容量が寄
生する。このためスイツチング速度が遅くなつてしま
う。
（実施例３） 第８図は上記課題を解決するために考案したSOI型の
ｎトンネル注入トランジスタの一実施例である。SiO2基
板100上に設けたｎ型単結晶シリコン膜101、アクテイブ
領域を規定するフイールド酸化膜（SiO2）102、ゲート
酸化膜（SiO2）103、n+多結晶シリコン104とチタンシリ
サイド（TiS2）108の積層膜からなるゲート電極、ゲー
トの側面に設けた薄膜絶縁層（SiO2）106、ゲート電極
と重なり部分をもつように該ｎ型シリコン膜101内にソ
ース／ドレイン対称に、また底面が該SiO2基板100と接
するようにして設けたチタンシリサイド（TiSi）2107、
ドレイン側のTiSi2107とｎ型シリコン膜101の間に設け
た高濃度n+型半導体層105、絶縁層（BPSG/SiO2）109、
ソース／ドレインまたはゲートを外部に引き出すための
電極配線層110から構成されている。このトランジスタ
はソース／ドレインのTiS2107の少なくとも底面がSiO2
基板100と接しているため、ドレインの寄生容量は無視
できるほど小さい。同様にソースの寄生容量も小さくで
き、更にソース側のTiSi2107の底面部分はシヨツトキー
接合を形成しないのでリーク電流が大幅に低減される効
果がある。この結果スイツチング回路等のスイツチング
速度の高速化が図れる。また上記のように本トランジス
タはｎ型シリコン膜101がドレインと同電位であるた
め、従来のSOI型MOSFETのようにウエル電位が浮くこと
に起因したキンク現象などの問題点が生じない。上記し
たｎ層の濃度としては、表面濃度として1020cm-3程度、
ｐ層の強度としては基板濃度の10倍乃至1020cm-3程度が
望ましい。
ｎトンネル注入トランジスタの一実施例である。SiO2基
板100上に設けたｎ型単結晶シリコン膜101、アクテイブ
領域を規定するフイールド酸化膜（SiO2）102、ゲート
酸化膜（SiO2）103、n+多結晶シリコン104とチタンシリ
サイド（TiS2）108の積層膜からなるゲート電極、ゲー
トの側面に設けた薄膜絶縁層（SiO2）106、ゲート電極
と重なり部分をもつように該ｎ型シリコン膜101内にソ
ース／ドレイン対称に、また底面が該SiO2基板100と接
するようにして設けたチタンシリサイド（TiSi）2107、
ドレイン側のTiSi2107とｎ型シリコン膜101の間に設け
た高濃度n+型半導体層105、絶縁層（BPSG/SiO2）109、
ソース／ドレインまたはゲートを外部に引き出すための
電極配線層110から構成されている。このトランジスタ
はソース／ドレインのTiS2107の少なくとも底面がSiO2
基板100と接しているため、ドレインの寄生容量は無視
できるほど小さい。同様にソースの寄生容量も小さくで
き、更にソース側のTiSi2107の底面部分はシヨツトキー
接合を形成しないのでリーク電流が大幅に低減される効
果がある。この結果スイツチング回路等のスイツチング
速度の高速化が図れる。また上記のように本トランジス
タはｎ型シリコン膜101がドレインと同電位であるた
め、従来のSOI型MOSFETのようにウエル電位が浮くこと
に起因したキンク現象などの問題点が生じない。上記し
たｎ層の濃度としては、表面濃度として1020cm-3程度、
ｐ層の強度としては基板濃度の10倍乃至1020cm-3程度が
望ましい。
以下、本発明の他の実施例について説明する。
（実施例４） 第７図は第１図と同様なｎ型トンネル注入トランジス
タの断面図を製造工程順に示したものである。ｐ型シリ
コン基板20上の所望領域にりん（Ｐ）を拡散し、濃度が
1016cm-3程度のｎウエル領域21を形成する。次にｎウエ
ル領域21を取り囲むような形状に、選択酸化技術を用い
てフイールド酸化膜（SiO2）22を設け、該ｎウエル領域
上に8nmのSiO2からなるゲート酸化膜23を形成する（第
７図Ａ）。次に、まずCVD法を用いてn+多結晶シリコン
を全面に堆積した後、ホトエツチング技術を用いて所望
形状に加工してゲート電極24を形成する。次にホトレジ
ストをマスクとして、ドレイン領域にAsを20KeV、５×1
015cm-2の条件でイオン注入した後、900℃,20分間熱処
理してn+拡散層25を形成する（第７図Ｂ）。次に、CVD
法を用いてSiO2膜を全面に堆積した後、RIE法を用いて
該SiO2膜をエツチングすることでゲート電極24の側壁に
薄いSiO2膜26を設けると同時にソース／ドレイン領域お
よびゲート電極上面を露呈する（第７図Ｃ）。次に、ス
パツタリング法により全面に厚み50nmのMo膜を堆積した
後、ランプアニーリング法により600℃,20秒熱処理して
該シリコン表面が露呈した部分のみM0Si227,28を形成し
て、未反応M0を硝酸で除去する（第７図Ｄ）。次に、ま
ずCVD法を用いてBPSG/SiO2からなる二層絶縁膜29を全面
に堆積した後、ホトエツチング法を用いてソース／ドレ
インおよびゲートのMoSi2膜上にコンタクトホール30を
設ける。最後にスパツタリング法により全面に厚み500n
mのAl・Si膜を堆積した後、ホトエツチング法を用いて
該Al・Si膜を所望形状に加工して、電極配線層31を形成
してｎ型トンネル注入トランジスタが完成する（第７図
Ｅ）。
タの断面図を製造工程順に示したものである。ｐ型シリ
コン基板20上の所望領域にりん（Ｐ）を拡散し、濃度が
1016cm-3程度のｎウエル領域21を形成する。次にｎウエ
ル領域21を取り囲むような形状に、選択酸化技術を用い
てフイールド酸化膜（SiO2）22を設け、該ｎウエル領域
上に8nmのSiO2からなるゲート酸化膜23を形成する（第
７図Ａ）。次に、まずCVD法を用いてn+多結晶シリコン
を全面に堆積した後、ホトエツチング技術を用いて所望
形状に加工してゲート電極24を形成する。次にホトレジ
ストをマスクとして、ドレイン領域にAsを20KeV、５×1
015cm-2の条件でイオン注入した後、900℃,20分間熱処
理してn+拡散層25を形成する（第７図Ｂ）。次に、CVD
法を用いてSiO2膜を全面に堆積した後、RIE法を用いて
該SiO2膜をエツチングすることでゲート電極24の側壁に
薄いSiO2膜26を設けると同時にソース／ドレイン領域お
よびゲート電極上面を露呈する（第７図Ｃ）。次に、ス
パツタリング法により全面に厚み50nmのMo膜を堆積した
後、ランプアニーリング法により600℃,20秒熱処理して
該シリコン表面が露呈した部分のみM0Si227,28を形成し
て、未反応M0を硝酸で除去する（第７図Ｄ）。次に、ま
ずCVD法を用いてBPSG/SiO2からなる二層絶縁膜29を全面
に堆積した後、ホトエツチング法を用いてソース／ドレ
インおよびゲートのMoSi2膜上にコンタクトホール30を
設ける。最後にスパツタリング法により全面に厚み500n
mのAl・Si膜を堆積した後、ホトエツチング法を用いて
該Al・Si膜を所望形状に加工して、電極配線層31を形成
してｎ型トンネル注入トランジスタが完成する（第７図
Ｅ）。
本トランジスタは第１図で述べた理由でソース／ドレ
イン間の寄生抵抗を十分に小さくできるので、ドレイン
（トンネル）電流を大きくできる効果がある。
イン間の寄生抵抗を十分に小さくできるので、ドレイン
（トンネル）電流を大きくできる効果がある。
（実施例５） 第９図は第６図と同様にリーク電流を抑えたｎ型トン
ネル注入トランジスタの一実施例を示す断面図である。
ｐ型基板60、低濃度ｎ型ウエル領域61、アクテイブ領域
を規定するフイールド酸化膜（SiO2）62、ゲート酸化膜
（SiO2）63、n+多結晶シリコン44とバナジウムシリサイ
ド（VSi2）69の積層膜からなるゲート電極、ゲートの側
面に設けた薄膜絶縁層（SiO2）67、ゲート電極と重なり
部分をもつように該ウエル領域61内にソース／ドレイン
対称に設けたVSi268、ドレイン側のVSi268を取り囲むよ
うに設けた高濃度n+型半導体層65、ソース側のVSi268の
底面および側面を取り囲むように設けた低濃度ｐ型半導
体層66、絶縁層（BPSG/SiO2）70、ソース／ドレインま
たはゲートを外部に引き出すための電極配線層71から構
成されている。このトランジスタではソース側のVSi268
の底面および側面を低濃度ｐ型半導体層66で取り囲んで
いる。該ｐ型半導体層66をシヨツトキー接合の順特性
（Vbi）に影響を与えずに逆方向のリーク電流のみを低
減するような不純物濃度に設定することでドレイン（ト
ンネル）電流を小さくせずに、リーク電流を大幅に低減
する効果がある。
ネル注入トランジスタの一実施例を示す断面図である。
ｐ型基板60、低濃度ｎ型ウエル領域61、アクテイブ領域
を規定するフイールド酸化膜（SiO2）62、ゲート酸化膜
（SiO2）63、n+多結晶シリコン44とバナジウムシリサイ
ド（VSi2）69の積層膜からなるゲート電極、ゲートの側
面に設けた薄膜絶縁層（SiO2）67、ゲート電極と重なり
部分をもつように該ウエル領域61内にソース／ドレイン
対称に設けたVSi268、ドレイン側のVSi268を取り囲むよ
うに設けた高濃度n+型半導体層65、ソース側のVSi268の
底面および側面を取り囲むように設けた低濃度ｐ型半導
体層66、絶縁層（BPSG/SiO2）70、ソース／ドレインま
たはゲートを外部に引き出すための電極配線層71から構
成されている。このトランジスタではソース側のVSi268
の底面および側面を低濃度ｐ型半導体層66で取り囲んで
いる。該ｐ型半導体層66をシヨツトキー接合の順特性
（Vbi）に影響を与えずに逆方向のリーク電流のみを低
減するような不純物濃度に設定することでドレイン（ト
ンネル）電流を小さくせずに、リーク電流を大幅に低減
する効果がある。
（実施例６） 第10図は第６図と同様にリーク電流を抑えたｎ型トン
ネル注入トランジスタの一実施例を示す断面図である。
ｐ型基板80、低濃度ｎ型ウエル領域81、該ｎ型ウエル領
域81の表面に設けた単結晶のSi0.55Ge0.45からなるナロ
ーバンドギヤツプ材83、アクテイブ領域を規定するフイ
ールド酸化膜（SiO2）82、ゲート酸化膜（SiO2）84、n+
多結晶シリコン85とプラチナシリサイド（PtSi）89の積
層膜からなるゲート電極、ゲートの側面に設けた薄膜絶
縁層（SiO2）87、ゲート電極と重なり部分をもつように
該ウエル領域81内にソース／ドレイン対称に設けたPtSi
88、ドレイン側のPtSi88を取り囲むように設けた高濃度
n+型半導体層86、絶縁層（BPSG/SiO2）90、ソース／ド
レインまたはゲートを外部に引き出すための電極配線層
91から構成されている。このトランジスタではｎ型ウエ
ル領域81の表面にナローバンドギヤツプ材83を設けてい
る。Si0.55Ge0.45のバンドギヤツプEgは約0.8eVであ
り、Siに比べて約0.3eV小さい。このためソース側PtSi
とSi0.55Ge0.45層間で形成されるシヨツトキー接合のΦ
Ｂは約0.55eVとなり、ソースの底面部分で形成されるシ
ヨツトキー接合のφＢ＝0.85eVよりも約0.3eV小さくな
る。即ちソース端のトンネル注入が生ずる部分のみφＢ
が小さくなつているので、リーク電流を抑制したままド
レイン電流だけを大きくできる効果がある。
ネル注入トランジスタの一実施例を示す断面図である。
ｐ型基板80、低濃度ｎ型ウエル領域81、該ｎ型ウエル領
域81の表面に設けた単結晶のSi0.55Ge0.45からなるナロ
ーバンドギヤツプ材83、アクテイブ領域を規定するフイ
ールド酸化膜（SiO2）82、ゲート酸化膜（SiO2）84、n+
多結晶シリコン85とプラチナシリサイド（PtSi）89の積
層膜からなるゲート電極、ゲートの側面に設けた薄膜絶
縁層（SiO2）87、ゲート電極と重なり部分をもつように
該ウエル領域81内にソース／ドレイン対称に設けたPtSi
88、ドレイン側のPtSi88を取り囲むように設けた高濃度
n+型半導体層86、絶縁層（BPSG/SiO2）90、ソース／ド
レインまたはゲートを外部に引き出すための電極配線層
91から構成されている。このトランジスタではｎ型ウエ
ル領域81の表面にナローバンドギヤツプ材83を設けてい
る。Si0.55Ge0.45のバンドギヤツプEgは約0.8eVであ
り、Siに比べて約0.3eV小さい。このためソース側PtSi
とSi0.55Ge0.45層間で形成されるシヨツトキー接合のΦ
Ｂは約0.55eVとなり、ソースの底面部分で形成されるシ
ヨツトキー接合のφＢ＝0.85eVよりも約0.3eV小さくな
る。即ちソース端のトンネル注入が生ずる部分のみφＢ
が小さくなつているので、リーク電流を抑制したままド
レイン電流だけを大きくできる効果がある。
以上説明した実施例はいずれもｎ型のトンネル注入ト
ランジスタについて述べたが、例えば第６図において基
板40,ウエル領域41,高濃度半導体層45、および高濃度半
導体層48をそれぞれ反対導電型にすれば、ｐ型のトンネ
ル注入トランジスタを容易に得ることができる。尚、ｎ
およびｐ型トランジスタを同一基板上に形成する場合に
おいて、両者ともドレイン電流を大きくするにはシリコ
ンのバンドギヤツプの1/2（約0.55eV）のφＢを持つシ
ヨツトキーバリア材を用いるのが有利である。この点Mo
Si2,VSi2,V,TiSi2等が適している。また第８図において
SOI型のトンネル注入トランジスタを説明したが、SiO2
基板100をｐ型半導体基板に置き換えても同様の効果が
得られる。
ランジスタについて述べたが、例えば第６図において基
板40,ウエル領域41,高濃度半導体層45、および高濃度半
導体層48をそれぞれ反対導電型にすれば、ｐ型のトンネ
ル注入トランジスタを容易に得ることができる。尚、ｎ
およびｐ型トランジスタを同一基板上に形成する場合に
おいて、両者ともドレイン電流を大きくするにはシリコ
ンのバンドギヤツプの1/2（約0.55eV）のφＢを持つシ
ヨツトキーバリア材を用いるのが有利である。この点Mo
Si2,VSi2,V,TiSi2等が適している。また第８図において
SOI型のトンネル注入トランジスタを説明したが、SiO2
基板100をｐ型半導体基板に置き換えても同様の効果が
得られる。
（実施例７） 第11図は、上記のｎおよびｐ型トンネル注入トランジ
スタを用いてインバータ回路を構成した場合の素子断
面、およびその等価回路を示したものである。SiO2基板
200上に設けたｎ型単結晶シリコン膜201およびｐ型単結
晶シリコン膜202、アクテイブ領域の規定およびn,p素子
間を絶縁分離するフイールド酸化膜（SiO2）203,ゲート
酸化膜（SiO2）204,ゲート電極205,ゲート電極と重なり
部分をもつように該ｎおよびｐ型シリコン膜201,202内
にソース／ドレイン対称に、また底面が該SiO2基板200
と接するように設けたMoSi2膜208,ドレイン側のMoSi2膜
208と該シリコン膜201,202の間に設けた高濃度n+型半導
体層206および高濃度p+型半導体層207、絶縁層（BPSG/S
iO2）209,各素子のソース／ドレインまたはゲートを外
部に引き出すための電極配線層210から構成されてい
る。このインバータ回路はｐ型トランジスタのソースに
電源電圧Vccを印加し、共通化されたゲートに入力電圧V
inを印加すれば、出力電圧Voutが得られる。所謂従来の
MOSFETによるCMOSインバータと同様な動作をする。素子
を構成するトンネル注入トランジスタはドレインの電圧
に対して電流飽和が小さいので大きなドレイン電流が流
れ、各素子のソース／ドレインに寄生する静電容量も十
分に小さいので極めて高速に動作する。
スタを用いてインバータ回路を構成した場合の素子断
面、およびその等価回路を示したものである。SiO2基板
200上に設けたｎ型単結晶シリコン膜201およびｐ型単結
晶シリコン膜202、アクテイブ領域の規定およびn,p素子
間を絶縁分離するフイールド酸化膜（SiO2）203,ゲート
酸化膜（SiO2）204,ゲート電極205,ゲート電極と重なり
部分をもつように該ｎおよびｐ型シリコン膜201,202内
にソース／ドレイン対称に、また底面が該SiO2基板200
と接するように設けたMoSi2膜208,ドレイン側のMoSi2膜
208と該シリコン膜201,202の間に設けた高濃度n+型半導
体層206および高濃度p+型半導体層207、絶縁層（BPSG/S
iO2）209,各素子のソース／ドレインまたはゲートを外
部に引き出すための電極配線層210から構成されてい
る。このインバータ回路はｐ型トランジスタのソースに
電源電圧Vccを印加し、共通化されたゲートに入力電圧V
inを印加すれば、出力電圧Voutが得られる。所謂従来の
MOSFETによるCMOSインバータと同様な動作をする。素子
を構成するトンネル注入トランジスタはドレインの電圧
に対して電流飽和が小さいので大きなドレイン電流が流
れ、各素子のソース／ドレインに寄生する静電容量も十
分に小さいので極めて高速に動作する。
上記したように本発明のトランジスタは従来のMOSFET
と同じ回路構成が可能であるから、各種CMOS論理回路に
適用できることはもとよりバイポーラトランジスタと組
み合わせてBiCMOS論理回路やメモリー回路にも適用でき
る。
と同じ回路構成が可能であるから、各種CMOS論理回路に
適用できることはもとよりバイポーラトランジスタと組
み合わせてBiCMOS論理回路やメモリー回路にも適用でき
る。
上述の実施例で示したように素子が微細化され、ゲー
ト長が、0.2μｍ以下、さらに、0.1μｍ以下となつた場
合でも、リーク電流の少ないデバイスを得ることができ
る。
ト長が、0.2μｍ以下、さらに、0.1μｍ以下となつた場
合でも、リーク電流の少ないデバイスを得ることができ
る。
具体的には、本デバイスのリーク電流（逆方向電流）
は下記（１）式で表される。
は下記（１）式で表される。
I1＝SA＊T2exp（−ｑφB/kT） …（１） Ｓ ：シヨツトキー接合面積 Ａ＊ ：リチヤードソン定数） Ｔ ：絶対温度 q ：電子の電荷 k ：ボルツマン定数 φB :シヨツトキーバリア高さ 第１図に示すようにゲート幅をＷ、ゲート−LOCOS
（素子分離領域）間距離をｌ、シリサイドの厚みをｔと
すれば、シヨツトキー接合面積Ｓは底面成分（Ｗ・ｌ）
と側面成分（Ｗ・ｔ）の和として表されＳ＝Ｗ・ｌ＋Ｗ
・ｔとなる。実際のデバイスでは、Ｗ＝15μｍ、ｔ＝0.
05μｍ、縮小則に従えばゲート長0.2μｍ、世代では、
ｌは略0.8μｍ、ゲート長0.1μｍ世代ではｌは略0.6μ
ｍとなるので、実施例で示した各デバイスのリーク電流
は以下のようになる。
（素子分離領域）間距離をｌ、シリサイドの厚みをｔと
すれば、シヨツトキー接合面積Ｓは底面成分（Ｗ・ｌ）
と側面成分（Ｗ・ｔ）の和として表されＳ＝Ｗ・ｌ＋Ｗ
・ｔとなる。実際のデバイスでは、Ｗ＝15μｍ、ｔ＝0.
05μｍ、縮小則に従えばゲート長0.2μｍ、世代では、
ｌは略0.8μｍ、ゲート長0.1μｍ世代ではｌは略0.6μ
ｍとなるので、実施例で示した各デバイスのリーク電流
は以下のようになる。
○ 第１図の構造では、ゲート長0.2μｍではI1＝1.78
×10-9（Ａ）、ゲート長0.1μｍではI1＝1.36×10
-9（Ａ） ○ 第６図及び第８図の構造では、ゲート長によらずI1
＝1.05×10-10（Ａ） ○ 第10図の構造では、ゲート長によらずI1＝1.05×10
-10（Ａ） （ただしSiGe層の厚みを0.05μｍとした場合） なお各実施例ではシヨツトキーバリアにφＢの異なる
種々の材料を用いて説明したが、同じ土俵でリーク電流
を比較するためにMoSi2（φＢ＝0.55eV）の場合につい
て示す。ただし第10図の例については、シヨツトキーバ
リア高さの高いものを用いることが発明の主旨であるの
で、PtSi（φＢ＝0.85eV）を用いて比較した。
×10-9（Ａ）、ゲート長0.1μｍではI1＝1.36×10
-9（Ａ） ○ 第６図及び第８図の構造では、ゲート長によらずI1
＝1.05×10-10（Ａ） ○ 第10図の構造では、ゲート長によらずI1＝1.05×10
-10（Ａ） （ただしSiGe層の厚みを0.05μｍとした場合） なお各実施例ではシヨツトキーバリアにφＢの異なる
種々の材料を用いて説明したが、同じ土俵でリーク電流
を比較するためにMoSi2（φＢ＝0.55eV）の場合につい
て示す。ただし第10図の例については、シヨツトキーバ
リア高さの高いものを用いることが発明の主旨であるの
で、PtSi（φＢ＝0.85eV）を用いて比較した。
以上のように第１図に比べ第６図，第８図及び第10図
ではリーク電流を約1/10に低減できる。いずれの低減効
果もシヨツトキー接合の底面成分（Ｗ・ｌ）がほぼゼロ
になつたためである。すなわち、第６図，第８図及び第
10図では、リーク電流が金属又は金属化合物電極の厚み
ｔにのみ依存している。
ではリーク電流を約1/10に低減できる。いずれの低減効
果もシヨツトキー接合の底面成分（Ｗ・ｌ）がほぼゼロ
になつたためである。すなわち、第６図，第８図及び第
10図では、リーク電流が金属又は金属化合物電極の厚み
ｔにのみ依存している。
〔発明の効果〕 本発明によれば、微細化に好適な半導体装置の構造及
びその製造方法が得られる。
びその製造方法が得られる。
また、本発明によれば、高速スイツチングに好適な半
導体装置が得られる。
導体装置が得られる。
第１図は本発明の一実施例のｎ型トンネル注入トランジ
スタの素子断面および平面図、第２図および第３図は第
１図で示したトランジスタの動作原理を説明する図、第
４図は本発明のトランジスタの静特性を示す図、第５図
はシヨツトキーの障壁高さとドレイン電流およびリーク
電流の関係を表す図、第６図および第８図乃至第10図は
本発明の他の実施例のｎ型トンネル注入トランジスタの
素子断面図、第７図は本発明の半導体装置の製造工程の
一例を示す素子断面図、第11図はｎおよびｐ型トンネル
注入トランジスタを用いてインバータ回路を構成した場
合の素子断面およびその等価回路を示す図である。 １……低濃度ｎ型半導体基体、２……フイールド酸化膜
（SiO2）、３……ゲート酸化膜（SiO2）、４……ゲート
電極、５……高濃度n+半導体層、６……チタンシリサイ
ド（TiSi2）膜、７……絶縁層、８……コンタクトホー
ル、９……電極配線層。
スタの素子断面および平面図、第２図および第３図は第
１図で示したトランジスタの動作原理を説明する図、第
４図は本発明のトランジスタの静特性を示す図、第５図
はシヨツトキーの障壁高さとドレイン電流およびリーク
電流の関係を表す図、第６図および第８図乃至第10図は
本発明の他の実施例のｎ型トンネル注入トランジスタの
素子断面図、第７図は本発明の半導体装置の製造工程の
一例を示す素子断面図、第11図はｎおよびｐ型トンネル
注入トランジスタを用いてインバータ回路を構成した場
合の素子断面およびその等価回路を示す図である。 １……低濃度ｎ型半導体基体、２……フイールド酸化膜
（SiO2）、３……ゲート酸化膜（SiO2）、４……ゲート
電極、５……高濃度n+半導体層、６……チタンシリサイ
ド（TiSi2）膜、７……絶縁層、８……コンタクトホー
ル、９……電極配線層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−52168（ＪＰ，Ａ) 特開 昭61−206252（ＪＰ，Ａ) 特開 昭58−116760（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (5)
- 【請求項１】半導体領域、ソース、ドレイン及びゲート
電極を有するMIS構造の半導体装置において、 前記ソース及び前記ドレインに前記ゲート電極と重なり
部分を持つ金属又は金属化合物からなるメタリック材を
設け、 前記ドレイン側の前記メタリック材と接する前記半導体
領域に第１導電型の高濃度半導体層を設け、 前記ソースを前記半導体領域に対し、ショットキー接合
とし、前記ドレインを前記半導体領域とオーミック接続
とし、 前記ソースと前記ドレインとの間のショットキー障壁に
生じるトンネル電流をゲート電位で制御し、 前記トンネル電流を生じる部分以外のソース側メタリッ
ク材と接する前記半導体領域に、第２導電型の高濃度半
導体層を設けたことを特徴とする半導体装置。 - 【請求項２】半導体領域、ソース、ドレイン及びゲート
電極を有するMIS構造の半導体装置において、 前記ソース及び前記ドレインに前記ゲート電極と重なり
部分を持つ金属又は金属化合物からなるメタリック材を
設け、 前記ドレイン側の前記メタリック材と接する前記半導体
領域に第１導電型の高濃度半導体層を設け、 前記ソースを前記半導体領域に対し、ショットキー接合
とし、前記ドレインを前記半導体領域とオーミック接続
とし、 前記ソースと前記ドレインとの間のショットキー障害に
生ずるトンネル電流をゲート電位で制御し、 前記ソース側メタリック材と接する前記半導体領域に、
前記高濃度半導体層と反対導電型であり且つ熱平衡状態
で空乏化する程度の低濃度半導体層を設けたことを特徴
とする半導体装置。 - 【請求項３】半導体領域、ソース、ドレイン及びゲート
電極を有するMIS構造の半導体装置において、 前記ソース及び前記ドレインに前記ゲート電極と重なり
部分を持つ金属又は金属化合物からなるメタリック材を
設け、 前記ドレイン側の前記メタリック材と接する前記半導体
領域に第１導電型の高濃度半導体層を設け、 前記ソースを前記半導体領域に対し、ショットキー接合
とし、前記ドレインを前記半導体領域とオーミック接続
とし、 前記ソースと前記ドレインとの間のショットキー障害に
生ずるトンネル電流をゲート電位で制御し、 前記トンネル電流を生じる部分の少なくともソース側メ
タリック材と接する前記半導体領域に、半導体領域より
もバンドギャップの狭い半導体材料を設けたことを特徴
とする半導体装置。 - 【請求項４】半導体領域、ソース、ドレイン及びゲート
電極を有するMIS構造の半導体装置において、 前記ソース及び前記ドレインに前記ゲート電極と重なり
部分を持つ金属又は金属化合物からなるメタリック材を
設け、 前記ドレイン側の前記メタリック材と接する前記半導体
領域に第１導電型の高濃度半導体層を設け、 前記ソースを前記半導体領域に対し、ショットキー接合
とし、前記ドレインを前記半導体領域とオーミック接続
とし、 前記ソースと前記ドレインとの間のショットキー障害に
生ずるトンネル電流をゲート電位で制御し、 前記ドレインから前記ソースに流れるトンネル電流の電
流路を除いて、前記ドレイン、前記ソース、前記第１導
電型の高濃度半導体層及び前記半導体領域が絶縁物で覆
われたことを特徴とする半導体装置。 - 【請求項５】半導体領域、ソース、ドレイン及びゲート
電極を有するMIS構造の半導体装置において、 前記ソース及び前記ドレインに前記ゲート電極と重なり
部分を持つ金属又は金属化合物からなるメタリック材を
設け、 前記ドレイン側の前記メタリック材と接する前記半導体
領域に第１導電型の高濃度半導体層を設け、 前記ソースを前記半導体領域に対し、ショットキー接合
とし、前記ドレインを前記半導体領域とオーミック接続
とし、 前記ソースと前記ドレインとの間のショットキー障害に
生ずるトンネル電流をゲート電位で制御し、 前記ドレインから前記ソースに流れるトンネル電流の電
流路以外の前記半導体領域が第２導電型低濃度半導体層
で覆われたことを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2205005A JP3039967B2 (ja) | 1990-08-03 | 1990-08-03 | 半導体装置 |
| US07/738,604 US5177568A (en) | 1990-08-03 | 1991-07-30 | Tunnel injection semiconductor devices with schottky barriers |
| DE69108631T DE69108631T2 (de) | 1990-08-03 | 1991-08-01 | Tunnelinjektions-Halbleiterbauelement und dessen Herstellungsverfahren. |
| EP91112961A EP0469611B1 (en) | 1990-08-03 | 1991-08-01 | Tunnel injection semiconductor devices and its manufacturing process |
| KR1019910013475A KR100189691B1 (ko) | 1990-08-03 | 1991-08-03 | 터널 주입형 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2205005A JP3039967B2 (ja) | 1990-08-03 | 1990-08-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0491480A JPH0491480A (ja) | 1992-03-24 |
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Family
ID=16499877
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2205005A Expired - Fee Related JP3039967B2 (ja) | 1990-08-03 | 1990-08-03 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5177568A (ja) |
| EP (1) | EP0469611B1 (ja) |
| JP (1) | JP3039967B2 (ja) |
| KR (1) | KR100189691B1 (ja) |
| DE (1) | DE69108631T2 (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2657588B2 (ja) * | 1991-01-11 | 1997-09-24 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| KR960001611B1 (ko) | 1991-03-06 | 1996-02-02 | 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 | 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법 |
| US6624450B1 (en) | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JPH0637302A (ja) * | 1992-07-14 | 1994-02-10 | Mitsuteru Kimura | トンネルトランジスタ |
| DE69329543T2 (de) * | 1992-12-09 | 2001-05-31 | Compaq Computer Corp., Houston | Herstellung eines Feldeffekttransistors mit integrierter Schottky-Klammerungsdiode |
| US6268636B1 (en) | 1994-05-31 | 2001-07-31 | James D. Welch | Operation and biasing for single device equivalent to CMOS |
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