JP2657588B2 - 絶縁ゲイト型半導体装置およびその作製方法 - Google Patents

絶縁ゲイト型半導体装置およびその作製方法

Info

Publication number
JP2657588B2
JP2657588B2 JP3069561A JP6956191A JP2657588B2 JP 2657588 B2 JP2657588 B2 JP 2657588B2 JP 3069561 A JP3069561 A JP 3069561A JP 6956191 A JP6956191 A JP 6956191A JP 2657588 B2 JP2657588 B2 JP 2657588B2
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor substrate
film
trapezoidal
conductive film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3069561A
Other languages
English (en)
Other versions
JPH0685247A (ja
Inventor
舜平 山崎
保彦 竹村
法彦 瀬尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP3069561A priority Critical patent/JP2657588B2/ja
Priority to KR1019910025933A priority patent/KR950011020B1/ko
Priority to TW081100008A priority patent/TW237556B/zh
Priority to US07/819,964 priority patent/US5319231A/en
Publication of JPH0685247A publication Critical patent/JPH0685247A/ja
Application granted granted Critical
Publication of JP2657588B2 publication Critical patent/JP2657588B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66636Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は微小な半導体装置および
該装置を利用した半導体集積回路に関する。
【0002】
【従来の技術】いわゆるMOS(金属−酸化物−半導
体)型もしくはMIS(金属−絶縁物−半導体)型電界
効果型トランジスター(以下、本明細書では、これらを
総称してMISFETとよぶ)は、半導体集積回路(I
C)や大規模集積回路(LSIおよび超LSI)になく
てはならない基本素子の一つである。素子の微細化、高
速化に伴い、MISFETは時代と共に改良が加えら
れ、変化してきた。
【0003】現在、最も進んだとされるMISFETは
LDD(ight1y oped rain)型
MISFETである。図1にこの装置の概略の構造を示
す。この構造を持つMISFETの特徴としては、ソー
スおよびドレイン等の基板上に設けられた不純物領域の
濃度が比較的連続的に変化しているため、不純物領域と
チャネル領域の界面に大きな電界が生じないということ
にある。例えば、図1ではソース電極107からn
導電型の第1のソース102、nの導電型の第2のソ
ース領域103、pの導電型のチャネル領域108、
の導電型の第2のドレイン領域104、nの導電
型の第1のドレイン領域105、ドレイン電極106と
いうように導電型が細かく変化している。このため、チ
ャネル領域と不純物領域の界面に生じる電界はゆるやか
でこの領域でキャリヤーが過度に加速され、半導体やゲ
イト絶縁膜に欠陥を形成することが少なく、故に、LD
D型MISFETは、従来のMISFETに比べて長期
にわたって使用することが可能である。
【0004】しかしながら、図1に示されるような典型
的なLDD型MISFETでは、素子が微細になると幾
つかの問題が生じる。その代表的なものが、不純物領域
とゲイト電極の重なり、およびゲイト絶縁膜直下での不
純物領域間の電界の集中である。前者はプロセス上の問
題である。通常、不純物領域の形成はゲイト電極をマス
クとして、自己整合的に不純物イオンを基板に打ち込む
イオンインプラ法によってなされる。したがって、理想
的にはゲイト電極と不純物領域の重なりはあり得ないの
であるが、実際には、不純物イオンはゲイト電極の下部
に回り込む。この原因は、主として入射した不純物イオ
ンが半導体基板の結晶格子によって2次的に散乱される
ためと考えられる。この効果は、入射するイオンのエネ
ルギーとともに大きくなり、また、相対的に、ゲイトの
幅、すなわちチャネル長が小さくなればなるほど目立っ
てくる。このような電極の重なりがあると、ゲイト電極
と不純物領域間の寄生容量が大きくなり、MISFET
の動作速度が低下する。
【0005】後者もやはり図1に示されるような典型的
なLDD型MISFETでは問題となる。すなわち、図
1に示されていような不純物領域の形状では、ソースと
ドレインの間に電圧が加えられた場合に、電界が第2の
ソース領域の先端である点Aと第2のドレイン領域の先
端の点Bに集中し、最も加速されたキャリヤーがこの2
点の間を走るのであるが、該点AおよびBはゲイト絶縁
膜の直下にあるため、ゲイト絶縁膜が損傷を受けること
が少なくない。ゲイト絶縁膜は加速されたキャリヤーに
よる損傷によって、該絶縁膜が電荷捕獲中心となり、損
傷の程度のひどい場合にはゲイト電極によってチャネル
領域を通過するキャリヤーをコントロールすることが不
可能となる。
【0006】以上の問題点を解決するために考案された
LDD型MISFETを図2(a)に示す。図1と異な
り、第2のソース領域の先端の点Aおよび第2のドレイ
ン領域の先端の点Bがゲイト絶縁膜から遠い位置にあ
り、したがって、この2点に電界が集中することによる
ゲイト絶縁膜の損傷が防げ、さらに図2(a)から明ら
かなように電極と不純物領域の重なりはあるものの、そ
の間にかなりの距離があるため、寄生容量は減少する。
【0007】このような構造のLDD型MISFET
は、不純物イオンの打ち込みを斜めからおこなうことに
よって作製される。しかしながら、チャネル長が0.5
μm以下となると、作製上の困難によって、高い歩留ま
りを維持することができない。なせならば、このような
構造を再現よく作製するには、イオン打ち込みの際の不
純物イオンの加速エネルギーを精度よく制御しなければ
ならず、また、エネルギーの揃ったイオン源を得る必要
がある。そうでなければ、斜めから入射したイオンが、
予想外に深く入ってしまい図2(b)のように不純物領
域が融合していまうことになる。このようなことはチャ
ネル長が小さくなるにつれて顕著になる。
【0008】結論として、従来のLDD型MISFET
(図2に示される改良型も含む)はチャネル長が0.5
μm以下、特に0.3μm以下の、いわゆるクウォータ
ーミクロンのMISFETに使用することは工業的に困
難である。
【0009】
【発明が解決しようとする課題】本発明は上述の如く、
従来の方法では著しく困難であった、極めて短いチャネ
ル長を有し、実用に耐えうるMISFETを提案し、か
つ、それを工業的に量産する方法を提案することを目的
とする。すなわち、0.5μm以下の短チャネルをもつ
MISFETにおいて、先に指摘したゲイト絶縁膜の加
速されたキャリヤーよる損傷を可能な限り低減せしめる
構造を有し、また、ゲイト電極と不純物領域の重なりに
よる寄生容量を可能な限り低減せしめる構造を有するも
のを示す。さらに、該構造を有するMISFETを工業
的に量産する方法を示す。
【0010】
【課題を解決するための手段】上記の問題点(すなわ
ち、ゲイト絶縁膜の損傷の低減と寄生容量の低減)を解
決するための本発明の技術思想は、図3(a)および
(b)に例示される。すなわち、基本的には、同図に示
されるように、半導体基板301の一部が台状に突出
し、かつ、その台上の部分302が、実質的にゲイト電
極303と同一の形状を有し、かつゲイト電極303と
該台上部分302が重なっていること、および該台状の
部分303の側面に導電性を有する三角形もしくは矩形
の金属や半導体からなる領域304が基板に密着して、
あるいはトンネル電流が流れる程度に薄い絶縁体を隔て
て設けられ、それ自体がMISFETのソース、ドレイ
ンとして機能すること、ならびに該領域304が基板上
の台状の部分に密着して、もしくは絶縁体を介して接し
ている部分の上面は、基板の突出した部分の上面と実質
的に同じ高さ、もしくはやや低く設けられ、好ましくは
その高さの差はチャネル長(すなわち基板の突出した台
上の部分の幅)の2分の1以下、より好ましくは10分
の1以下であることを特徴とする。図3(a)に示され
る構造を有することによって、ゲイト絶縁膜とキャリヤ
ーの走行部分は隔離され、ゲイト絶縁膜が電界集中によ
って加速されたキャリヤーによる損傷から保護され、ま
た、ソース、ドレイン領域がゲイト電極の下に回り込む
ことがないので、ゲイト電極と不純物領域の重なりによ
る寄生容量が低減されることは容易に推察される。
【0011】基板上の台状の部分の側面に設けられる領
域304は、上述の通り、半導体であっても、また、金
属であってもよく、また、基板に密着しても適当な絶縁
物を介して設けられてもよい。以下に該領域304が半
導体である場合について考察する。この半導体が絶縁物
を介して設けられる場合には絶縁物によっては、この絶
縁物によって該半導体中に含まれる不純物が絶縁物によ
って遮蔽され、チャネル領域となる基板の突出した部分
中に拡散することが妨げられるという付加的な効果を有
する。例えば、絶縁物として窒化珪素膜を用いた場合に
は、数nm程度の極薄膜であっても、通常、半導体の不
純物として用いられる材料に対して、その拡散を妨げる
作用を有する。また、絶縁物として酸化珪素を用いた場
合には、半導体中に含まれるリンやホウソ等の不純物
は、リンガラス、ボロンガラスという形で酸化珪素に取
り込まれる。
【0012】一方、絶縁物が不純物拡散を妨げる効果を
有しない場合や、絶縁物がなく、半導体が基板に密着し
ている場合には、適切な方法によって、図3(b)に示
されるように特徴的な形状を有する不純物領域305を
形成することができる。この場合においてもソース、ド
レインはゲイト絶縁膜から離れているため寄生容量の減
少とゲイト絶縁膜の保護という効果は、図3(a)の場
合と同様に得られる。
【0013】図3は本発明の基本構造であるが、この基
本構造を変形することによってより大きな効果を生じせ
しめることが可能であり、例えば、図4に示される如
く、台状の部分402の側面に設けられる導電性領域4
04の下の半導体基板に、別に不純物をドープして導電
性を高めた部分405を形成してもよい。すなわち、図
3に示される基本構造のみではソース、ドレインの抵抗
は、該導電性領域304のみで決定されるが、この導電
性領域の厚さは、台状の部分302の高さに依存し、通
常、500nm以下であり、チャネル長がより小さいM
ISFETでは300nm以下となる。したがって、該
導電性領域の抵抗は非常に大きくなる。そこで、該導電
性領域と並行して高い導電性を有する不純物領域を設け
ることによって、ソース、ドレインの抵抗を低減せしめ
ることが可能となる。さらに、該導電性領域の幅はその
高さと同程度であり、幅を著しく横に拡げることは、作
製プロセス上不可能である。そのため、ソース、ドレイ
ンの電極を設けることが困難であるが、図4に示すよう
に基板401上に別に設けられた不純物領域405に電
極407を設けることによって、これをソース、ドレイ
ンの電極とすることが可能である。導電性領域402が
基板と同種の半導体で構成される場合には、該半導体と
該不純物領域405の導電型(不純物濃度)に関して
は、どちらも同じ濃度であってもよいし、異なる濃度で
あってもよい。さらに同種の不純物を用いてもよいし、
異種の不純物を用いてもよい。また、後述のように該不
純物領域405内の濃度分布を異ならせてもよい。
【0014】さらに、図3に示される本発明の基本構造
を発展させ従来技術のLDD型MISFETの技術思想
とを組み合わせて、図5に示される如き構造としてもよ
いことは言うまでもない。このMISFETは、図に示
されるように基板状の台状の部分の側面に設けられた例
えばn型の半導体504とその直下のn型の導電型
の不純物領域506とn型の導電型の半導体領域50
5からなるソース、ドレインを有する。これらの各不純
物領域および半導体領域の不純物は全て同種のものから
なってもよいし、異種のものを使用してもよい。また、
図5ではNMOSの例を示したが、PMOSであっても
同様な構造を有するMISFETを作製することは容易
である。
【0015】次に上述の構造を有するMISFETを作
製する方法について記述する。
【0016】(方法1)図6(a)に示されるように、
半導体基板601上に薄い絶縁膜602と半導体皮膜も
しくは金属皮膜からなる導電性皮膜603を積層する。
絶縁膜602の一部は、後にゲイト絶縁膜として、また
導電性皮膜603の一部は後にゲイト電極として機能す
るため、それぞれの用途に応じた材料と厚さを選択しな
ければならない。典型的には、絶縁膜602の材料とし
ては、酸化珪素、窒化珪素、リンガラス、ボロンガラ
ス、酸化アルミニウム、ダイヤモンド、非晶質炭素およ
びそれらの積層膜もしくは混合膜等が用いられ、その厚
さとしては典型的には、2nm〜100nmである。ま
た、導電性皮膜603の材料としては、典型的には珪
素、ゲルマニウム、砒化ガリウム等の半導体材料、ある
いはモリブテン、タングステン等の金属もしくは合金さ
らに珪化モリブテン、珪化タングステン等の珪化物、炭
化モリブテン、炭化タングステン等の炭化物が用いら
れ、その典型的な厚さは10nm〜10μmである。導
電性皮膜603の上にさらに異種の金属皮膜や半導体皮
膜を積層してもよい。次に公知の異方性エッチング法に
よって、ゲイト電極となるべき部分を残して導電性皮膜
603および絶縁膜602を除去し、さらに、半導体基
板601をも一部除去する。このときエッチングされる
半導体基板601の深さは典型的には10nm〜1μm
であるが、この深さは後に側面に形成される半導体の大
きさやMISFET素子全体の大きさ等を考慮して決定
されるべきもので、必ずしもこの数値の間になければな
らないということはない。このエッチング工程は、基板
に対して垂直に行われる必要がある。すなわち、エッチ
ング工程によって残存した面604は、基板に対して垂
直もしくは垂直に近い角度を有することが必要である。
こうして図6(b)を得る。
【0017】さらに全面にCVD法もしくは熱酸化もし
くは熱窒化法等によって、トンネル電流の流れる程度の
厚さの絶縁物皮膜605を形成する。さらにCVD法等
の皮膜形成方法によって金属もしくは半導体からなる導
電性皮膜606を形成する。こうして図6(C)を得
る。
【0018】最後に公知の異方性エッチング法によって
導電性皮膜606を一部除去し、半導体基板の台状部分
の側面に皮膜の一部607を残す。このとき絶縁物皮膜
605はこのエッチング工程によって除去されない材料
を選択する必要がある。こうして図6(d)を得る。
【0019】(方法2)図7に本方法の概略を示す。方
法1と同様に半導体基板701上に薄い絶縁膜702と
半導体皮膜もしくは金属皮膜からなる導電性皮膜703
を積層する。次に方法1と同様に公知の異方性エッチン
グ法によって、まず半導体皮膜703のみをエッチング
する。その後、エッチングによって形成されたゲイト電
極となるべき部分の表面もしくは上面に窒化珪素等の絶
縁性の皮膜705を例えば熱窒化等の方法によって選択
的に形成する。その後、再び、異方性エッチングを継続
し、方法1と同様に、半導体基板上に台状の部分および
ゲイト絶縁膜、ゲイト電極をその上に形成する。こうし
て図7(a)を得る。
【0020】次に半導体もしくは金属からなる導電性皮
膜を全面に形成し、方法1と同様に異方性エッチングを
おこない、導電性領域707を得る。このときも方法1
の場合と同様に導電性皮膜のエッチングに際し、絶縁物
皮膜705がエッチングされないことが必要である。ま
た、導電性皮膜と基板が同種の材料で出来ている場合に
は図7(b)に示されるように、基板がエッチグされる
可能性がある。こうして図7(b)を得る。
【0021】(方法3)図8に本方法の概略を示す。方
法1で示したのと同様な方法・材料によって半導体基板
801上に絶縁膜および半導体もしくは金属皮膜を形成
し、さらに方法1と同様な方法によって異方性エッチン
グをおこない、基板上に台状の部分804と、その上の
ゲイト絶縁膜802およひゲイト電極803を形成す
る。さらに公知の不純物拡散技術によって、ゲイト電極
803をマスクとして不純物領域808を選択的に形成
する。次に絶縁物皮膜805を方法1の如く全面に形成
し、こうして図8(a)を得る。さらに半導体もしくは
金属からなる導電性皮膜を全面に形成したのち、方法1
と同様に異方性エッチングをおこない、導電性領域80
7を残し、図8(b)を得る。
【0022】(方法4)図9に本方法の概略を示す。方
法2で示したのと同様な方法・材料によって半導体基板
901上に絶縁膜および半導体もしくは金属皮膜を形成
し、さらに方法2と同様な方法によって異方性エッチン
グをおこない、基板の台状に突出した部分904と該台
状の部分の上に表面もしくは上面が絶縁膜905によっ
て覆われたゲイト電極903およびその下のゲイト絶縁
膜902を形成する。さらに公知の不純物拡散技術によ
って、ゲイト電極903をマスクとして不純物領域90
8を選択的に形成する。こうして図9(a)を得る。次
に半導体もしくは金属からなる導電性皮膜を全面に形成
したのち、方法2と同様に異方性エッチングをおこな
い、導電性領域907を残し、図9(b)を得る。
【0023】(方法5)図10に本方法の概略を示す。
方法3もしくは4で示したのと同様な方法・材料によっ
て半導体基板1001上に半導体基板の台状に突出した
部分とその上の絶縁膜膜1002とゲイト電極100
3、ならびに台状に突出した部分1004の側面に導電
性領域1007およびその下に拡がる、基板とは逆の導
電型の不純物領域1008を形成する。ここで、導電性
領域1007は半導体からなっていて、基板と逆の導電
型、すなわち下の不純物領域1008と同一の導電型で
あり、その導電率は不純物領域1008より小さいもの
とする。こうして図10(a)を得る。その後、ゲイト
電極1003および半導体領域1007をマスクとして
再び不純物を拡散し、半導体領域1007に不純物を拡
散するとともに不純物領域1008中により不純物濃度
が大きく抵抗の小さい不純物領域1009を形成する。
こうして図10(b)を得る。
【0024】(方法6)図10に本方法の概略を示す。
方法3もしくは4で示したのと同様な方法・材料によっ
て半導体基板1001上に半導体基板の台状に突出した
部分とその上の絶縁膜膜1002とゲイト電極100
3、ならびに台状に突出した部分1004の側面に導電
性領域1007およびその下に拡がる、基板とは逆の導
電型の不純物領域1008を形成する。ここで、導電性
領域1007は半導体からなっていて、基板と同一の導
電型、すなわち下の不純物領域1008とは逆の導電型
である。こうして図10(a)を得る。
【0025】その後、ゲイト電極1003および半導体
領域1007をマスクとして再び不純物を拡散し、半導
体領域1007に不純物を拡散し、その導電型を基板と
は逆にするとともに不純物領域1008中により不純物
濃度が大きく抵抗の小さい不純物領域1009を形成す
る。こうして図10(b)を得る。
【0026】(方法7)図11にこの方法の概略を示
す。半導体基板1101上に後にゲイト絶縁膜となるべ
き絶縁膜1102、後にゲイト電極となるべき半導体も
しくは金属からなる皮膜1103、さらにその上に後の
エッチング工程に対して耐蝕性のある皮膜(絶縁体でも
金属でもよい)1104を形成する。(図11(a))
次に該耐蝕性皮膜1104、該半導体もしくは金属皮膜
1103、該絶縁膜1102、および半導体基板110
1の一部を、異方性エッチング法によってエッチング
し、半導体基板上に台状に突出した部分1105および
その上にゲイト電極1106を形成する。この工程にお
いては耐蝕性皮膜1104がエッチングされるようにエ
ッチング方法を選択する必要がある。こうして図11
(b)を得る。さらに、全面に半導体もしくは金属から
なる導電性皮膜1107を形成する(図11(c))。
最後に方法1と同様なエッチング方法によって導電性皮
膜1107をエッチングし、導電性領域1108を残
す。この工程においては、耐蝕性皮膜1103がエッチ
ングされないようなエッチング方法を採用する必要があ
る。このようにして図11(d)を得る。
【0027】(方法7)図12にこの方法の概略を示
す。半導体基板1201上に、ゲイト絶縁膜となる絶縁
膜1202とゲイト電極となる半導体もしくは金属等か
らなる導電性皮膜1203を形成する(図12
(a))。次に該半導体もしくは金属皮膜1203、該
絶縁膜1202、および半導体基板1201の一部を、
異方性エッチング法によってエッチングし、半導体基板
上に台状に突出した部分1205およびその上にゲイト
電極1206を形成する。さらに基板にゲイト電極12
06をマスクとして不純物を拡散し、不純物領域120
8を形成する。こうして図12(b)を得る。さらに、
全面に半導体もしくは金属からなり、導電性皮膜120
3とは異なる材料の導電性皮膜1207を形成する(図
12(C))。最後に方法1と同様なエッチング方法に
よって導電性皮膜1207をエッチングし、導電性領域
1209を残す。この工程においては、導電性皮膜12
04がエッチングされ、かつ、導電性皮膜1203はエ
ッチングされないようなエッチング方法を採用する必要
がある。このようにして図12(d)を得る。
【0028】以上は本発明によるMISFETを作製す
るためのほほうの例であり、これらを組み合わす、もし
くはこれらの方法と他の公知の方法を組み合わすことに
よって、より多彩なMISFETを作製することが可能
である。
【0029】以下に実施例を示し、より詳細に本発明を
説明する。
【0030】
【実施例1】本実施例のプロセスは図13に図示されて
いる。p型単結晶珪素基板(100面、抵抗率10Ω・
cm)1301上に、減圧CVD法によって、酸化珪素
膜(厚さ30nm)1302とその上に窒化珪素膜(厚
さ100nm)1303を形成する。さらにその上にフ
ォトレジスト1304を塗布・露光したのち、公知のド
ライエッチング法によってフォトレジストの除去された
部分の窒化珪素膜およびその下の酸化珪素膜を選択的に
除去する。こうして図10(a)を得る。
【0031】次にフォトレジストをマスクとして基板1
301上に選択的にホウソイオンを打ち込む。この結
果、ホウソ濃度の高いP型領域1306が形成される。
このときのホウ素イオンのドーズ量は1平方cmあたり
約10の13乗個である。その後、塩酸酸化法もしくは
湿式酸化法によって窒化珪素皮膜の除去された部分を酸
化し、厚さ約800nmの厚い酸化珪素膜1305を形
成する。このようにして図10(b)を得る。
【0032】次に先に形成した酸化珪素膜1302およ
び窒化珪素膜1303を除去し、基板1301の表面を
露出させ、この部分に乾式酸化法によって、酸化珪素膜
(厚さ15nm)1307を形成する。さらにこの酸化
珪素膜を通して、表面の浅い部分にホウ素イオンを打ち
込む。このときのホウ素イオンのドーズ量は、1平方c
mあたり約10の12乗個である。この結果、ホウ素濃
度の高いP型領域は1308のような形状をとる。この
ようにして図10(C)を得る。
【0033】その後、公知の減圧CVD法によって多結
晶珪素膜(厚さ300nm)を堆積する。該多結晶珪素
膜は導電性を良くするためにリンを1立方cmあたり1
0の21乗個程度添加されている。さらにフォトレジス
トを塗布し、公知のリソグラフィー法および公知の異方
性エッチング法によって多結晶珪素膜および酸化珪素膜
1307および基板1301の一部を選択的に除去す
る。ここで異方性エッチングは、平行平板型反応槽にお
いて、一方の平板電極面上に基板を置き、被エッチング
面を露出し、四塩化炭素もしくは四フッカ炭素を含む水
素ガス(圧力200mTorr)を槽内に導入し、1
3.56MHzの高周波電力を電極間に加えることによ
って槽内にプラズマを発生させることによっておこな
う。このとき、基板の置かれた電極には負の電圧がかか
ることが必要である。このようにしてまず、多結晶珪素
膜をエッチングする。多結晶珪素膜がエッチングされた
後、高周波電力を切り、槽内のガスを排気し、新たに四
フッカ炭素を含む水素ガス(200mTorr)を槽内
に導入し、先に述べた方法と同じ方法で酸化珪素膜20
7を選択的にエッチングする。酸化珪素膜1307のエ
ッチングが終了した後、槽内のガスを排気し、再び四塩
化炭素もしくは四フッカ炭素を含む水素ガス(圧力20
0mTorr)を槽内に導入し、上述の方法によって基
板1301を選択的にエッチングする。エッチングは深
さ500nmまで進行した時点で終える。以上の工程を
経ることによって基板上にゲイト電極1308およびそ
の下の突出した領域1309を形成することができる。
このときのゲイト電極の幅(チャネル長)は500nm
である。このようにして図13(d)を得る。
【0034】さらに砒素イオン(ドーズ量は1平方cm
あたり約10の16乗個)をゲイト電極1309をマス
クとして基板上に打ち込み、摂氏1100度で60分ア
ニールし、不純物を熱拡散させる。その後、1気圧のア
ンモニアガス中で摂氏1200度で1時間加熱して厚さ
約4nmの窒化珪素膜1310を全面に形成する。さら
に、原料ガスとしてシランを用いる熱CVD法によっ
て、厚さ約200nmの多結晶珪素膜1311を全面に
形成する。こうして図13(e)を得る。
【0035】その後、異方性エッチング法によって多結
晶珪素皮膜1312をエッチングし基板の突出した部分
の側面にのみ多結晶珪素1313を残す。のようにして
図13(f)を得る。
【0036】その後、リンガラス(PSG)1314を
厚さ約500nm堆積する。最後に公知のエッチング技
術によってPSGに電極形成用の穴を開け、アルミニウ
ム膜を形成したのち、選択的にこれを除去し、そ一ス・
ドレインの電極1315を形成する。このようにして図
13(g)を得る。
【0037】以上のようにして、本発明のMISFET
が作製される。
【0038】
【実施例2】本実施例のプロセスは図14に図示されて
いる。実施例1と同様な方法によってp型珪素基板14
01上にフィールド絶縁物1402と厚さ15nmの熱
酸化珪素膜1403および珪素基板表面近傍にホウソの
濃度の高いP型領域1406を形成し、その後、基板全
面に多結晶珪素膜を形成する。その後、実施例1に示さ
れた平行平板型異方性エッチング装置中に基板を置き、
四塩化炭素を含む水素ガスを放電させ、多結晶珪素膜の
みをエッチングしゲイト電極1404を形成する。さら
に、これを1気圧の窒素中、摂氏1250度で1時間加
熱することによってゲイト電極の表面に厚さ約3nmの
窒化珪素膜1405を形成する。このようにして図14
(a)を得る。
【0039】次に再び基板を平行平板型エッチング装置
に装填し、ゲイト電極1404をマスクとして、酸化珪
素膜1403と基板1401をエッチングする。エッチ
ングは深さ500nmまで進行した時点で終える。以上
の工程を経ることによって基板上にゲイト電極1404
およびその下の突出した領域1407を形成することが
できる。このときのゲイト電極の幅(チャネル長)は5
00nmである。このようにして図14(b)を得る。
【0040】さらに砒素イオン(ドーズ量は1平方cm
あたり約10の15乗個)をゲイト電極1404をマス
クとして基板上に打ち込み、摂氏1100度で60分ア
ニールし、不純物を熱拡散させ、不純物領域1409を
形成する。さらに、原料ガスとしてシランを用いる熱C
VD法によって、厚さ約200nmのP型不純物である
リンが1平方cmあたり10の14乗添加された多結晶
珪素膜を全面に形成する。その後、異方性エッチング法
によって多結晶珪素皮膜をエッチングし、基板の突出し
た部分の側面にのみ多結晶珪素1408を残す。このよ
うにして図14(c)を得る。
【0041】その後、さらに砒素イオン(ドーズ量は1
平方cmあたり約10の16乗個)をゲイト電極140
4および多結晶珪素1408およびフィールド酸化物1
402をマスクとして基板上に打ち込み、摂氏1100
度で60分アニールし、不純物領域1409中に高い導
電率のN型の不純物領域1410を形成するとともに多
結晶珪素1407に不純物を熱拡散させ、その導電型を
弱いP型から弱いN型に変化せしめる。こうして図14
(d)を得る。さらに実施例1と同様の工程によってソ
ース・ドレインの電極を形成し、本発明のMISFET
が作製される。
【0042】
【実施例3】本実施例のプロセスは図15に図示されて
いる。実施例1と同様な方法によってp型珪素基板15
01上にフィールド絶縁物1502と珪素基板表面近傍
にホウソの濃度の高いP型領域1503を形成する。こ
こで、実施例1および2とは異なり、該P型領域は珪素
基板の露出した部分の表面においてはその濃度が小さ
く、その内部に濃度が大きい領域を有するという特徴を
もつ。こうして図15(a)を得る。その後、珪素基板
表面を熱酸化して、厚さ150nmの酸化珪素皮膜を形
成し、さらに、基板全面に多結晶珪素膜を形成する。そ
の後、実施例2と同様な成膜・エッチング・不純物拡散
工程を経て、図15(b)に示されるように、表面が窒
化珪素皮膜1506で覆われた多結晶珪素からなるゲイ
ト電極1505とその下にあるゲイト絶縁膜1504、
およびこれらゲイト絶縁膜、ゲイト電極がその上に形成
されている珪素基板上の台状の部分1507、およびそ
の側面に形成されるn型の多結晶珪素からなる領域1
508、および半導体基板に形成されたn型の不純物
領域1509を形成する。このようにして図15(b)
を得る。
【0042】さらに実施例1と同様の工程によってソー
ス・ドレインの電極を形成し、本発明のMISFETが
作製される。このようにして形成されたMISFETの
ゲイト電極付近の拡大図を図15(c)に示す。このと
き、珪素基板の台状に突出した部分のホウ素の濃度は基
板の深部とゲイト絶縁膜近傍で薄くなり、その中間で最
大となる。このため、図15(C)において同じように
p型珪素がn型珪素によって挟まれた構造を取りなが
らも、図中のA−A’で示される部分と、B−B’で示
される部分とではその物理的・電子的な性質が異なる。
このことを明確に示すためにそれぞれの断面に沿ったエ
ネルギーバンド図を図15(d)および(e)に示す。
すなわち、断面A−A’では中間のp型半導体は、断面
B−B’よりも真性の半導体に近く、それゆえ、低い電
圧で導電型が反転して、n型となり、左右のn型半導
体領域間に電流が流れる。一方、断面B−B’では中間
のp型半導体は、断面A−A’よりもp型が強く、しか
も、ゲイト電極から遠い。それゆえ、導電型を反転させ
て、n型とするためには高い電圧が必要である。このた
め、実際には主としてA−A’を経由して電流が流れ
る。この例でn型珪素1508とn型不純物領域150
9の不純物濃度はどちらも同じものとしたが、仮にn型
珪素1508の不純物濃度がn型不純物領域1509の
ものより小さいとした場合でも、電流が主としてA−
A’間を流れ、この場合には電流はn(不純物領域1
509)→n(n型珪素1508)→p(台状部分1
507)→n(もう一方のn型珪素1508)→n
(もう一方の不純物領域1509)と電流が流れ、実質
的にいわゆるLDD型MISFETと同じ動作をするこ
ととなる。すなわち、本発明によってLDD型MISF
ETと同等な装置を作製することができる。しかも本発
明では、図から明らかなようにゲイト電極とソース、ド
レインとの重なりが従来のLDD型MISFETに比し
て小さく、また、作製も容易である。
【0043】
【発明の効果】本発明によるMISFETはもっとも簡
単な構造のものであっても、従来のLDD型MISFE
Tと同等もしくはそれを凌ぐ、高信頼性と長寿命を有す
るMISFETであり、当然のことながら従来のLDD
型でないMISFETよりも高信頼性と長寿命を有す
る。また、実施例等の記述から明らかなように、本発明
のうち、もっとも簡単なものの製法は従来のLDD型で
ないMISFETと同等であり、使用するマスクの枚数
は同じである。また、煩雑な工程を経ることによってそ
の特性は大幅に向上する。以上のことから明らかなよう
に本発明は工業上有益な発明であると信ずる。
【図面の簡単な説明】
【図1】従来のLDD型MISFETを示す。
【図2】従来のLDD型MISFETで、図1に示され
るものを改良したものを示す。
【図3】本発明のMISFETの一例を示す。
【図4】本発明のMISFETの一例を示す。
【図5】本発明のMISFETの一例を示す。
【図6】本発明のMISFETの作製方法を示す。
【図7】本発明のMISFETの作製方法を示す。
【図8】本発明のMISFETの作製方法を示す。
【図9】本発明のMISFETの作製方法を示す。
【図10】本発明のMISFETの作製方法を示す。
【図11】本発明のMISFETの作製方法を示す。
【図12】本発明のMISFETの作製方法を示す。
【図13】本発明のMISFETの作製方法を示す。
【図14】本発明のMISFETの作製方法を示す。
【図15】本発明のMISFETの作製方法を示す。

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項1】台状の突出した部分を有する半導体基板と
    該突出した部分と実質的に同一の形状を有し、該台状の
    部分の上に位置するゲイト電極と、該台状の部分の側面
    に導電性を有する物体を有し、該導電体の上面は該台状
    の部分の頂面と実質的に同一の高さ、もしくはそれより
    低く、該導電体の下面は該半導体基板に密着している
    か、薄い絶縁膜を介して接していることを特徴とする絶
    縁ゲイト型半導体装置。
  2. 【請求項2】台状の突出した部分を有する半導体基板と
    該台状の部分と実質的に同一の形状を有し、該台状の部
    分の上に位置するゲイト電極と、該台状の部分の側面に
    薄い絶縁物の皮膜を介して不純物の添加された半導体を
    有し、該半導体の上面は該台状の部分の頂面と実質的に
    同一の高さ、もしくはそれより低く、該導電体の下面は
    該半導体基板と薄い絶縁膜を介して接していることを特
    徴とする絶縁ゲイト型半導体装置。
  3. 【請求項3】台状の突出した部分を有する半導体基板と
    該台状の部分と実質的に同一の形状を有し、該台状の部
    分の上に位置し、その少なくとも上面が耐食性のある皮
    膜によって覆われているゲイト電極と、該台状の部分の
    側面に密着して不純物の添加された半導体、および該半
    導体に接して、該半導体と同一導電型を有する領域を有
    し、該半導体の上面は該台状の部分の頂面と実質的に同
    一の高さもしくはそれより低く、該導電体の下面は該半
    導体基板と密着していることを特徴とする絶縁ゲイト型
    半導体装置。
  4. 【請求項4】請求項1ないし請求項3において、該導電
    体もしくは該半導体の下部の該半導体基板の部分には高
    い導電性を有する領域を有し、該領域は主として台状の
    領域の下部以外の領域に拡がっていることことを特徴と
    する絶縁ゲイト型半導体装置。
  5. 【請求項5】請求項4において、高い導電性を示す領域
    は、該導電体もしくは該半導体の直下の部分の導電率
    は、その他の部分の導電率に比して小さいことを特徴と
    する絶縁ゲイト型半導体装置。
  6. 【請求項6】半導体基板上にゲイト絶縁膜となるべき絶
    縁膜とゲイト電極となるべき第1の導電性を示す皮膜を
    形成する工程と、選択的に該導電性皮膜と該絶縁膜と該
    半導体基板の一部を除去し、半導体基板上に台状の部分
    およびその上にゲイト電極となるべき部分を形成する工
    程と、金属もしくは半導体からなる第2の導電性を示す
    皮膜を全面に形成する工程と、該第2の導電性皮膜を異
    方性エッチング法によってエッチングし、該台状の部分
    の側面と該半導体基板に囲まれた領域に該第2の導電性
    皮膜の一部を、その上面が該台状の部分の頂面と実質的
    に同じ高さもしくはそれ以下の高さとなるように、残置
    せしめる工程とを有する絶縁ゲイト型半導体装置の作製
    方法。
  7. 【請求項7】請求項6において、半導体基板上に台状の
    部分およびその上にゲイト電極となるべき部分を形成す
    る工程の後に、耐食性のある皮膜を形成する工程を有す
    ることを特徴とする絶縁ゲイト型半導体装置の作製方
    法。
  8. 【請求項8】半導体基板上に、ゲイト絶縁膜となるべき
    絶縁膜とゲイト電極となるべき第1の導電性を示す皮膜
    を形成する工程と、選択的に該導電性皮膜を除去してゲ
    イト電極となるべき部分を形成する工程と該ゲイト電極
    となるべき部分の少なくとも上面に耐食性のある皮膜を
    形成する工程と、該ゲイト電極となるべき部分をマスク
    として該絶縁膜と該半導体基板の一部を除去し、半導体
    基板上に台状の部分およひその上にゲイト電極となるべ
    き部分を形成する工程と、該半導体基板に密着して金属
    もしくは半導体からなる第2の導電性を示す皮膜を全面
    に形成する工程と、該第2の導電性皮膜を異方性エッチ
    ング法によってエッチングし該台状の部分の側面と該半
    導体基板に囲まれた領域に該第2の導電性皮膜の一部
    を、その上面が該台状の部分の頂面と実質的に同じ高さ
    もしくはそれ以下の高さとなるように、残置せしめる工
    程とを有する絶縁ゲイト型半導体装置の作製方法。
  9. 【請求項9】半導体基板上に、ゲイト絶縁膜となるべき
    絶縁膜とゲイト電極となるべき第1の導電性を示す皮膜
    と耐食性のある皮膜を形成する工程と、選択的に該耐蝕
    性皮膜と該導電性皮膜と該絶縁膜と該半導体基板の一部
    を除去し、半導体基板上に台状の部分およびその上にゲ
    イト電極となるべき部分を形成する工程と、該半導体基
    板に密着して金属もしくは半導体からなる第2の導電性
    を示す皮膜を全面に形成する工程と、該第2の導電性皮
    膜を異方性エッチング法によってエッチングし、該台状
    の部分の側面と該半導体基板に囲まれた領域に該第2の
    導電性皮膜の一部を、その上面が該台状の部分の頂面と
    実質的に同じ高さもしくはそれ以下の高さとなるよう
    に、残置せしめる工程とを有する絶縁ゲイト型半導体装
    置の作製方法。
  10. 【請求項10】請求項6ないし請求項9において、第2
    の導電性皮膜を形成する前に、ゲイトとなるべき部分を
    マスクとして不純物の拡散された領域を形成する工程を
    有することを特徴とする絶縁ゲイト型半導体装置の作製
    方法。
  11. 【請求項11】請求項10において、第2の導電性皮膜
    を残置せしめる工程の後に、ゲイト絶縁膜および残置し
    た第2の導電性皮膜をマスクとして、さらに不純物を拡
    散する工程を有することを特徴とする絶縁ゲイト型半導
    体装置の作製方法。
  12. 【請求項12】請求項4において、半導体基板上に形成
    された台状の部分およびその下の部分において、第2の
    導電性皮膜の残置した部分に挟まれた部分の導電率は、
    残置した導電性皮膜の下部の半導体基板に形成された導
    電性を示す領域に挟まれた部分に比して小さいことを特
    徴とする絶縁ゲイト型半導体装置。
JP3069561A 1991-01-11 1991-01-11 絶縁ゲイト型半導体装置およびその作製方法 Expired - Fee Related JP2657588B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP3069561A JP2657588B2 (ja) 1991-01-11 1991-01-11 絶縁ゲイト型半導体装置およびその作製方法
KR1019910025933A KR950011020B1 (ko) 1991-01-11 1991-12-31 절연 게이트형 반도체 장치 및 그 제작방법
TW081100008A TW237556B (ja) 1991-01-11 1992-01-03
US07/819,964 US5319231A (en) 1991-01-11 1992-01-13 Insulated gate semiconductor device having an elevated plateau like portion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3069561A JP2657588B2 (ja) 1991-01-11 1991-01-11 絶縁ゲイト型半導体装置およびその作製方法

Publications (2)

Publication Number Publication Date
JPH0685247A JPH0685247A (ja) 1994-03-25
JP2657588B2 true JP2657588B2 (ja) 1997-09-24

Family

ID=13406296

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3069561A Expired - Fee Related JP2657588B2 (ja) 1991-01-11 1991-01-11 絶縁ゲイト型半導体装置およびその作製方法

Country Status (4)

Country Link
US (1) US5319231A (ja)
JP (1) JP2657588B2 (ja)
KR (1) KR950011020B1 (ja)
TW (1) TW237556B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5598021A (en) * 1995-01-18 1997-01-28 Lsi Logic Corporation MOS structure with hot carrier reduction
JPH09321239A (ja) * 1996-05-30 1997-12-12 Hitachi Ltd 半導体集積回路装置の製造方法
US5814861A (en) * 1996-10-17 1998-09-29 Mitsubishi Semiconductor America, Inc. Symmetrical vertical lightly doped drain transistor and method of forming the same
US5834810A (en) * 1996-10-17 1998-11-10 Mitsubishi Semiconductor America, Inc. Asymmetrical vertical lightly doped drain transistor and method of forming the same
JPH10284723A (ja) * 1997-04-01 1998-10-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6759315B1 (en) * 1999-01-04 2004-07-06 International Business Machines Corporation Method for selective trimming of gate structures and apparatus formed thereby
JP2005116891A (ja) * 2003-10-09 2005-04-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7064050B2 (en) * 2003-11-28 2006-06-20 International Business Machines Corporation Metal carbide gate structure and method of fabrication

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0197531B1 (en) * 1985-04-08 1993-07-28 Hitachi, Ltd. Thin film transistor formed on insulating substrate
JPH0656855B2 (ja) * 1985-05-08 1994-07-27 株式会社東芝 絶縁ゲ−ト型電界効果トランジスタ
JPS62217665A (ja) * 1986-03-19 1987-09-25 Fujitsu Ltd 電界効果トランジスタ
JP2576506B2 (ja) * 1987-05-27 1997-01-29 日本電気株式会社 Mos半導体装置
JPS6449266A (en) * 1987-08-20 1989-02-23 Matsushita Electronics Corp Transistor
JPH02188967A (ja) * 1989-01-18 1990-07-25 Nissan Motor Co Ltd 半導体装置
IT1235693B (it) * 1989-05-02 1992-09-21 Sgs Thomson Microelectronics Transistore ad effetto di campo superficiale con regione di source e/o di drain scavate per dispositivi ulsi.
JP3039967B2 (ja) * 1990-08-03 2000-05-08 株式会社日立製作所 半導体装置

Also Published As

Publication number Publication date
TW237556B (ja) 1995-01-01
US5319231A (en) 1994-06-07
JPH0685247A (ja) 1994-03-25
KR950011020B1 (ko) 1995-09-27

Similar Documents

Publication Publication Date Title
US5371026A (en) Method for fabricating paired MOS transistors having a current-gain differential
US6468843B2 (en) MIS semiconductor device having an LDD structure and a manufacturing method therefor
US6358783B1 (en) Semiconductor device and method of manufacturing the same
JP2010177690A (ja) 電気的にプログラムされたソース/ドレイン直列抵抗を有するmosトランジスタ
JP2657588B2 (ja) 絶縁ゲイト型半導体装置およびその作製方法
EP0291951A2 (en) A semiconductor field effect transistor using single crystalline silicon carbide as a gate insulating layer
KR950001950B1 (ko) 집적회로내의 mos전계효과 트랜지스터 제조방법
US4948744A (en) Process of fabricating a MISFET
US6410410B1 (en) Method of forming lightly doped regions in a semiconductor device
JP2881267B2 (ja) 半導体装置およびその作製方法
KR940005736B1 (ko) 반도체 장치의 소자 제조방법
US6060767A (en) Semiconductor device having fluorine bearing sidewall spacers and method of manufacture thereof
JPH05243262A (ja) 半導体装置の製造方法
KR100499954B1 (ko) 반도체 소자의 전계 효과 트랜지스터 제조 방법
US6521517B1 (en) Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer
JPS6153868B2 (ja)
KR100273323B1 (ko) 반도체소자 및 그 제조방법
KR100357299B1 (ko) 반도체소자의트랜지스터제조방법
KR100376874B1 (ko) 반도체장치의트랜지스터제조방법
KR100266635B1 (ko) 반도체산화막형성방법
JPH0745823A (ja) Mos型トランジスタ及びその製造方法
CA1168765A (en) Method for making short channel transistor devices
KR19980058438A (ko) 반도체 소자의 실리사이드 형성 방법
JPH05226647A (ja) 半導体集積回路装置の製造方法
KR950009796B1 (ko) 절연게이트형 전계효과 트랜지스터 및 그의 형성방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090606

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090606

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090606

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100606

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100606

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees