JP2657588B2 - 絶縁ゲイト型半導体装置およびその作製方法 - Google Patents
絶縁ゲイト型半導体装置およびその作製方法Info
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【０００１】
【産業上の利用分野】本発明は微小な半導体装置および
該装置を利用した半導体集積回路に関する。
該装置を利用した半導体集積回路に関する。
【０００２】
【従来の技術】いわゆるＭＯＳ（金属−酸化物−半導
体）型もしくはＭＩＳ（金属−絶縁物−半導体）型電界
効果型トランジスター（以下、本明細書では、これらを
総称してＭＩＳＦＥＴとよぶ）は、半導体集積回路（Ｉ
Ｃ）や大規模集積回路（ＬＳＩおよび超ＬＳＩ）になく
てはならない基本素子の一つである。素子の微細化、高
速化に伴い、ＭＩＳＦＥＴは時代と共に改良が加えら
れ、変化してきた。
体）型もしくはＭＩＳ（金属−絶縁物−半導体）型電界
効果型トランジスター（以下、本明細書では、これらを
総称してＭＩＳＦＥＴとよぶ）は、半導体集積回路（Ｉ
Ｃ）や大規模集積回路（ＬＳＩおよび超ＬＳＩ）になく
てはならない基本素子の一つである。素子の微細化、高
速化に伴い、ＭＩＳＦＥＴは時代と共に改良が加えら
れ、変化してきた。
【０００３】現在、最も進んだとされるＭＩＳＦＥＴは
ＬＤＤ（Ｌｉｇｈｔ１ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型
ＭＩＳＦＥＴである。図１にこの装置の概略の構造を示
す。この構造を持つＭＩＳＦＥＴの特徴としては、ソー
スおよびドレイン等の基板上に設けられた不純物領域の
濃度が比較的連続的に変化しているため、不純物領域と
チャネル領域の界面に大きな電界が生じないということ
にある。例えば、図１ではソース電極１０７からｎ＋の
導電型の第１のソース１０２、ｎ−の導電型の第２のソ
ース領域１０３、ｐ−の導電型のチャネル領域１０８、
ｎ−の導電型の第２のドレイン領域１０４、ｎ＋の導電
型の第１のドレイン領域１０５、ドレイン電極１０６と
いうように導電型が細かく変化している。このため、チ
ャネル領域と不純物領域の界面に生じる電界はゆるやか
でこの領域でキャリヤーが過度に加速され、半導体やゲ
イト絶縁膜に欠陥を形成することが少なく、故に、ＬＤ
Ｄ型ＭＩＳＦＥＴは、従来のＭＩＳＦＥＴに比べて長期
にわたって使用することが可能である。
ＬＤＤ（Ｌｉｇｈｔ１ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型
ＭＩＳＦＥＴである。図１にこの装置の概略の構造を示
す。この構造を持つＭＩＳＦＥＴの特徴としては、ソー
スおよびドレイン等の基板上に設けられた不純物領域の
濃度が比較的連続的に変化しているため、不純物領域と
チャネル領域の界面に大きな電界が生じないということ
にある。例えば、図１ではソース電極１０７からｎ＋の
導電型の第１のソース１０２、ｎ−の導電型の第２のソ
ース領域１０３、ｐ−の導電型のチャネル領域１０８、
ｎ−の導電型の第２のドレイン領域１０４、ｎ＋の導電
型の第１のドレイン領域１０５、ドレイン電極１０６と
いうように導電型が細かく変化している。このため、チ
ャネル領域と不純物領域の界面に生じる電界はゆるやか
でこの領域でキャリヤーが過度に加速され、半導体やゲ
イト絶縁膜に欠陥を形成することが少なく、故に、ＬＤ
Ｄ型ＭＩＳＦＥＴは、従来のＭＩＳＦＥＴに比べて長期
にわたって使用することが可能である。
【０００４】しかしながら、図１に示されるような典型
的なＬＤＤ型ＭＩＳＦＥＴでは、素子が微細になると幾
つかの問題が生じる。その代表的なものが、不純物領域
とゲイト電極の重なり、およびゲイト絶縁膜直下での不
純物領域間の電界の集中である。前者はプロセス上の問
題である。通常、不純物領域の形成はゲイト電極をマス
クとして、自己整合的に不純物イオンを基板に打ち込む
イオンインプラ法によってなされる。したがって、理想
的にはゲイト電極と不純物領域の重なりはあり得ないの
であるが、実際には、不純物イオンはゲイト電極の下部
に回り込む。この原因は、主として入射した不純物イオ
ンが半導体基板の結晶格子によって２次的に散乱される
ためと考えられる。この効果は、入射するイオンのエネ
ルギーとともに大きくなり、また、相対的に、ゲイトの
幅、すなわちチャネル長が小さくなればなるほど目立っ
てくる。このような電極の重なりがあると、ゲイト電極
と不純物領域間の寄生容量が大きくなり、ＭＩＳＦＥＴ
の動作速度が低下する。
的なＬＤＤ型ＭＩＳＦＥＴでは、素子が微細になると幾
つかの問題が生じる。その代表的なものが、不純物領域
とゲイト電極の重なり、およびゲイト絶縁膜直下での不
純物領域間の電界の集中である。前者はプロセス上の問
題である。通常、不純物領域の形成はゲイト電極をマス
クとして、自己整合的に不純物イオンを基板に打ち込む
イオンインプラ法によってなされる。したがって、理想
的にはゲイト電極と不純物領域の重なりはあり得ないの
であるが、実際には、不純物イオンはゲイト電極の下部
に回り込む。この原因は、主として入射した不純物イオ
ンが半導体基板の結晶格子によって２次的に散乱される
ためと考えられる。この効果は、入射するイオンのエネ
ルギーとともに大きくなり、また、相対的に、ゲイトの
幅、すなわちチャネル長が小さくなればなるほど目立っ
てくる。このような電極の重なりがあると、ゲイト電極
と不純物領域間の寄生容量が大きくなり、ＭＩＳＦＥＴ
の動作速度が低下する。
【０００５】後者もやはり図１に示されるような典型的
なＬＤＤ型ＭＩＳＦＥＴでは問題となる。すなわち、図
１に示されていような不純物領域の形状では、ソースと
ドレインの間に電圧が加えられた場合に、電界が第２の
ソース領域の先端である点Ａと第２のドレイン領域の先
端の点Ｂに集中し、最も加速されたキャリヤーがこの２
点の間を走るのであるが、該点ＡおよびＢはゲイト絶縁
膜の直下にあるため、ゲイト絶縁膜が損傷を受けること
が少なくない。ゲイト絶縁膜は加速されたキャリヤーに
よる損傷によって、該絶縁膜が電荷捕獲中心となり、損
傷の程度のひどい場合にはゲイト電極によってチャネル
領域を通過するキャリヤーをコントロールすることが不
可能となる。
なＬＤＤ型ＭＩＳＦＥＴでは問題となる。すなわち、図
１に示されていような不純物領域の形状では、ソースと
ドレインの間に電圧が加えられた場合に、電界が第２の
ソース領域の先端である点Ａと第２のドレイン領域の先
端の点Ｂに集中し、最も加速されたキャリヤーがこの２
点の間を走るのであるが、該点ＡおよびＢはゲイト絶縁
膜の直下にあるため、ゲイト絶縁膜が損傷を受けること
が少なくない。ゲイト絶縁膜は加速されたキャリヤーに
よる損傷によって、該絶縁膜が電荷捕獲中心となり、損
傷の程度のひどい場合にはゲイト電極によってチャネル
領域を通過するキャリヤーをコントロールすることが不
可能となる。
【０００６】以上の問題点を解決するために考案された
ＬＤＤ型ＭＩＳＦＥＴを図２（ａ）に示す。図１と異な
り、第２のソース領域の先端の点Ａおよび第２のドレイ
ン領域の先端の点Ｂがゲイト絶縁膜から遠い位置にあ
り、したがって、この２点に電界が集中することによる
ゲイト絶縁膜の損傷が防げ、さらに図２（ａ）から明ら
かなように電極と不純物領域の重なりはあるものの、そ
の間にかなりの距離があるため、寄生容量は減少する。
ＬＤＤ型ＭＩＳＦＥＴを図２（ａ）に示す。図１と異な
り、第２のソース領域の先端の点Ａおよび第２のドレイ
ン領域の先端の点Ｂがゲイト絶縁膜から遠い位置にあ
り、したがって、この２点に電界が集中することによる
ゲイト絶縁膜の損傷が防げ、さらに図２（ａ）から明ら
かなように電極と不純物領域の重なりはあるものの、そ
の間にかなりの距離があるため、寄生容量は減少する。
【０００７】このような構造のＬＤＤ型ＭＩＳＦＥＴ
は、不純物イオンの打ち込みを斜めからおこなうことに
よって作製される。しかしながら、チャネル長が０．５
μｍ以下となると、作製上の困難によって、高い歩留ま
りを維持することができない。なせならば、このような
構造を再現よく作製するには、イオン打ち込みの際の不
純物イオンの加速エネルギーを精度よく制御しなければ
ならず、また、エネルギーの揃ったイオン源を得る必要
がある。そうでなければ、斜めから入射したイオンが、
予想外に深く入ってしまい図２（ｂ）のように不純物領
域が融合していまうことになる。このようなことはチャ
ネル長が小さくなるにつれて顕著になる。
は、不純物イオンの打ち込みを斜めからおこなうことに
よって作製される。しかしながら、チャネル長が０．５
μｍ以下となると、作製上の困難によって、高い歩留ま
りを維持することができない。なせならば、このような
構造を再現よく作製するには、イオン打ち込みの際の不
純物イオンの加速エネルギーを精度よく制御しなければ
ならず、また、エネルギーの揃ったイオン源を得る必要
がある。そうでなければ、斜めから入射したイオンが、
予想外に深く入ってしまい図２（ｂ）のように不純物領
域が融合していまうことになる。このようなことはチャ
ネル長が小さくなるにつれて顕著になる。
【０００８】結論として、従来のＬＤＤ型ＭＩＳＦＥＴ
（図２に示される改良型も含む）はチャネル長が０．５
μｍ以下、特に０．３μｍ以下の、いわゆるクウォータ
ーミクロンのＭＩＳＦＥＴに使用することは工業的に困
難である。
（図２に示される改良型も含む）はチャネル長が０．５
μｍ以下、特に０．３μｍ以下の、いわゆるクウォータ
ーミクロンのＭＩＳＦＥＴに使用することは工業的に困
難である。
【０００９】
【発明が解決しようとする課題】本発明は上述の如く、
従来の方法では著しく困難であった、極めて短いチャネ
ル長を有し、実用に耐えうるＭＩＳＦＥＴを提案し、か
つ、それを工業的に量産する方法を提案することを目的
とする。すなわち、０．５μｍ以下の短チャネルをもつ
ＭＩＳＦＥＴにおいて、先に指摘したゲイト絶縁膜の加
速されたキャリヤーよる損傷を可能な限り低減せしめる
構造を有し、また、ゲイト電極と不純物領域の重なりに
よる寄生容量を可能な限り低減せしめる構造を有するも
のを示す。さらに、該構造を有するＭＩＳＦＥＴを工業
的に量産する方法を示す。
従来の方法では著しく困難であった、極めて短いチャネ
ル長を有し、実用に耐えうるＭＩＳＦＥＴを提案し、か
つ、それを工業的に量産する方法を提案することを目的
とする。すなわち、０．５μｍ以下の短チャネルをもつ
ＭＩＳＦＥＴにおいて、先に指摘したゲイト絶縁膜の加
速されたキャリヤーよる損傷を可能な限り低減せしめる
構造を有し、また、ゲイト電極と不純物領域の重なりに
よる寄生容量を可能な限り低減せしめる構造を有するも
のを示す。さらに、該構造を有するＭＩＳＦＥＴを工業
的に量産する方法を示す。
【００１０】
【課題を解決するための手段】上記の問題点（すなわ
ち、ゲイト絶縁膜の損傷の低減と寄生容量の低減）を解
決するための本発明の技術思想は、図３（ａ）および
（ｂ）に例示される。すなわち、基本的には、同図に示
されるように、半導体基板３０１の一部が台状に突出
し、かつ、その台上の部分３０２が、実質的にゲイト電
極３０３と同一の形状を有し、かつゲイト電極３０３と
該台上部分３０２が重なっていること、および該台状の
部分３０３の側面に導電性を有する三角形もしくは矩形
の金属や半導体からなる領域３０４が基板に密着して、
あるいはトンネル電流が流れる程度に薄い絶縁体を隔て
て設けられ、それ自体がＭＩＳＦＥＴのソース、ドレイ
ンとして機能すること、ならびに該領域３０４が基板上
の台状の部分に密着して、もしくは絶縁体を介して接し
ている部分の上面は、基板の突出した部分の上面と実質
的に同じ高さ、もしくはやや低く設けられ、好ましくは
その高さの差はチャネル長（すなわち基板の突出した台
上の部分の幅）の２分の１以下、より好ましくは１０分
の１以下であることを特徴とする。図３（ａ）に示され
る構造を有することによって、ゲイト絶縁膜とキャリヤ
ーの走行部分は隔離され、ゲイト絶縁膜が電界集中によ
って加速されたキャリヤーによる損傷から保護され、ま
た、ソース、ドレイン領域がゲイト電極の下に回り込む
ことがないので、ゲイト電極と不純物領域の重なりによ
る寄生容量が低減されることは容易に推察される。
ち、ゲイト絶縁膜の損傷の低減と寄生容量の低減）を解
決するための本発明の技術思想は、図３（ａ）および
（ｂ）に例示される。すなわち、基本的には、同図に示
されるように、半導体基板３０１の一部が台状に突出
し、かつ、その台上の部分３０２が、実質的にゲイト電
極３０３と同一の形状を有し、かつゲイト電極３０３と
該台上部分３０２が重なっていること、および該台状の
部分３０３の側面に導電性を有する三角形もしくは矩形
の金属や半導体からなる領域３０４が基板に密着して、
あるいはトンネル電流が流れる程度に薄い絶縁体を隔て
て設けられ、それ自体がＭＩＳＦＥＴのソース、ドレイ
ンとして機能すること、ならびに該領域３０４が基板上
の台状の部分に密着して、もしくは絶縁体を介して接し
ている部分の上面は、基板の突出した部分の上面と実質
的に同じ高さ、もしくはやや低く設けられ、好ましくは
その高さの差はチャネル長（すなわち基板の突出した台
上の部分の幅）の２分の１以下、より好ましくは１０分
の１以下であることを特徴とする。図３（ａ）に示され
る構造を有することによって、ゲイト絶縁膜とキャリヤ
ーの走行部分は隔離され、ゲイト絶縁膜が電界集中によ
って加速されたキャリヤーによる損傷から保護され、ま
た、ソース、ドレイン領域がゲイト電極の下に回り込む
ことがないので、ゲイト電極と不純物領域の重なりによ
る寄生容量が低減されることは容易に推察される。
【００１１】基板上の台状の部分の側面に設けられる領
域３０４は、上述の通り、半導体であっても、また、金
属であってもよく、また、基板に密着しても適当な絶縁
物を介して設けられてもよい。以下に該領域３０４が半
導体である場合について考察する。この半導体が絶縁物
を介して設けられる場合には絶縁物によっては、この絶
縁物によって該半導体中に含まれる不純物が絶縁物によ
って遮蔽され、チャネル領域となる基板の突出した部分
中に拡散することが妨げられるという付加的な効果を有
する。例えば、絶縁物として窒化珪素膜を用いた場合に
は、数ｎｍ程度の極薄膜であっても、通常、半導体の不
純物として用いられる材料に対して、その拡散を妨げる
作用を有する。また、絶縁物として酸化珪素を用いた場
合には、半導体中に含まれるリンやホウソ等の不純物
は、リンガラス、ボロンガラスという形で酸化珪素に取
り込まれる。
域３０４は、上述の通り、半導体であっても、また、金
属であってもよく、また、基板に密着しても適当な絶縁
物を介して設けられてもよい。以下に該領域３０４が半
導体である場合について考察する。この半導体が絶縁物
を介して設けられる場合には絶縁物によっては、この絶
縁物によって該半導体中に含まれる不純物が絶縁物によ
って遮蔽され、チャネル領域となる基板の突出した部分
中に拡散することが妨げられるという付加的な効果を有
する。例えば、絶縁物として窒化珪素膜を用いた場合に
は、数ｎｍ程度の極薄膜であっても、通常、半導体の不
純物として用いられる材料に対して、その拡散を妨げる
作用を有する。また、絶縁物として酸化珪素を用いた場
合には、半導体中に含まれるリンやホウソ等の不純物
は、リンガラス、ボロンガラスという形で酸化珪素に取
り込まれる。
【００１２】一方、絶縁物が不純物拡散を妨げる効果を
有しない場合や、絶縁物がなく、半導体が基板に密着し
ている場合には、適切な方法によって、図３（ｂ）に示
されるように特徴的な形状を有する不純物領域３０５を
形成することができる。この場合においてもソース、ド
レインはゲイト絶縁膜から離れているため寄生容量の減
少とゲイト絶縁膜の保護という効果は、図３（ａ）の場
合と同様に得られる。
有しない場合や、絶縁物がなく、半導体が基板に密着し
ている場合には、適切な方法によって、図３（ｂ）に示
されるように特徴的な形状を有する不純物領域３０５を
形成することができる。この場合においてもソース、ド
レインはゲイト絶縁膜から離れているため寄生容量の減
少とゲイト絶縁膜の保護という効果は、図３（ａ）の場
合と同様に得られる。
【００１３】図３は本発明の基本構造であるが、この基
本構造を変形することによってより大きな効果を生じせ
しめることが可能であり、例えば、図４に示される如
く、台状の部分４０２の側面に設けられる導電性領域４
０４の下の半導体基板に、別に不純物をドープして導電
性を高めた部分４０５を形成してもよい。すなわち、図
３に示される基本構造のみではソース、ドレインの抵抗
は、該導電性領域３０４のみで決定されるが、この導電
性領域の厚さは、台状の部分３０２の高さに依存し、通
常、５００ｎｍ以下であり、チャネル長がより小さいＭ
ＩＳＦＥＴでは３００ｎｍ以下となる。したがって、該
導電性領域の抵抗は非常に大きくなる。そこで、該導電
性領域と並行して高い導電性を有する不純物領域を設け
ることによって、ソース、ドレインの抵抗を低減せしめ
ることが可能となる。さらに、該導電性領域の幅はその
高さと同程度であり、幅を著しく横に拡げることは、作
製プロセス上不可能である。そのため、ソース、ドレイ
ンの電極を設けることが困難であるが、図４に示すよう
に基板４０１上に別に設けられた不純物領域４０５に電
極４０７を設けることによって、これをソース、ドレイ
ンの電極とすることが可能である。導電性領域４０２が
基板と同種の半導体で構成される場合には、該半導体と
該不純物領域４０５の導電型（不純物濃度）に関して
は、どちらも同じ濃度であってもよいし、異なる濃度で
あってもよい。さらに同種の不純物を用いてもよいし、
異種の不純物を用いてもよい。また、後述のように該不
純物領域４０５内の濃度分布を異ならせてもよい。
本構造を変形することによってより大きな効果を生じせ
しめることが可能であり、例えば、図４に示される如
く、台状の部分４０２の側面に設けられる導電性領域４
０４の下の半導体基板に、別に不純物をドープして導電
性を高めた部分４０５を形成してもよい。すなわち、図
３に示される基本構造のみではソース、ドレインの抵抗
は、該導電性領域３０４のみで決定されるが、この導電
性領域の厚さは、台状の部分３０２の高さに依存し、通
常、５００ｎｍ以下であり、チャネル長がより小さいＭ
ＩＳＦＥＴでは３００ｎｍ以下となる。したがって、該
導電性領域の抵抗は非常に大きくなる。そこで、該導電
性領域と並行して高い導電性を有する不純物領域を設け
ることによって、ソース、ドレインの抵抗を低減せしめ
ることが可能となる。さらに、該導電性領域の幅はその
高さと同程度であり、幅を著しく横に拡げることは、作
製プロセス上不可能である。そのため、ソース、ドレイ
ンの電極を設けることが困難であるが、図４に示すよう
に基板４０１上に別に設けられた不純物領域４０５に電
極４０７を設けることによって、これをソース、ドレイ
ンの電極とすることが可能である。導電性領域４０２が
基板と同種の半導体で構成される場合には、該半導体と
該不純物領域４０５の導電型（不純物濃度）に関して
は、どちらも同じ濃度であってもよいし、異なる濃度で
あってもよい。さらに同種の不純物を用いてもよいし、
異種の不純物を用いてもよい。また、後述のように該不
純物領域４０５内の濃度分布を異ならせてもよい。
【００１４】さらに、図３に示される本発明の基本構造
を発展させ従来技術のＬＤＤ型ＭＩＳＦＥＴの技術思想
とを組み合わせて、図５に示される如き構造としてもよ
いことは言うまでもない。このＭＩＳＦＥＴは、図に示
されるように基板状の台状の部分の側面に設けられた例
えばｎ−型の半導体５０４とその直下のｎ−型の導電型
の不純物領域５０６とｎ＋型の導電型の半導体領域５０
５からなるソース、ドレインを有する。これらの各不純
物領域および半導体領域の不純物は全て同種のものから
なってもよいし、異種のものを使用してもよい。また、
図５ではＮＭＯＳの例を示したが、ＰＭＯＳであっても
同様な構造を有するＭＩＳＦＥＴを作製することは容易
である。
を発展させ従来技術のＬＤＤ型ＭＩＳＦＥＴの技術思想
とを組み合わせて、図５に示される如き構造としてもよ
いことは言うまでもない。このＭＩＳＦＥＴは、図に示
されるように基板状の台状の部分の側面に設けられた例
えばｎ−型の半導体５０４とその直下のｎ−型の導電型
の不純物領域５０６とｎ＋型の導電型の半導体領域５０
５からなるソース、ドレインを有する。これらの各不純
物領域および半導体領域の不純物は全て同種のものから
なってもよいし、異種のものを使用してもよい。また、
図５ではＮＭＯＳの例を示したが、ＰＭＯＳであっても
同様な構造を有するＭＩＳＦＥＴを作製することは容易
である。
【００１５】次に上述の構造を有するＭＩＳＦＥＴを作
製する方法について記述する。
製する方法について記述する。
【００１６】（方法１）図６（ａ）に示されるように、
半導体基板６０１上に薄い絶縁膜６０２と半導体皮膜も
しくは金属皮膜からなる導電性皮膜６０３を積層する。
絶縁膜６０２の一部は、後にゲイト絶縁膜として、また
導電性皮膜６０３の一部は後にゲイト電極として機能す
るため、それぞれの用途に応じた材料と厚さを選択しな
ければならない。典型的には、絶縁膜６０２の材料とし
ては、酸化珪素、窒化珪素、リンガラス、ボロンガラ
ス、酸化アルミニウム、ダイヤモンド、非晶質炭素およ
びそれらの積層膜もしくは混合膜等が用いられ、その厚
さとしては典型的には、２ｎｍ〜１００ｎｍである。ま
た、導電性皮膜６０３の材料としては、典型的には珪
素、ゲルマニウム、砒化ガリウム等の半導体材料、ある
いはモリブテン、タングステン等の金属もしくは合金さ
らに珪化モリブテン、珪化タングステン等の珪化物、炭
化モリブテン、炭化タングステン等の炭化物が用いら
れ、その典型的な厚さは１０ｎｍ〜１０μｍである。導
電性皮膜６０３の上にさらに異種の金属皮膜や半導体皮
膜を積層してもよい。次に公知の異方性エッチング法に
よって、ゲイト電極となるべき部分を残して導電性皮膜
６０３および絶縁膜６０２を除去し、さらに、半導体基
板６０１をも一部除去する。このときエッチングされる
半導体基板６０１の深さは典型的には１０ｎｍ〜１μｍ
であるが、この深さは後に側面に形成される半導体の大
きさやＭＩＳＦＥＴ素子全体の大きさ等を考慮して決定
されるべきもので、必ずしもこの数値の間になければな
らないということはない。このエッチング工程は、基板
に対して垂直に行われる必要がある。すなわち、エッチ
ング工程によって残存した面６０４は、基板に対して垂
直もしくは垂直に近い角度を有することが必要である。
こうして図６（ｂ）を得る。
半導体基板６０１上に薄い絶縁膜６０２と半導体皮膜も
しくは金属皮膜からなる導電性皮膜６０３を積層する。
絶縁膜６０２の一部は、後にゲイト絶縁膜として、また
導電性皮膜６０３の一部は後にゲイト電極として機能す
るため、それぞれの用途に応じた材料と厚さを選択しな
ければならない。典型的には、絶縁膜６０２の材料とし
ては、酸化珪素、窒化珪素、リンガラス、ボロンガラ
ス、酸化アルミニウム、ダイヤモンド、非晶質炭素およ
びそれらの積層膜もしくは混合膜等が用いられ、その厚
さとしては典型的には、２ｎｍ〜１００ｎｍである。ま
た、導電性皮膜６０３の材料としては、典型的には珪
素、ゲルマニウム、砒化ガリウム等の半導体材料、ある
いはモリブテン、タングステン等の金属もしくは合金さ
らに珪化モリブテン、珪化タングステン等の珪化物、炭
化モリブテン、炭化タングステン等の炭化物が用いら
れ、その典型的な厚さは１０ｎｍ〜１０μｍである。導
電性皮膜６０３の上にさらに異種の金属皮膜や半導体皮
膜を積層してもよい。次に公知の異方性エッチング法に
よって、ゲイト電極となるべき部分を残して導電性皮膜
６０３および絶縁膜６０２を除去し、さらに、半導体基
板６０１をも一部除去する。このときエッチングされる
半導体基板６０１の深さは典型的には１０ｎｍ〜１μｍ
であるが、この深さは後に側面に形成される半導体の大
きさやＭＩＳＦＥＴ素子全体の大きさ等を考慮して決定
されるべきもので、必ずしもこの数値の間になければな
らないということはない。このエッチング工程は、基板
に対して垂直に行われる必要がある。すなわち、エッチ
ング工程によって残存した面６０４は、基板に対して垂
直もしくは垂直に近い角度を有することが必要である。
こうして図６（ｂ）を得る。
【００１７】さらに全面にＣＶＤ法もしくは熱酸化もし
くは熱窒化法等によって、トンネル電流の流れる程度の
厚さの絶縁物皮膜６０５を形成する。さらにＣＶＤ法等
の皮膜形成方法によって金属もしくは半導体からなる導
電性皮膜６０６を形成する。こうして図６（Ｃ）を得
る。
くは熱窒化法等によって、トンネル電流の流れる程度の
厚さの絶縁物皮膜６０５を形成する。さらにＣＶＤ法等
の皮膜形成方法によって金属もしくは半導体からなる導
電性皮膜６０６を形成する。こうして図６（Ｃ）を得
る。
【００１８】最後に公知の異方性エッチング法によって
導電性皮膜６０６を一部除去し、半導体基板の台状部分
の側面に皮膜の一部６０７を残す。このとき絶縁物皮膜
６０５はこのエッチング工程によって除去されない材料
を選択する必要がある。こうして図６（ｄ）を得る。
導電性皮膜６０６を一部除去し、半導体基板の台状部分
の側面に皮膜の一部６０７を残す。このとき絶縁物皮膜
６０５はこのエッチング工程によって除去されない材料
を選択する必要がある。こうして図６（ｄ）を得る。
【００１９】（方法２）図７に本方法の概略を示す。方
法１と同様に半導体基板７０１上に薄い絶縁膜７０２と
半導体皮膜もしくは金属皮膜からなる導電性皮膜７０３
を積層する。次に方法１と同様に公知の異方性エッチン
グ法によって、まず半導体皮膜７０３のみをエッチング
する。その後、エッチングによって形成されたゲイト電
極となるべき部分の表面もしくは上面に窒化珪素等の絶
縁性の皮膜７０５を例えば熱窒化等の方法によって選択
的に形成する。その後、再び、異方性エッチングを継続
し、方法１と同様に、半導体基板上に台状の部分および
ゲイト絶縁膜、ゲイト電極をその上に形成する。こうし
て図７（ａ）を得る。
法１と同様に半導体基板７０１上に薄い絶縁膜７０２と
半導体皮膜もしくは金属皮膜からなる導電性皮膜７０３
を積層する。次に方法１と同様に公知の異方性エッチン
グ法によって、まず半導体皮膜７０３のみをエッチング
する。その後、エッチングによって形成されたゲイト電
極となるべき部分の表面もしくは上面に窒化珪素等の絶
縁性の皮膜７０５を例えば熱窒化等の方法によって選択
的に形成する。その後、再び、異方性エッチングを継続
し、方法１と同様に、半導体基板上に台状の部分および
ゲイト絶縁膜、ゲイト電極をその上に形成する。こうし
て図７（ａ）を得る。
【００２０】次に半導体もしくは金属からなる導電性皮
膜を全面に形成し、方法１と同様に異方性エッチングを
おこない、導電性領域７０７を得る。このときも方法１
の場合と同様に導電性皮膜のエッチングに際し、絶縁物
皮膜７０５がエッチングされないことが必要である。ま
た、導電性皮膜と基板が同種の材料で出来ている場合に
は図７（ｂ）に示されるように、基板がエッチグされる
可能性がある。こうして図７（ｂ）を得る。
膜を全面に形成し、方法１と同様に異方性エッチングを
おこない、導電性領域７０７を得る。このときも方法１
の場合と同様に導電性皮膜のエッチングに際し、絶縁物
皮膜７０５がエッチングされないことが必要である。ま
た、導電性皮膜と基板が同種の材料で出来ている場合に
は図７（ｂ）に示されるように、基板がエッチグされる
可能性がある。こうして図７（ｂ）を得る。
【００２１】（方法３）図８に本方法の概略を示す。方
法１で示したのと同様な方法・材料によって半導体基板
８０１上に絶縁膜および半導体もしくは金属皮膜を形成
し、さらに方法１と同様な方法によって異方性エッチン
グをおこない、基板上に台状の部分８０４と、その上の
ゲイト絶縁膜８０２およひゲイト電極８０３を形成す
る。さらに公知の不純物拡散技術によって、ゲイト電極
８０３をマスクとして不純物領域８０８を選択的に形成
する。次に絶縁物皮膜８０５を方法１の如く全面に形成
し、こうして図８（ａ）を得る。さらに半導体もしくは
金属からなる導電性皮膜を全面に形成したのち、方法１
と同様に異方性エッチングをおこない、導電性領域８０
７を残し、図８（ｂ）を得る。
法１で示したのと同様な方法・材料によって半導体基板
８０１上に絶縁膜および半導体もしくは金属皮膜を形成
し、さらに方法１と同様な方法によって異方性エッチン
グをおこない、基板上に台状の部分８０４と、その上の
ゲイト絶縁膜８０２およひゲイト電極８０３を形成す
る。さらに公知の不純物拡散技術によって、ゲイト電極
８０３をマスクとして不純物領域８０８を選択的に形成
する。次に絶縁物皮膜８０５を方法１の如く全面に形成
し、こうして図８（ａ）を得る。さらに半導体もしくは
金属からなる導電性皮膜を全面に形成したのち、方法１
と同様に異方性エッチングをおこない、導電性領域８０
７を残し、図８（ｂ）を得る。
【００２２】（方法４）図９に本方法の概略を示す。方
法２で示したのと同様な方法・材料によって半導体基板
９０１上に絶縁膜および半導体もしくは金属皮膜を形成
し、さらに方法２と同様な方法によって異方性エッチン
グをおこない、基板の台状に突出した部分９０４と該台
状の部分の上に表面もしくは上面が絶縁膜９０５によっ
て覆われたゲイト電極９０３およびその下のゲイト絶縁
膜９０２を形成する。さらに公知の不純物拡散技術によ
って、ゲイト電極９０３をマスクとして不純物領域９０
８を選択的に形成する。こうして図９（ａ）を得る。次
に半導体もしくは金属からなる導電性皮膜を全面に形成
したのち、方法２と同様に異方性エッチングをおこな
い、導電性領域９０７を残し、図９（ｂ）を得る。
法２で示したのと同様な方法・材料によって半導体基板
９０１上に絶縁膜および半導体もしくは金属皮膜を形成
し、さらに方法２と同様な方法によって異方性エッチン
グをおこない、基板の台状に突出した部分９０４と該台
状の部分の上に表面もしくは上面が絶縁膜９０５によっ
て覆われたゲイト電極９０３およびその下のゲイト絶縁
膜９０２を形成する。さらに公知の不純物拡散技術によ
って、ゲイト電極９０３をマスクとして不純物領域９０
８を選択的に形成する。こうして図９（ａ）を得る。次
に半導体もしくは金属からなる導電性皮膜を全面に形成
したのち、方法２と同様に異方性エッチングをおこな
い、導電性領域９０７を残し、図９（ｂ）を得る。
【００２３】（方法５）図１０に本方法の概略を示す。
方法３もしくは４で示したのと同様な方法・材料によっ
て半導体基板１００１上に半導体基板の台状に突出した
部分とその上の絶縁膜膜１００２とゲイト電極１００
３、ならびに台状に突出した部分１００４の側面に導電
性領域１００７およびその下に拡がる、基板とは逆の導
電型の不純物領域１００８を形成する。ここで、導電性
領域１００７は半導体からなっていて、基板と逆の導電
型、すなわち下の不純物領域１００８と同一の導電型で
あり、その導電率は不純物領域１００８より小さいもの
とする。こうして図１０（ａ）を得る。その後、ゲイト
電極１００３および半導体領域１００７をマスクとして
再び不純物を拡散し、半導体領域１００７に不純物を拡
散するとともに不純物領域１００８中により不純物濃度
が大きく抵抗の小さい不純物領域１００９を形成する。
こうして図１０（ｂ）を得る。
方法３もしくは４で示したのと同様な方法・材料によっ
て半導体基板１００１上に半導体基板の台状に突出した
部分とその上の絶縁膜膜１００２とゲイト電極１００
３、ならびに台状に突出した部分１００４の側面に導電
性領域１００７およびその下に拡がる、基板とは逆の導
電型の不純物領域１００８を形成する。ここで、導電性
領域１００７は半導体からなっていて、基板と逆の導電
型、すなわち下の不純物領域１００８と同一の導電型で
あり、その導電率は不純物領域１００８より小さいもの
とする。こうして図１０（ａ）を得る。その後、ゲイト
電極１００３および半導体領域１００７をマスクとして
再び不純物を拡散し、半導体領域１００７に不純物を拡
散するとともに不純物領域１００８中により不純物濃度
が大きく抵抗の小さい不純物領域１００９を形成する。
こうして図１０（ｂ）を得る。
【００２４】（方法６）図１０に本方法の概略を示す。
方法３もしくは４で示したのと同様な方法・材料によっ
て半導体基板１００１上に半導体基板の台状に突出した
部分とその上の絶縁膜膜１００２とゲイト電極１００
３、ならびに台状に突出した部分１００４の側面に導電
性領域１００７およびその下に拡がる、基板とは逆の導
電型の不純物領域１００８を形成する。ここで、導電性
領域１００７は半導体からなっていて、基板と同一の導
電型、すなわち下の不純物領域１００８とは逆の導電型
である。こうして図１０（ａ）を得る。
方法３もしくは４で示したのと同様な方法・材料によっ
て半導体基板１００１上に半導体基板の台状に突出した
部分とその上の絶縁膜膜１００２とゲイト電極１００
３、ならびに台状に突出した部分１００４の側面に導電
性領域１００７およびその下に拡がる、基板とは逆の導
電型の不純物領域１００８を形成する。ここで、導電性
領域１００７は半導体からなっていて、基板と同一の導
電型、すなわち下の不純物領域１００８とは逆の導電型
である。こうして図１０（ａ）を得る。
【００２５】その後、ゲイト電極１００３および半導体
領域１００７をマスクとして再び不純物を拡散し、半導
体領域１００７に不純物を拡散し、その導電型を基板と
は逆にするとともに不純物領域１００８中により不純物
濃度が大きく抵抗の小さい不純物領域１００９を形成す
る。こうして図１０（ｂ）を得る。
領域１００７をマスクとして再び不純物を拡散し、半導
体領域１００７に不純物を拡散し、その導電型を基板と
は逆にするとともに不純物領域１００８中により不純物
濃度が大きく抵抗の小さい不純物領域１００９を形成す
る。こうして図１０（ｂ）を得る。
【００２６】（方法７）図１１にこの方法の概略を示
す。半導体基板１１０１上に後にゲイト絶縁膜となるべ
き絶縁膜１１０２、後にゲイト電極となるべき半導体も
しくは金属からなる皮膜１１０３、さらにその上に後の
エッチング工程に対して耐蝕性のある皮膜（絶縁体でも
金属でもよい）１１０４を形成する。（図１１（ａ））
次に該耐蝕性皮膜１１０４、該半導体もしくは金属皮膜
１１０３、該絶縁膜１１０２、および半導体基板１１０
１の一部を、異方性エッチング法によってエッチング
し、半導体基板上に台状に突出した部分１１０５および
その上にゲイト電極１１０６を形成する。この工程にお
いては耐蝕性皮膜１１０４がエッチングされるようにエ
ッチング方法を選択する必要がある。こうして図１１
（ｂ）を得る。さらに、全面に半導体もしくは金属から
なる導電性皮膜１１０７を形成する（図１１（ｃ））。
最後に方法１と同様なエッチング方法によって導電性皮
膜１１０７をエッチングし、導電性領域１１０８を残
す。この工程においては、耐蝕性皮膜１１０３がエッチ
ングされないようなエッチング方法を採用する必要があ
る。このようにして図１１（ｄ）を得る。
す。半導体基板１１０１上に後にゲイト絶縁膜となるべ
き絶縁膜１１０２、後にゲイト電極となるべき半導体も
しくは金属からなる皮膜１１０３、さらにその上に後の
エッチング工程に対して耐蝕性のある皮膜（絶縁体でも
金属でもよい）１１０４を形成する。（図１１（ａ））
次に該耐蝕性皮膜１１０４、該半導体もしくは金属皮膜
１１０３、該絶縁膜１１０２、および半導体基板１１０
１の一部を、異方性エッチング法によってエッチング
し、半導体基板上に台状に突出した部分１１０５および
その上にゲイト電極１１０６を形成する。この工程にお
いては耐蝕性皮膜１１０４がエッチングされるようにエ
ッチング方法を選択する必要がある。こうして図１１
（ｂ）を得る。さらに、全面に半導体もしくは金属から
なる導電性皮膜１１０７を形成する（図１１（ｃ））。
最後に方法１と同様なエッチング方法によって導電性皮
膜１１０７をエッチングし、導電性領域１１０８を残
す。この工程においては、耐蝕性皮膜１１０３がエッチ
ングされないようなエッチング方法を採用する必要があ
る。このようにして図１１（ｄ）を得る。
【００２７】（方法７）図１２にこの方法の概略を示
す。半導体基板１２０１上に、ゲイト絶縁膜となる絶縁
膜１２０２とゲイト電極となる半導体もしくは金属等か
らなる導電性皮膜１２０３を形成する（図１２
（ａ））。次に該半導体もしくは金属皮膜１２０３、該
絶縁膜１２０２、および半導体基板１２０１の一部を、
異方性エッチング法によってエッチングし、半導体基板
上に台状に突出した部分１２０５およびその上にゲイト
電極１２０６を形成する。さらに基板にゲイト電極１２
０６をマスクとして不純物を拡散し、不純物領域１２０
８を形成する。こうして図１２（ｂ）を得る。さらに、
全面に半導体もしくは金属からなり、導電性皮膜１２０
３とは異なる材料の導電性皮膜１２０７を形成する（図
１２（Ｃ））。最後に方法１と同様なエッチング方法に
よって導電性皮膜１２０７をエッチングし、導電性領域
１２０９を残す。この工程においては、導電性皮膜１２
０４がエッチングされ、かつ、導電性皮膜１２０３はエ
ッチングされないようなエッチング方法を採用する必要
がある。このようにして図１２（ｄ）を得る。
す。半導体基板１２０１上に、ゲイト絶縁膜となる絶縁
膜１２０２とゲイト電極となる半導体もしくは金属等か
らなる導電性皮膜１２０３を形成する（図１２
（ａ））。次に該半導体もしくは金属皮膜１２０３、該
絶縁膜１２０２、および半導体基板１２０１の一部を、
異方性エッチング法によってエッチングし、半導体基板
上に台状に突出した部分１２０５およびその上にゲイト
電極１２０６を形成する。さらに基板にゲイト電極１２
０６をマスクとして不純物を拡散し、不純物領域１２０
８を形成する。こうして図１２（ｂ）を得る。さらに、
全面に半導体もしくは金属からなり、導電性皮膜１２０
３とは異なる材料の導電性皮膜１２０７を形成する（図
１２（Ｃ））。最後に方法１と同様なエッチング方法に
よって導電性皮膜１２０７をエッチングし、導電性領域
１２０９を残す。この工程においては、導電性皮膜１２
０４がエッチングされ、かつ、導電性皮膜１２０３はエ
ッチングされないようなエッチング方法を採用する必要
がある。このようにして図１２（ｄ）を得る。
【００２８】以上は本発明によるＭＩＳＦＥＴを作製す
るためのほほうの例であり、これらを組み合わす、もし
くはこれらの方法と他の公知の方法を組み合わすことに
よって、より多彩なＭＩＳＦＥＴを作製することが可能
である。
るためのほほうの例であり、これらを組み合わす、もし
くはこれらの方法と他の公知の方法を組み合わすことに
よって、より多彩なＭＩＳＦＥＴを作製することが可能
である。
【００２９】以下に実施例を示し、より詳細に本発明を
説明する。
説明する。
【００３０】
【実施例１】本実施例のプロセスは図１３に図示されて
いる。ｐ型単結晶珪素基板（１００面、抵抗率１０Ω・
ｃｍ）１３０１上に、減圧ＣＶＤ法によって、酸化珪素
膜（厚さ３０ｎｍ）１３０２とその上に窒化珪素膜（厚
さ１００ｎｍ）１３０３を形成する。さらにその上にフ
ォトレジスト１３０４を塗布・露光したのち、公知のド
ライエッチング法によってフォトレジストの除去された
部分の窒化珪素膜およびその下の酸化珪素膜を選択的に
除去する。こうして図１０（ａ）を得る。
いる。ｐ型単結晶珪素基板（１００面、抵抗率１０Ω・
ｃｍ）１３０１上に、減圧ＣＶＤ法によって、酸化珪素
膜（厚さ３０ｎｍ）１３０２とその上に窒化珪素膜（厚
さ１００ｎｍ）１３０３を形成する。さらにその上にフ
ォトレジスト１３０４を塗布・露光したのち、公知のド
ライエッチング法によってフォトレジストの除去された
部分の窒化珪素膜およびその下の酸化珪素膜を選択的に
除去する。こうして図１０（ａ）を得る。
【００３１】次にフォトレジストをマスクとして基板１
３０１上に選択的にホウソイオンを打ち込む。この結
果、ホウソ濃度の高いＰ型領域１３０６が形成される。
このときのホウ素イオンのドーズ量は１平方ｃｍあたり
約１０の１３乗個である。その後、塩酸酸化法もしくは
湿式酸化法によって窒化珪素皮膜の除去された部分を酸
化し、厚さ約８００ｎｍの厚い酸化珪素膜１３０５を形
成する。このようにして図１０（ｂ）を得る。
３０１上に選択的にホウソイオンを打ち込む。この結
果、ホウソ濃度の高いＰ型領域１３０６が形成される。
このときのホウ素イオンのドーズ量は１平方ｃｍあたり
約１０の１３乗個である。その後、塩酸酸化法もしくは
湿式酸化法によって窒化珪素皮膜の除去された部分を酸
化し、厚さ約８００ｎｍの厚い酸化珪素膜１３０５を形
成する。このようにして図１０（ｂ）を得る。
【００３２】次に先に形成した酸化珪素膜１３０２およ
び窒化珪素膜１３０３を除去し、基板１３０１の表面を
露出させ、この部分に乾式酸化法によって、酸化珪素膜
（厚さ１５ｎｍ）１３０７を形成する。さらにこの酸化
珪素膜を通して、表面の浅い部分にホウ素イオンを打ち
込む。このときのホウ素イオンのドーズ量は、１平方ｃ
ｍあたり約１０の１２乗個である。この結果、ホウ素濃
度の高いＰ型領域は１３０８のような形状をとる。この
ようにして図１０（Ｃ）を得る。
び窒化珪素膜１３０３を除去し、基板１３０１の表面を
露出させ、この部分に乾式酸化法によって、酸化珪素膜
（厚さ１５ｎｍ）１３０７を形成する。さらにこの酸化
珪素膜を通して、表面の浅い部分にホウ素イオンを打ち
込む。このときのホウ素イオンのドーズ量は、１平方ｃ
ｍあたり約１０の１２乗個である。この結果、ホウ素濃
度の高いＰ型領域は１３０８のような形状をとる。この
ようにして図１０（Ｃ）を得る。
【００３３】その後、公知の減圧ＣＶＤ法によって多結
晶珪素膜（厚さ３００ｎｍ）を堆積する。該多結晶珪素
膜は導電性を良くするためにリンを１立方ｃｍあたり１
０の２１乗個程度添加されている。さらにフォトレジス
トを塗布し、公知のリソグラフィー法および公知の異方
性エッチング法によって多結晶珪素膜および酸化珪素膜
１３０７および基板１３０１の一部を選択的に除去す
る。ここで異方性エッチングは、平行平板型反応槽にお
いて、一方の平板電極面上に基板を置き、被エッチング
面を露出し、四塩化炭素もしくは四フッカ炭素を含む水
素ガス（圧力２００ｍＴｏｒｒ）を槽内に導入し、１
３．５６ＭＨｚの高周波電力を電極間に加えることによ
って槽内にプラズマを発生させることによっておこな
う。このとき、基板の置かれた電極には負の電圧がかか
ることが必要である。このようにしてまず、多結晶珪素
膜をエッチングする。多結晶珪素膜がエッチングされた
後、高周波電力を切り、槽内のガスを排気し、新たに四
フッカ炭素を含む水素ガス（２００ｍＴｏｒｒ）を槽内
に導入し、先に述べた方法と同じ方法で酸化珪素膜２０
７を選択的にエッチングする。酸化珪素膜１３０７のエ
ッチングが終了した後、槽内のガスを排気し、再び四塩
化炭素もしくは四フッカ炭素を含む水素ガス（圧力２０
０ｍＴｏｒｒ）を槽内に導入し、上述の方法によって基
板１３０１を選択的にエッチングする。エッチングは深
さ５００ｎｍまで進行した時点で終える。以上の工程を
経ることによって基板上にゲイト電極１３０８およびそ
の下の突出した領域１３０９を形成することができる。
このときのゲイト電極の幅（チャネル長）は５００ｎｍ
である。このようにして図１３（ｄ）を得る。
晶珪素膜（厚さ３００ｎｍ）を堆積する。該多結晶珪素
膜は導電性を良くするためにリンを１立方ｃｍあたり１
０の２１乗個程度添加されている。さらにフォトレジス
トを塗布し、公知のリソグラフィー法および公知の異方
性エッチング法によって多結晶珪素膜および酸化珪素膜
１３０７および基板１３０１の一部を選択的に除去す
る。ここで異方性エッチングは、平行平板型反応槽にお
いて、一方の平板電極面上に基板を置き、被エッチング
面を露出し、四塩化炭素もしくは四フッカ炭素を含む水
素ガス（圧力２００ｍＴｏｒｒ）を槽内に導入し、１
３．５６ＭＨｚの高周波電力を電極間に加えることによ
って槽内にプラズマを発生させることによっておこな
う。このとき、基板の置かれた電極には負の電圧がかか
ることが必要である。このようにしてまず、多結晶珪素
膜をエッチングする。多結晶珪素膜がエッチングされた
後、高周波電力を切り、槽内のガスを排気し、新たに四
フッカ炭素を含む水素ガス（２００ｍＴｏｒｒ）を槽内
に導入し、先に述べた方法と同じ方法で酸化珪素膜２０
７を選択的にエッチングする。酸化珪素膜１３０７のエ
ッチングが終了した後、槽内のガスを排気し、再び四塩
化炭素もしくは四フッカ炭素を含む水素ガス（圧力２０
０ｍＴｏｒｒ）を槽内に導入し、上述の方法によって基
板１３０１を選択的にエッチングする。エッチングは深
さ５００ｎｍまで進行した時点で終える。以上の工程を
経ることによって基板上にゲイト電極１３０８およびそ
の下の突出した領域１３０９を形成することができる。
このときのゲイト電極の幅（チャネル長）は５００ｎｍ
である。このようにして図１３（ｄ）を得る。
【００３４】さらに砒素イオン（ドーズ量は１平方ｃｍ
あたり約１０の１６乗個）をゲイト電極１３０９をマス
クとして基板上に打ち込み、摂氏１１００度で６０分ア
ニールし、不純物を熱拡散させる。その後、１気圧のア
ンモニアガス中で摂氏１２００度で１時間加熱して厚さ
約４ｎｍの窒化珪素膜１３１０を全面に形成する。さら
に、原料ガスとしてシランを用いる熱ＣＶＤ法によっ
て、厚さ約２００ｎｍの多結晶珪素膜１３１１を全面に
形成する。こうして図１３（ｅ）を得る。
あたり約１０の１６乗個）をゲイト電極１３０９をマス
クとして基板上に打ち込み、摂氏１１００度で６０分ア
ニールし、不純物を熱拡散させる。その後、１気圧のア
ンモニアガス中で摂氏１２００度で１時間加熱して厚さ
約４ｎｍの窒化珪素膜１３１０を全面に形成する。さら
に、原料ガスとしてシランを用いる熱ＣＶＤ法によっ
て、厚さ約２００ｎｍの多結晶珪素膜１３１１を全面に
形成する。こうして図１３（ｅ）を得る。
【００３５】その後、異方性エッチング法によって多結
晶珪素皮膜１３１２をエッチングし基板の突出した部分
の側面にのみ多結晶珪素１３１３を残す。のようにして
図１３（ｆ）を得る。
晶珪素皮膜１３１２をエッチングし基板の突出した部分
の側面にのみ多結晶珪素１３１３を残す。のようにして
図１３（ｆ）を得る。
【００３６】その後、リンガラス（ＰＳＧ）１３１４を
厚さ約５００ｎｍ堆積する。最後に公知のエッチング技
術によってＰＳＧに電極形成用の穴を開け、アルミニウ
ム膜を形成したのち、選択的にこれを除去し、そ一ス・
ドレインの電極１３１５を形成する。このようにして図
１３（ｇ）を得る。
厚さ約５００ｎｍ堆積する。最後に公知のエッチング技
術によってＰＳＧに電極形成用の穴を開け、アルミニウ
ム膜を形成したのち、選択的にこれを除去し、そ一ス・
ドレインの電極１３１５を形成する。このようにして図
１３（ｇ）を得る。
【００３７】以上のようにして、本発明のＭＩＳＦＥＴ
が作製される。
が作製される。
【００３８】
【実施例２】本実施例のプロセスは図１４に図示されて
いる。実施例１と同様な方法によってｐ型珪素基板１４
０１上にフィールド絶縁物１４０２と厚さ１５ｎｍの熱
酸化珪素膜１４０３および珪素基板表面近傍にホウソの
濃度の高いＰ型領域１４０６を形成し、その後、基板全
面に多結晶珪素膜を形成する。その後、実施例１に示さ
れた平行平板型異方性エッチング装置中に基板を置き、
四塩化炭素を含む水素ガスを放電させ、多結晶珪素膜の
みをエッチングしゲイト電極１４０４を形成する。さら
に、これを１気圧の窒素中、摂氏１２５０度で１時間加
熱することによってゲイト電極の表面に厚さ約３ｎｍの
窒化珪素膜１４０５を形成する。このようにして図１４
（ａ）を得る。
いる。実施例１と同様な方法によってｐ型珪素基板１４
０１上にフィールド絶縁物１４０２と厚さ１５ｎｍの熱
酸化珪素膜１４０３および珪素基板表面近傍にホウソの
濃度の高いＰ型領域１４０６を形成し、その後、基板全
面に多結晶珪素膜を形成する。その後、実施例１に示さ
れた平行平板型異方性エッチング装置中に基板を置き、
四塩化炭素を含む水素ガスを放電させ、多結晶珪素膜の
みをエッチングしゲイト電極１４０４を形成する。さら
に、これを１気圧の窒素中、摂氏１２５０度で１時間加
熱することによってゲイト電極の表面に厚さ約３ｎｍの
窒化珪素膜１４０５を形成する。このようにして図１４
（ａ）を得る。
【００３９】次に再び基板を平行平板型エッチング装置
に装填し、ゲイト電極１４０４をマスクとして、酸化珪
素膜１４０３と基板１４０１をエッチングする。エッチ
ングは深さ５００ｎｍまで進行した時点で終える。以上
の工程を経ることによって基板上にゲイト電極１４０４
およびその下の突出した領域１４０７を形成することが
できる。このときのゲイト電極の幅（チャネル長）は５
００ｎｍである。このようにして図１４（ｂ）を得る。
に装填し、ゲイト電極１４０４をマスクとして、酸化珪
素膜１４０３と基板１４０１をエッチングする。エッチ
ングは深さ５００ｎｍまで進行した時点で終える。以上
の工程を経ることによって基板上にゲイト電極１４０４
およびその下の突出した領域１４０７を形成することが
できる。このときのゲイト電極の幅（チャネル長）は５
００ｎｍである。このようにして図１４（ｂ）を得る。
【００４０】さらに砒素イオン（ドーズ量は１平方ｃｍ
あたり約１０の１５乗個）をゲイト電極１４０４をマス
クとして基板上に打ち込み、摂氏１１００度で６０分ア
ニールし、不純物を熱拡散させ、不純物領域１４０９を
形成する。さらに、原料ガスとしてシランを用いる熱Ｃ
ＶＤ法によって、厚さ約２００ｎｍのＰ型不純物である
リンが１平方ｃｍあたり１０の１４乗添加された多結晶
珪素膜を全面に形成する。その後、異方性エッチング法
によって多結晶珪素皮膜をエッチングし、基板の突出し
た部分の側面にのみ多結晶珪素１４０８を残す。このよ
うにして図１４（ｃ）を得る。
あたり約１０の１５乗個）をゲイト電極１４０４をマス
クとして基板上に打ち込み、摂氏１１００度で６０分ア
ニールし、不純物を熱拡散させ、不純物領域１４０９を
形成する。さらに、原料ガスとしてシランを用いる熱Ｃ
ＶＤ法によって、厚さ約２００ｎｍのＰ型不純物である
リンが１平方ｃｍあたり１０の１４乗添加された多結晶
珪素膜を全面に形成する。その後、異方性エッチング法
によって多結晶珪素皮膜をエッチングし、基板の突出し
た部分の側面にのみ多結晶珪素１４０８を残す。このよ
うにして図１４（ｃ）を得る。
【００４１】その後、さらに砒素イオン（ドーズ量は１
平方ｃｍあたり約１０の１６乗個）をゲイト電極１４０
４および多結晶珪素１４０８およびフィールド酸化物１
４０２をマスクとして基板上に打ち込み、摂氏１１００
度で６０分アニールし、不純物領域１４０９中に高い導
電率のＮ型の不純物領域１４１０を形成するとともに多
結晶珪素１４０７に不純物を熱拡散させ、その導電型を
弱いＰ型から弱いＮ型に変化せしめる。こうして図１４
（ｄ）を得る。さらに実施例１と同様の工程によってソ
ース・ドレインの電極を形成し、本発明のＭＩＳＦＥＴ
が作製される。
平方ｃｍあたり約１０の１６乗個）をゲイト電極１４０
４および多結晶珪素１４０８およびフィールド酸化物１
４０２をマスクとして基板上に打ち込み、摂氏１１００
度で６０分アニールし、不純物領域１４０９中に高い導
電率のＮ型の不純物領域１４１０を形成するとともに多
結晶珪素１４０７に不純物を熱拡散させ、その導電型を
弱いＰ型から弱いＮ型に変化せしめる。こうして図１４
（ｄ）を得る。さらに実施例１と同様の工程によってソ
ース・ドレインの電極を形成し、本発明のＭＩＳＦＥＴ
が作製される。
【００４２】
【実施例３】本実施例のプロセスは図１５に図示されて
いる。実施例１と同様な方法によってｐ型珪素基板１５
０１上にフィールド絶縁物１５０２と珪素基板表面近傍
にホウソの濃度の高いＰ型領域１５０３を形成する。こ
こで、実施例１および２とは異なり、該Ｐ型領域は珪素
基板の露出した部分の表面においてはその濃度が小さ
く、その内部に濃度が大きい領域を有するという特徴を
もつ。こうして図１５（ａ）を得る。その後、珪素基板
表面を熱酸化して、厚さ１５０ｎｍの酸化珪素皮膜を形
成し、さらに、基板全面に多結晶珪素膜を形成する。そ
の後、実施例２と同様な成膜・エッチング・不純物拡散
工程を経て、図１５（ｂ）に示されるように、表面が窒
化珪素皮膜１５０６で覆われた多結晶珪素からなるゲイ
ト電極１５０５とその下にあるゲイト絶縁膜１５０４、
およびこれらゲイト絶縁膜、ゲイト電極がその上に形成
されている珪素基板上の台状の部分１５０７、およびそ
の側面に形成されるｎ＋型の多結晶珪素からなる領域１
５０８、および半導体基板に形成されたｎ＋型の不純物
領域１５０９を形成する。このようにして図１５（ｂ）
を得る。
いる。実施例１と同様な方法によってｐ型珪素基板１５
０１上にフィールド絶縁物１５０２と珪素基板表面近傍
にホウソの濃度の高いＰ型領域１５０３を形成する。こ
こで、実施例１および２とは異なり、該Ｐ型領域は珪素
基板の露出した部分の表面においてはその濃度が小さ
く、その内部に濃度が大きい領域を有するという特徴を
もつ。こうして図１５（ａ）を得る。その後、珪素基板
表面を熱酸化して、厚さ１５０ｎｍの酸化珪素皮膜を形
成し、さらに、基板全面に多結晶珪素膜を形成する。そ
の後、実施例２と同様な成膜・エッチング・不純物拡散
工程を経て、図１５（ｂ）に示されるように、表面が窒
化珪素皮膜１５０６で覆われた多結晶珪素からなるゲイ
ト電極１５０５とその下にあるゲイト絶縁膜１５０４、
およびこれらゲイト絶縁膜、ゲイト電極がその上に形成
されている珪素基板上の台状の部分１５０７、およびそ
の側面に形成されるｎ＋型の多結晶珪素からなる領域１
５０８、および半導体基板に形成されたｎ＋型の不純物
領域１５０９を形成する。このようにして図１５（ｂ）
を得る。
【００４２】さらに実施例１と同様の工程によってソー
ス・ドレインの電極を形成し、本発明のＭＩＳＦＥＴが
作製される。このようにして形成されたＭＩＳＦＥＴの
ゲイト電極付近の拡大図を図１５（ｃ）に示す。このと
き、珪素基板の台状に突出した部分のホウ素の濃度は基
板の深部とゲイト絶縁膜近傍で薄くなり、その中間で最
大となる。このため、図１５（Ｃ）において同じように
ｐ型珪素がｎ＋型珪素によって挟まれた構造を取りなが
らも、図中のＡ−Ａ’で示される部分と、Ｂ−Ｂ’で示
される部分とではその物理的・電子的な性質が異なる。
このことを明確に示すためにそれぞれの断面に沿ったエ
ネルギーバンド図を図１５（ｄ）および（ｅ）に示す。
すなわち、断面Ａ−Ａ’では中間のｐ型半導体は、断面
Ｂ−Ｂ’よりも真性の半導体に近く、それゆえ、低い電
圧で導電型が反転して、ｎ型となり、左右のｎ＋型半導
体領域間に電流が流れる。一方、断面Ｂ−Ｂ’では中間
のｐ型半導体は、断面Ａ−Ａ’よりもｐ型が強く、しか
も、ゲイト電極から遠い。それゆえ、導電型を反転させ
て、ｎ型とするためには高い電圧が必要である。このた
め、実際には主としてＡ−Ａ’を経由して電流が流れ
る。この例でｎ型珪素１５０８とｎ型不純物領域１５０
９の不純物濃度はどちらも同じものとしたが、仮にｎ型
珪素１５０８の不純物濃度がｎ型不純物領域１５０９の
ものより小さいとした場合でも、電流が主としてＡ−
Ａ’間を流れ、この場合には電流はｎ＋（不純物領域１
５０９）→ｎ−（ｎ型珪素１５０８）→ｐ（台状部分１
５０７）→ｎ−（もう一方のｎ型珪素１５０８）→ｎ＋
（もう一方の不純物領域１５０９）と電流が流れ、実質
的にいわゆるＬＤＤ型ＭＩＳＦＥＴと同じ動作をするこ
ととなる。すなわち、本発明によってＬＤＤ型ＭＩＳＦ
ＥＴと同等な装置を作製することができる。しかも本発
明では、図から明らかなようにゲイト電極とソース、ド
レインとの重なりが従来のＬＤＤ型ＭＩＳＦＥＴに比し
て小さく、また、作製も容易である。
ス・ドレインの電極を形成し、本発明のＭＩＳＦＥＴが
作製される。このようにして形成されたＭＩＳＦＥＴの
ゲイト電極付近の拡大図を図１５（ｃ）に示す。このと
き、珪素基板の台状に突出した部分のホウ素の濃度は基
板の深部とゲイト絶縁膜近傍で薄くなり、その中間で最
大となる。このため、図１５（Ｃ）において同じように
ｐ型珪素がｎ＋型珪素によって挟まれた構造を取りなが
らも、図中のＡ−Ａ’で示される部分と、Ｂ−Ｂ’で示
される部分とではその物理的・電子的な性質が異なる。
このことを明確に示すためにそれぞれの断面に沿ったエ
ネルギーバンド図を図１５（ｄ）および（ｅ）に示す。
すなわち、断面Ａ−Ａ’では中間のｐ型半導体は、断面
Ｂ−Ｂ’よりも真性の半導体に近く、それゆえ、低い電
圧で導電型が反転して、ｎ型となり、左右のｎ＋型半導
体領域間に電流が流れる。一方、断面Ｂ−Ｂ’では中間
のｐ型半導体は、断面Ａ−Ａ’よりもｐ型が強く、しか
も、ゲイト電極から遠い。それゆえ、導電型を反転させ
て、ｎ型とするためには高い電圧が必要である。このた
め、実際には主としてＡ−Ａ’を経由して電流が流れ
る。この例でｎ型珪素１５０８とｎ型不純物領域１５０
９の不純物濃度はどちらも同じものとしたが、仮にｎ型
珪素１５０８の不純物濃度がｎ型不純物領域１５０９の
ものより小さいとした場合でも、電流が主としてＡ−
Ａ’間を流れ、この場合には電流はｎ＋（不純物領域１
５０９）→ｎ−（ｎ型珪素１５０８）→ｐ（台状部分１
５０７）→ｎ−（もう一方のｎ型珪素１５０８）→ｎ＋
（もう一方の不純物領域１５０９）と電流が流れ、実質
的にいわゆるＬＤＤ型ＭＩＳＦＥＴと同じ動作をするこ
ととなる。すなわち、本発明によってＬＤＤ型ＭＩＳＦ
ＥＴと同等な装置を作製することができる。しかも本発
明では、図から明らかなようにゲイト電極とソース、ド
レインとの重なりが従来のＬＤＤ型ＭＩＳＦＥＴに比し
て小さく、また、作製も容易である。
【００４３】
【発明の効果】本発明によるＭＩＳＦＥＴはもっとも簡
単な構造のものであっても、従来のＬＤＤ型ＭＩＳＦＥ
Ｔと同等もしくはそれを凌ぐ、高信頼性と長寿命を有す
るＭＩＳＦＥＴであり、当然のことながら従来のＬＤＤ
型でないＭＩＳＦＥＴよりも高信頼性と長寿命を有す
る。また、実施例等の記述から明らかなように、本発明
のうち、もっとも簡単なものの製法は従来のＬＤＤ型で
ないＭＩＳＦＥＴと同等であり、使用するマスクの枚数
は同じである。また、煩雑な工程を経ることによってそ
の特性は大幅に向上する。以上のことから明らかなよう
に本発明は工業上有益な発明であると信ずる。
単な構造のものであっても、従来のＬＤＤ型ＭＩＳＦＥ
Ｔと同等もしくはそれを凌ぐ、高信頼性と長寿命を有す
るＭＩＳＦＥＴであり、当然のことながら従来のＬＤＤ
型でないＭＩＳＦＥＴよりも高信頼性と長寿命を有す
る。また、実施例等の記述から明らかなように、本発明
のうち、もっとも簡単なものの製法は従来のＬＤＤ型で
ないＭＩＳＦＥＴと同等であり、使用するマスクの枚数
は同じである。また、煩雑な工程を経ることによってそ
の特性は大幅に向上する。以上のことから明らかなよう
に本発明は工業上有益な発明であると信ずる。
【図面の簡単な説明】
【図１】従来のＬＤＤ型ＭＩＳＦＥＴを示す。
【図２】従来のＬＤＤ型ＭＩＳＦＥＴで、図１に示され
るものを改良したものを示す。
るものを改良したものを示す。
【図３】本発明のＭＩＳＦＥＴの一例を示す。
【図４】本発明のＭＩＳＦＥＴの一例を示す。
【図５】本発明のＭＩＳＦＥＴの一例を示す。
【図６】本発明のＭＩＳＦＥＴの作製方法を示す。
【図７】本発明のＭＩＳＦＥＴの作製方法を示す。
【図８】本発明のＭＩＳＦＥＴの作製方法を示す。
【図９】本発明のＭＩＳＦＥＴの作製方法を示す。
【図１０】本発明のＭＩＳＦＥＴの作製方法を示す。
【図１１】本発明のＭＩＳＦＥＴの作製方法を示す。
【図１２】本発明のＭＩＳＦＥＴの作製方法を示す。
【図１３】本発明のＭＩＳＦＥＴの作製方法を示す。
【図１４】本発明のＭＩＳＦＥＴの作製方法を示す。
【図１５】本発明のＭＩＳＦＥＴの作製方法を示す。
Claims (12)
- 【請求項１】台状の突出した部分を有する半導体基板と
該突出した部分と実質的に同一の形状を有し、該台状の
部分の上に位置するゲイト電極と、該台状の部分の側面
に導電性を有する物体を有し、該導電体の上面は該台状
の部分の頂面と実質的に同一の高さ、もしくはそれより
低く、該導電体の下面は該半導体基板に密着している
か、薄い絶縁膜を介して接していることを特徴とする絶
縁ゲイト型半導体装置。 - 【請求項２】台状の突出した部分を有する半導体基板と
該台状の部分と実質的に同一の形状を有し、該台状の部
分の上に位置するゲイト電極と、該台状の部分の側面に
薄い絶縁物の皮膜を介して不純物の添加された半導体を
有し、該半導体の上面は該台状の部分の頂面と実質的に
同一の高さ、もしくはそれより低く、該導電体の下面は
該半導体基板と薄い絶縁膜を介して接していることを特
徴とする絶縁ゲイト型半導体装置。 - 【請求項３】台状の突出した部分を有する半導体基板と
該台状の部分と実質的に同一の形状を有し、該台状の部
分の上に位置し、その少なくとも上面が耐食性のある皮
膜によって覆われているゲイト電極と、該台状の部分の
側面に密着して不純物の添加された半導体、および該半
導体に接して、該半導体と同一導電型を有する領域を有
し、該半導体の上面は該台状の部分の頂面と実質的に同
一の高さもしくはそれより低く、該導電体の下面は該半
導体基板と密着していることを特徴とする絶縁ゲイト型
半導体装置。 - 【請求項４】請求項１ないし請求項３において、該導電
体もしくは該半導体の下部の該半導体基板の部分には高
い導電性を有する領域を有し、該領域は主として台状の
領域の下部以外の領域に拡がっていることことを特徴と
する絶縁ゲイト型半導体装置。 - 【請求項５】請求項４において、高い導電性を示す領域
は、該導電体もしくは該半導体の直下の部分の導電率
は、その他の部分の導電率に比して小さいことを特徴と
する絶縁ゲイト型半導体装置。 - 【請求項６】半導体基板上にゲイト絶縁膜となるべき絶
縁膜とゲイト電極となるべき第１の導電性を示す皮膜を
形成する工程と、選択的に該導電性皮膜と該絶縁膜と該
半導体基板の一部を除去し、半導体基板上に台状の部分
およびその上にゲイト電極となるべき部分を形成する工
程と、金属もしくは半導体からなる第２の導電性を示す
皮膜を全面に形成する工程と、該第２の導電性皮膜を異
方性エッチング法によってエッチングし、該台状の部分
の側面と該半導体基板に囲まれた領域に該第２の導電性
皮膜の一部を、その上面が該台状の部分の頂面と実質的
に同じ高さもしくはそれ以下の高さとなるように、残置
せしめる工程とを有する絶縁ゲイト型半導体装置の作製
方法。 - 【請求項７】請求項６において、半導体基板上に台状の
部分およびその上にゲイト電極となるべき部分を形成す
る工程の後に、耐食性のある皮膜を形成する工程を有す
ることを特徴とする絶縁ゲイト型半導体装置の作製方
法。 - 【請求項８】半導体基板上に、ゲイト絶縁膜となるべき
絶縁膜とゲイト電極となるべき第１の導電性を示す皮膜
を形成する工程と、選択的に該導電性皮膜を除去してゲ
イト電極となるべき部分を形成する工程と該ゲイト電極
となるべき部分の少なくとも上面に耐食性のある皮膜を
形成する工程と、該ゲイト電極となるべき部分をマスク
として該絶縁膜と該半導体基板の一部を除去し、半導体
基板上に台状の部分およひその上にゲイト電極となるべ
き部分を形成する工程と、該半導体基板に密着して金属
もしくは半導体からなる第２の導電性を示す皮膜を全面
に形成する工程と、該第２の導電性皮膜を異方性エッチ
ング法によってエッチングし該台状の部分の側面と該半
導体基板に囲まれた領域に該第２の導電性皮膜の一部
を、その上面が該台状の部分の頂面と実質的に同じ高さ
もしくはそれ以下の高さとなるように、残置せしめる工
程とを有する絶縁ゲイト型半導体装置の作製方法。 - 【請求項９】半導体基板上に、ゲイト絶縁膜となるべき
絶縁膜とゲイト電極となるべき第１の導電性を示す皮膜
と耐食性のある皮膜を形成する工程と、選択的に該耐蝕
性皮膜と該導電性皮膜と該絶縁膜と該半導体基板の一部
を除去し、半導体基板上に台状の部分およびその上にゲ
イト電極となるべき部分を形成する工程と、該半導体基
板に密着して金属もしくは半導体からなる第２の導電性
を示す皮膜を全面に形成する工程と、該第２の導電性皮
膜を異方性エッチング法によってエッチングし、該台状
の部分の側面と該半導体基板に囲まれた領域に該第２の
導電性皮膜の一部を、その上面が該台状の部分の頂面と
実質的に同じ高さもしくはそれ以下の高さとなるよう
に、残置せしめる工程とを有する絶縁ゲイト型半導体装
置の作製方法。 - 【請求項１０】請求項６ないし請求項９において、第２
の導電性皮膜を形成する前に、ゲイトとなるべき部分を
マスクとして不純物の拡散された領域を形成する工程を
有することを特徴とする絶縁ゲイト型半導体装置の作製
方法。 - 【請求項１１】請求項１０において、第２の導電性皮膜
を残置せしめる工程の後に、ゲイト絶縁膜および残置し
た第２の導電性皮膜をマスクとして、さらに不純物を拡
散する工程を有することを特徴とする絶縁ゲイト型半導
体装置の作製方法。 - 【請求項１２】請求項４において、半導体基板上に形成
された台状の部分およびその下の部分において、第２の
導電性皮膜の残置した部分に挟まれた部分の導電率は、
残置した導電性皮膜の下部の半導体基板に形成された導
電性を示す領域に挟まれた部分に比して小さいことを特
徴とする絶縁ゲイト型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069561A JP2657588B2 (ja) | 1991-01-11 | 1991-01-11 | 絶縁ゲイト型半導体装置およびその作製方法 |
| KR1019910025933A KR950011020B1 (ko) | 1991-01-11 | 1991-12-31 | 절연 게이트형 반도체 장치 및 그 제작방법 |
| TW081100008A TW237556B (ja) | 1991-01-11 | 1992-01-03 | |
| US07/819,964 US5319231A (en) | 1991-01-11 | 1992-01-13 | Insulated gate semiconductor device having an elevated plateau like portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069561A JP2657588B2 (ja) | 1991-01-11 | 1991-01-11 | 絶縁ゲイト型半導体装置およびその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685247A JPH0685247A (ja) | 1994-03-25 |
| JP2657588B2 true JP2657588B2 (ja) | 1997-09-24 |
Family
ID=13406296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3069561A Expired - Fee Related JP2657588B2 (ja) | 1991-01-11 | 1991-01-11 | 絶縁ゲイト型半導体装置およびその作製方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5319231A (ja) |
| JP (1) | JP2657588B2 (ja) |
| KR (1) | KR950011020B1 (ja) |
| TW (1) | TW237556B (ja) |
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| JPH09321239A (ja) * | 1996-05-30 | 1997-12-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5834810A (en) * | 1996-10-17 | 1998-11-10 | Mitsubishi Semiconductor America, Inc. | Asymmetrical vertical lightly doped drain transistor and method of forming the same |
| US5814861A (en) * | 1996-10-17 | 1998-09-29 | Mitsubishi Semiconductor America, Inc. | Symmetrical vertical lightly doped drain transistor and method of forming the same |
| JPH10284723A (ja) * | 1997-04-01 | 1998-10-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6759315B1 (en) * | 1999-01-04 | 2004-07-06 | International Business Machines Corporation | Method for selective trimming of gate structures and apparatus formed thereby |
| JP2005116891A (ja) * | 2003-10-09 | 2005-04-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US7064050B2 (en) * | 2003-11-28 | 2006-06-20 | International Business Machines Corporation | Metal carbide gate structure and method of fabrication |
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|---|---|---|---|---|
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| JPH0656855B2 (ja) * | 1985-05-08 | 1994-07-27 | 株式会社東芝 | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS62217665A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 電界効果トランジスタ |
| JP2576506B2 (ja) * | 1987-05-27 | 1997-01-29 | 日本電気株式会社 | Ｍｏｓ半導体装置 |
| JPS6449266A (en) * | 1987-08-20 | 1989-02-23 | Matsushita Electronics Corp | Transistor |
| JPH02188967A (ja) * | 1989-01-18 | 1990-07-25 | Nissan Motor Co Ltd | 半導体装置 |
| IT1235693B (it) * | 1989-05-02 | 1992-09-21 | Sgs Thomson Microelectronics | Transistore ad effetto di campo superficiale con regione di source e/o di drain scavate per dispositivi ulsi. |
| JP3039967B2 (ja) * | 1990-08-03 | 2000-05-08 | 株式会社日立製作所 | 半導体装置 |
-
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- 1991-01-11 JP JP3069561A patent/JP2657588B2/ja not_active Expired - Fee Related
- 1991-12-31 KR KR1019910025933A patent/KR950011020B1/ko not_active IP Right Cessation
-
1992
- 1992-01-03 TW TW081100008A patent/TW237556B/zh not_active IP Right Cessation
- 1992-01-13 US US07/819,964 patent/US5319231A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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| TW237556B (ja) | 1995-01-01 |
| US5319231A (en) | 1994-06-07 |
| JPH0685247A (ja) | 1994-03-25 |
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