JPH0745823A - Mos型トランジスタ及びその製造方法 - Google Patents
Mos型トランジスタ及びその製造方法Info
- Publication number
- JPH0745823A JPH0745823A JP18457193A JP18457193A JPH0745823A JP H0745823 A JPH0745823 A JP H0745823A JP 18457193 A JP18457193 A JP 18457193A JP 18457193 A JP18457193 A JP 18457193A JP H0745823 A JPH0745823 A JP H0745823A
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- JP
- Japan
- Prior art keywords
- gate electrode
- silicide
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- mos transistor
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【構成】 拡散領域表面とゲート電極上部に金属シリサ
イドを形成することにより構成されるMOS型トランジ
スタにおいて、前記シリサイドの膜厚Tは前記ゲート電
極の高さをHPOLY,ゲート電極の両端と接しているスペ
ーサーの高さをHLDD とした時、T≧HPOLY−HLDD と
なるように設定する。 【効果】 ゲート電極上部両端においてシリサイド膜が
薄くなる現象を回避することができる。
イドを形成することにより構成されるMOS型トランジ
スタにおいて、前記シリサイドの膜厚Tは前記ゲート電
極の高さをHPOLY,ゲート電極の両端と接しているスペ
ーサーの高さをHLDD とした時、T≧HPOLY−HLDD と
なるように設定する。 【効果】 ゲート電極上部両端においてシリサイド膜が
薄くなる現象を回避することができる。
Description
【0001】
【産業上の利用分野】本発明は、MOSトランジスタの
特性改善を図った半導体装置に関する。
特性改善を図った半導体装置に関する。
【0002】
【従来の技術】素子の微細化により、LSIの高集積、
高速化が進んでいる。微細化の最も重要な点は、ゲート
電極の寸法を縮小することにあるが、これに伴いゲート
電極の抵抗は増大し素子の高速動作を阻害する問題が生
じる。一般に用いられている多結晶シリコンのゲート電
極においては、抵抗増大を防止する為に低抵抗率の金属
をゲート電極に貼り付ける、いわゆるシリサイドが用い
られる。しかしながら図2の点線17に示すように、ゲ
ート電極上部両端に未反応部領域が発生し、薄いシリサ
イド膜となる部分が発生することからシリサイドの効果
を充分に引き出すことが困難となる問題があった。
高速化が進んでいる。微細化の最も重要な点は、ゲート
電極の寸法を縮小することにあるが、これに伴いゲート
電極の抵抗は増大し素子の高速動作を阻害する問題が生
じる。一般に用いられている多結晶シリコンのゲート電
極においては、抵抗増大を防止する為に低抵抗率の金属
をゲート電極に貼り付ける、いわゆるシリサイドが用い
られる。しかしながら図2の点線17に示すように、ゲ
ート電極上部両端に未反応部領域が発生し、薄いシリサ
イド膜となる部分が発生することからシリサイドの効果
を充分に引き出すことが困難となる問題があった。
【0003】
【発明が解決しようとする課題】上述したように、従来
法による微細ゲート電極へのシリサイド膜貼り付けでは
ゲート電極上部両端においてシリサイド膜が薄くなる為
にシリサイドの効果を充分に引き出すことが困難であ
り、素子の高速動作を阻害していた。本発明は、上記事
情に鑑みてなされたものであり、その目的とするところ
は、微細ゲート電極においてもシリサイドの効果を充分
引き出すことができ、高速動作を達成し得る半導体装置
を提供することにある。
法による微細ゲート電極へのシリサイド膜貼り付けでは
ゲート電極上部両端においてシリサイド膜が薄くなる為
にシリサイドの効果を充分に引き出すことが困難であ
り、素子の高速動作を阻害していた。本発明は、上記事
情に鑑みてなされたものであり、その目的とするところ
は、微細ゲート電極においてもシリサイドの効果を充分
引き出すことができ、高速動作を達成し得る半導体装置
を提供することにある。
【0004】
【課題を解決するための手段】上記目的を達成する為
に、本発明では、ゲート電極の上部がゲート電極両端側
壁の絶縁体スペーサーの高さよりも高くした時点でシリ
サイド膜を形成することにより、ゲート電極上部両端に
おいてシリサイド膜が薄くなる現象を回避しようという
ものである。またシリサイドの膜厚Tはゲート電極の高
さをHPOLY、ゲート電極両端側壁と接しているスペーサ
ーの高さをHLDD とした時 T≧HPOLY−HLDD に設定するようにしたものである。
に、本発明では、ゲート電極の上部がゲート電極両端側
壁の絶縁体スペーサーの高さよりも高くした時点でシリ
サイド膜を形成することにより、ゲート電極上部両端に
おいてシリサイド膜が薄くなる現象を回避しようという
ものである。またシリサイドの膜厚Tはゲート電極の高
さをHPOLY、ゲート電極両端側壁と接しているスペーサ
ーの高さをHLDD とした時 T≧HPOLY−HLDD に設定するようにしたものである。
【0005】
【作用】上記構成において、ゲート電極の高さをスペー
サーの高さ以上とすることにより、ゲート電極上部両端
においてシリサイド膜が薄くなる現象を回避することが
可能となり、ゲート電極の微細化に伴うゲート電極の抵
抗増大を防止することができ、素子の高速動作が実現さ
れる。
サーの高さ以上とすることにより、ゲート電極上部両端
においてシリサイド膜が薄くなる現象を回避することが
可能となり、ゲート電極の微細化に伴うゲート電極の抵
抗増大を防止することができ、素子の高速動作が実現さ
れる。
【0006】
【実施例】図(a) 〜(c) は、本発明の一実施例に係わる
MOSトランジスタの製造方法の概略を示す工程断面図
である。図1(a) は従来のMOSトランジスタ製造方法
を用いシリコン基板11に例えば厚さ4000オングス
トロームの多結晶シリコンによるゲート電極13、及び
例えばN型の不純物として砒素が1×1020cm-3程度含
まれる深さ1000オングストロームの拡散層14を形
成したところを示している。12は例えば100オング
ストロームのゲート酸化膜である。次に例えば1000
オングストロームのシリコン窒化膜を全面に堆積した後
に例えばリアクティブイオンエッチング法により、全面
をエッチングし、図1(b) に示す如くスペーサー16を
形成する。この時、スペーサー16のゲート電極13の
側面と接している部分の高さは、例えば3000オング
ストロームであった。その後、金属として例えばチタン
を全面に500オングストローム堆積させ、750℃の
窒素雰囲気で熱処理を施し1000オングストロームの
チタンシリサイド膜を形成した。しかる後、硫酸と加酸
化水素水の混合液により未反応膜を除去し、図1(c) に
示す如く拡散層領域14及びゲート電極13の上部にの
みシリサイド膜15,15′を形成した。その後通常の
MOSトランジスタ作製工程に従い絶縁膜、コンタクト
ホール、アルミニウム配線を行いMOSトランジスタを
実現した。
MOSトランジスタの製造方法の概略を示す工程断面図
である。図1(a) は従来のMOSトランジスタ製造方法
を用いシリコン基板11に例えば厚さ4000オングス
トロームの多結晶シリコンによるゲート電極13、及び
例えばN型の不純物として砒素が1×1020cm-3程度含
まれる深さ1000オングストロームの拡散層14を形
成したところを示している。12は例えば100オング
ストロームのゲート酸化膜である。次に例えば1000
オングストロームのシリコン窒化膜を全面に堆積した後
に例えばリアクティブイオンエッチング法により、全面
をエッチングし、図1(b) に示す如くスペーサー16を
形成する。この時、スペーサー16のゲート電極13の
側面と接している部分の高さは、例えば3000オング
ストロームであった。その後、金属として例えばチタン
を全面に500オングストローム堆積させ、750℃の
窒素雰囲気で熱処理を施し1000オングストロームの
チタンシリサイド膜を形成した。しかる後、硫酸と加酸
化水素水の混合液により未反応膜を除去し、図1(c) に
示す如く拡散層領域14及びゲート電極13の上部にの
みシリサイド膜15,15′を形成した。その後通常の
MOSトランジスタ作製工程に従い絶縁膜、コンタクト
ホール、アルミニウム配線を行いMOSトランジスタを
実現した。
【0007】かくして得られるMOSトランジスタで
は、ゲート電極13の上部がゲート電極両端側壁の絶縁
体スペーサー16の高さよりも高くした時点でシリサイ
ド膜を形成することにより、ゲート電極上部両端におい
てシリサイド膜が薄くなる現象を回避できることから、
シリサイド本来の能力を最大限に発揮され、素子の高速
動作が可能となる。
は、ゲート電極13の上部がゲート電極両端側壁の絶縁
体スペーサー16の高さよりも高くした時点でシリサイ
ド膜を形成することにより、ゲート電極上部両端におい
てシリサイド膜が薄くなる現象を回避できることから、
シリサイド本来の能力を最大限に発揮され、素子の高速
動作が可能となる。
【0008】上気実施例ではシリサイド膜15の底面と
スペーサー16の上面とが等しくなるようにしたが、シ
リサイド膜15の底面がスペーサーの上面より深くなる
ようにしても良い。
スペーサー16の上面とが等しくなるようにしたが、シ
リサイド膜15の底面がスペーサーの上面より深くなる
ようにしても良い。
【0009】なお、本発明は上述した実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変形
して実施することができる。例えば、前記MOSトラン
ジスタはnチャネルに限らず、pチャネルであってもよ
い。また前記スペーサーはシリコン窒化膜に限らず、シ
リコン酸化膜であってもよい。さらに前記シリサイド膜
はチタンシリサイド膜に限らず、ニッケルシリサイド、
コバルトシリサイド、プラチナシリサイド、あるいはバ
ナジウムシリサイドとしても良い。また製造工程は図1
に限定されるものではなく、適宜変更可能である。
るものではなく、その要旨を逸脱しない範囲で種々変形
して実施することができる。例えば、前記MOSトラン
ジスタはnチャネルに限らず、pチャネルであってもよ
い。また前記スペーサーはシリコン窒化膜に限らず、シ
リコン酸化膜であってもよい。さらに前記シリサイド膜
はチタンシリサイド膜に限らず、ニッケルシリサイド、
コバルトシリサイド、プラチナシリサイド、あるいはバ
ナジウムシリサイドとしても良い。また製造工程は図1
に限定されるものではなく、適宜変更可能である。
【0010】
【発明の効果】本発明によれば、ゲート電極を微細化す
ることにより問題となっていた、ゲート電極上部両端に
おいてシリサイド膜が薄くなる現象を回避することが可
能となり、ゲート電極の抵抗増大を防止することがで
き、素子の高速動作が実現される。
ることにより問題となっていた、ゲート電極上部両端に
おいてシリサイド膜が薄くなる現象を回避することが可
能となり、ゲート電極の抵抗増大を防止することがで
き、素子の高速動作が実現される。
【図1】 本発明の一実施例に係わる工程断面図
【図2】 従来技術を用いた素子断面図。
11…単結晶シリコン基板 12…ゲート酸化膜 13…ゲート電極 14…ソース・ドレイン領域 15,15′…シリサイド膜 16…スペーサー
Claims (2)
- 【請求項1】 半導体基板上に所定距離だけ離間して設
けられた一対の高濃度不純物拡散領域と、該拡散領域に
挟まれたチャネル領域上にゲート酸化膜を介してゲート
電極が設けられ、前記ゲート電極の両端側壁に絶縁体か
ら成るスペーサーが形成されており、前記拡散領域表面
と前記ゲート電極上部に金属シリサイドを形成すること
により構成されるMOS型トランジスタにおいて、前記
シリサイドの膜厚Tは前記ゲート電極の高さをHPOLY,
前記ゲート電極の両端と接しいているスペーサーの高さ
をHLDD とした時T≧HPOLY−HLDD となるようにした
ことを特徴とするMOS型トランジスタ。 - 【請求項2】 半導体基板上に所定距離だけ離間して設
けられた一対の高濃度不純物拡散領域と、該拡散領域に
挟まれたチャネル領域上にゲート酸化膜を介してゲート
電極が設けられ、前記ゲート電極の両端側壁に絶縁体か
ら成るスペーサーが形成されており、前記拡散領域表面
と前記ゲート電極上部に金属シリサイドを形成ことによ
り構成されるMOS型トランジスタの製造方法におい
て、ゲート電極の上部をゲート電極端側壁の絶縁体スペ
ーサーの高さよりも高く形成し、しかる後高融点金属膜
を堆積して前記ゲート電極と反応させ金属シリサイドを
形成するようにしたことを特徴とするMOS型トランジ
スタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18457193A JPH0745823A (ja) | 1993-07-27 | 1993-07-27 | Mos型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18457193A JPH0745823A (ja) | 1993-07-27 | 1993-07-27 | Mos型トランジスタ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0745823A true JPH0745823A (ja) | 1995-02-14 |
Family
ID=16155541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18457193A Pending JPH0745823A (ja) | 1993-07-27 | 1993-07-27 | Mos型トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0745823A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07201775A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
KR100344821B1 (ko) * | 1999-11-03 | 2002-07-19 | 주식회사 하이닉스반도체 | 반도체소자의 콘택배선 및 그의 제조방법 |
JP2009523326A (ja) * | 2006-01-11 | 2009-06-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲートの頂部が拡張された半導体トランジスタ |
-
1993
- 1993-07-27 JP JP18457193A patent/JPH0745823A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07201775A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
KR100344821B1 (ko) * | 1999-11-03 | 2002-07-19 | 주식회사 하이닉스반도체 | 반도체소자의 콘택배선 및 그의 제조방법 |
JP2009523326A (ja) * | 2006-01-11 | 2009-06-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲートの頂部が拡張された半導体トランジスタ |
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