JPH09205064A

JPH09205064A - 半導体装置の製造方法

Info

Publication number: JPH09205064A
Application number: JP8197527A
Authority: JP
Inventors: Hiromitsu Namita; 博光波田; Hidemitsu Mori; 秀光森
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-11-22
Filing date: 1996-07-26
Publication date: 1997-08-05
Anticipated expiration: 2016-07-26
Also published as: JP2907133B2

Abstract

(57)【要約】【課題】半導体基板に形成する素子のコンタクトを選
択エピタキシャル法により形成すると、半導体装置の微
細化に伴って隣設されるコンタクト（半導体層）が互い
に接触して電気的に短絡されてしまう。【解決手段】シリコン基板１の基板面に対して平行な
方向に比較して垂直な方向の成長速度が大きい条件で半
導体層８を選択的にエピタキシャル成長する。例えば、
シリコン基板１に形成された微細な面積のソース・ドレ
イン６上に垂直方向に細長い半導体層８を形成してソー
ス・ドレインコンタクトとして形成することができ、隣
設される半導体層８同士の電気的な短絡が生じることな
く、コンタクトの形成が可能となり、或いはソース・ド
レイン等の半導体層の形成が可能となり、微細でかつ高
集積な半導体装置を実現することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体基板の表面上に垂直方向に細長い
断面形状の半導体層を形成する方法に関する。

【０００２】

【従来の技術】近年、半導体技術の進展に伴い半導体装
置の設計寸法は微細化してきており、下層の半導体層や
配線に対してコンタクトを目合わせす際の目合わせ余裕
（マージン）がほとんど確保できない状況になりつつあ
る。したがって、微細な半導体装置で、下層の半導体層
や配線に対してセルフアラインでコンタクトが形成可能
な製造プロセスが用いられる。このようなセルフアライ
ンコンタクトを形成する方法として、従来では図５に示
す方法が用いられている。この方法では、先ず、図８
（ａ）のように、素子分離のフィールド酸化膜３２を有
するシリコン基板３１上にゲート酸化膜３３、多結晶シ
リコン膜３４、シリコン窒化膜３５をこの順に堆積した
後、ゲート電極の加工を行い、ゲート電極３４上にシリ
コン窒化膜３５が形成された状態とする。次に、図８
（ｂ）のように、全面にシリコン窒化膜３６を形成し、
そのエッチバックを行い、ゲート電極３４の側面にシリ
コン窒化膜３６の側壁を形成する。

【０００３】その後、図８（ｃ）のように、シリコン酸
化膜からなる層間絶縁膜３７を形成し、平坦化を行った
後、レジストを用いてコンタクトマクス３８を形成す
る。そして、このコンタクトマスク３８を用いて層間絶
縁膜３７のコンタクトエッチングを行う。このコンタク
トエッチングはシリコン窒化膜３５，３６に対して十分
選択比のある条件で行うことにより、シリコン窒化膜３
５，３６は殆どエッチングされないので、図８（ｄ）の
ように、コンタクトマスク３８の形成時に多少の目合わ
せずれがあっても、ゲート電極３４が露出されることな
くセルフアラインでコンタクトホール３９が開孔でき
る。

【０００４】しかしながら、この従来方法では、コンタ
クトホール３９を開孔するための層間絶縁膜３７のエッ
チング時にシリコン窒化膜３５，３６とのエッチング選
択比が十分ある条件でエッチングを行っても、どうして
もゲート電極３４上に形成したシリコン窒化膜３５の角
の部分でのエッチングレートが速いため、この角の部分
でゲート電極３４が露出されるおそれがある。このゲー
ト電極３４が露出しないようにするためにはゲート電極
３４上のシリコン窒化膜３５の膜厚を厚くしなければな
らず、その結果、層間絶縁膜３７の膜厚が厚くなり、後
工程で形成するコンタクトホール３９のアスペクト比を
増大させる原因となっていた。また、コンタクトホール
３９の露光時の目合わせずれが大きくなると、コンタク
トホールの寸法が小さくなってしまい、コンタクト抵抗
の増大を招くことになる。

【０００５】このようなことから、選択エピタキシャル
成長技術を利用したコンタクトを形成する技術が提案さ
れている。例えば、特開平３−４９２５９号公報には、
ＭＯＳトランジスタのソース・ドレイン領域にシリコン
層を選択成長させることで、このシリコン層をコンタク
トとして形成する技術が記載されている。したがって、
この技術を図８に示したようなコンタクトに適用すれ
ば、層間絶縁膜を形成する前工程でソース・ドレイン領
域にシリコン層を成長させ、その後に層間絶縁膜を成長
すれば、層間絶縁膜にコンタクトホールをエッチングす
ることなくコンタクトが形成されることになる。

【０００６】

【発明が解決しようとする課題】しかしながら、一般に
用いられている選択エピタキシャル成長法によるシリコ
ン層の成長技術では、シリコンは等方的に成長すること
が知られている。このため、前記したコンタクトとして
のシリコン層が等方的に成長されると、シリコン基板と
垂直方向に成長するのに伴ってフィールド酸化膜上を平
面方向にも成長されることになり、その結果隣接して成
長されるシリコン層同士が互いに接触されて電気的に短
絡してしまうことになる。このため、微細な半導体装置
に前記した選択エピタキシャル成長法によるシリコン層
のコンタクトを形成することは実質的には困難な状況に
ある。因みに、０．３μｍの膜厚のシリコン層でコンタ
クトを形成しようとした場合、平面方向にも０．３μｍ
の幅で成長が行われるため、素子分離幅が０．６μｍ以
下であるとフィールド酸化膜の上で隣接するシリコン層
が互いに電気的に短絡してしまうことになる。

【０００７】本発明の目的は、このようなシリコン基板
の平面方向に対して垂直方向に成長速度が速く、垂直方
向に長いエピタキシャルシリコン層からなる半導体層を
形成し、これをコンタクトに利用することで微細な半導
体装置の製造を可能にした半導体装置の製造方法を提供
することにある。

【０００８】

【課題を解決するための手段】本発明の製造方法は、半
導体基板の主面に形成された一導電型半導体領域上に、
基板面に対して平行な方向に比較して垂直な方向の成長
速度が大きい条件で基板材料と同一の半導体材料からな
る半導体層を選択的にエピタキシャル成長する工程を含
むことを特徴とする。この場合、選択エピタキシャル成
長は、Ｓｉ₂ Ｈ₆ ガスとＰＨ₃ ガスを用いて単結晶シリ
コン基板の表面に成長を行う選択エピタキシャル成長で
あり、Ｓｉ₂ Ｈ₆ ガスの流量を１ｃｃ／分、シリコン基
板温度を７００℃に設定する。

【０００９】本発明の製造方法としては、例えば、半導
体基板の主面上にゲート酸化膜とゲート電極を形成する
工程と、前記ゲート電極を用いた自己整合法により前記
半導体基板の主面に不純物を導入してソース・ドレイン
領域を形成する工程と、前記ソース・ドレイン領域に対
するコンタクト領域以外の前記半導体基板の主面を絶縁
膜で被覆する工程と、前記ソース・ドレイン領域に露呈
される前記半導体基板の主面にシリコンを選択エピタキ
シャル成長して半導体層を形成する工程と、この半導体
層を層間絶縁膜で被覆し、かつ前記半導体層の上端部に
おいて上層の配線層を形成する工程とを含んでＭＯＳト
ランジスタを形成する。

【００１０】また、本発明の他の製造方法としては、半
導体基板の主面上に絶縁膜を介してゲート電極を形成す
る工程と、前記ゲート電極の側面にゲート酸化膜を形成
する工程と、前記ゲート電極及びゲート酸化膜に隣接す
る領域の前記半導体基板の主面に一導電型の不純物を導
入して不純物層を形成する工程と、この不純物層の主面
上に選択エピタキシャル成長法により半導体層を形成す
る工程と、この半導体層に高さ方向に順次反対導電型の
不純物と一導電型の不純物を導入し、前記各一導電型の
不純物をソース・ドレイン領域として形成する工程とを
含んで縦型ＭＯＳトランジスタを形成する。

【００１１】さらに、本発明の他の製造方法としては、
半導体基板を複数の領域に区画し、一部の選択された領
域には選択エピタキシャル成長による半導体層を形成す
る工程を含み、他の領域には選択エピタキシャル成長に
よる半導体層を形成する工程を含まないことを特徴とす
る。例えば、ＤＲＡＭを構成するための半導体基板にメ
モリセル部と周辺回路部が構成され、メモリセル部の形
成工程にはコンタクト層として選択エピタキシャル成長
による半導体層が含まれ、周辺回路部の形成工程には当
該半導体層の形成工程が含まれない方法とする。

【００１２】

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明をＤＲＡＭ（ダイナミ
ックＲＡＭ）のメモリセルを構成するＭＯＳトランジス
タのソース・ドレインの各コンタクトに適用した第１の
実施形態をその工程順に示す断面図である。まず、図１
（ａ）のように、素子分離用のフィールド酸化膜２を形
成したシリコン基板１の素子領域にゲート酸化膜３を形
成し、その上に多結晶シリコン４を成長し、その上面に
シリコン酸化膜５を堆積あるいは成長した上で、これを
選択エッチングし、ゲート電極４を形成する。そして、
このゲート電極４を利用した自己整合法によりシリコン
基板１に不純物をイオン注入し、ソース・ドレインの各
不純物領域６を形成する。

【００１３】しかる上で、全面にＣＶＤ法等によりシリ
コン酸化膜７を被着し、その上でこれを異方性エッチン
グすることにより、ゲート電極４の側面と上面が前記各
シリコン酸化膜７，４によって被覆され、その一方でゲ
ート電極４の両側の領域でシリコン基板１の表面が露呈
された構造が形成される。そして、Ｓｉ₂ Ｈ₆ ガスとＰ
Ｈ₃ ガスを用いた選択エピタキシャル成長を行うと、図
１（ｂ）のように、シリコン基板１の露呈面、すなわち
前記ソース・ドレイン不純物領域６上にエピタキシャル
シリコン層８が成長される。

【００１４】このとき、Ｓｉ₂ Ｈ₆ ガスの流量を１ｃｃ
／分、シリコン基板温度を７００℃に設定すると、選択
エピタキシャル成長されるシリコン層８は、シリコン基
板１の表面に対して垂直な方向の成長速度が、平面方向
の成長速度に比較して１０：１の速度となる。また、こ
のときリンを雰囲気中に供給することで、成長されるシ
リコン層８はリンを含有した導電性の有るシリコン層と
して形成される。リンのドーズ量は７×１０¹⁹ｃｍ^-3と
した。したがって、形成されるシリコン層８は、シリコ
ン基板１の露呈面を底面として垂直方向に細長いシリコ
ン柱として形成され、隣接するシリコン柱が互いに接触
されることは生じない。

【００１５】その後、図１（ｃ）のように、ＣＶＤ法に
よりシリコン酸化膜９を堆積し、その上でこのシリコン
酸化膜９の所定領域に前記エピタキシャルシリコン層８
に接続されるビットコンタクト１０を形成し、そして、
必要な領域にビット線としての上層配線１１をパターン
形成する。更に、その上に図１（ｄ）のように、第２の
層間絶縁膜１２を形成する。さらに、この第２の層間絶
縁膜１２に対して従来と同様のコンタクトホール製造技
術を適用し、容量コンタクト１３を形成し、その上に容
量電極１４を形成する。以降の工程は省略するが、これ
により微細なメモリセルを有するＤＲＡＭが形成可能と
なる。

【００１６】ここで、図２（ａ）に示すように、前記エ
ピタキシャルシリコン層８をゲート電極４の高さよりも
さらに高い位置まで成長させ、層間絶縁膜としてのシリ
コン酸化膜９を形成した後にその表面を機械化学研磨し
て平坦化することで、図２（ｂ）のように、エピタキシ
ャルシリコン層８の上端部を層間絶縁膜９上に露呈さ
せ、これによりシリコン柱をコンタクトとするコンタク
トホールを形成してもよい。このようにすれば、前記し
た実施形態におけるビットコンタクト１０を形成する必
要がなく、構造の簡易化が達成できるとともに、工程数
が削減できる。

【００１７】本発明の第２の実施形態は、本発明の半導
体層の製造方法を縦型ＭＯＳに適用した例である。先
ず、図３（ａ）のように、シリコン基板２１に素子分離
用のフィールド酸化膜２２を形成した後、シリコン酸化
膜２３と多結晶シリコン２４を形成し、これを所要のパ
ターンに形成しゲート電極２４を形成する。そして、図
３（ｂ）のように、熱酸化法によりゲート電極２４の表
面に薄い酸化膜を成長し、特に側面の酸化膜をゲート酸
化膜２５として形成する。次いで、図３（ｃ）のよう
に、全面にシリコン酸化膜からなる層間絶縁膜２６を成
長し、前記ゲート電極２４の一側に沿う領域のみをエッ
チング除去し、この領域に前記シリコン基板２１の表面
を露呈させる。そして、この露呈されたシリコン基板２
１の領域に不純物を導入し、例えばＮ型不純物層２７を
形成する。

【００１８】しかる上で、Ｓｉ₂ Ｈ₆ ガスとＰＨ₃ ガス
を用いた選択エピタキシャル成長を行うと、図３（ｄ）
のように、シリコン基板２１の露呈面、すなわち前記Ｎ
型不純物層２７の表面上にエピタキシャルシリコン層２
８が成長される。このとき、Ｓｉ₂ Ｈ₆ ガスの流量を１
ｃｃ／分、シリコン基板温度を７００℃に設定すると、
選択エピタキシャル成長されるシリコン層２８は、シリ
コン基板２１の表面に対して垂直な方向の成長速度が、
平面方向の成長速度に比較して１０：１の速度となる。
そして、このエピタキシャル成長の進行に伴ない、最初
にＰ型不純物を、次いでＮ型不純物をエピタキシャル成
長層に導入することで、前記ゲート電極２４の高さ寸法
に略等しい領域にＰ型不純物層２９を形成し、その上に
Ｎ型不純物層３０を積層状態に形成することができる。

【００１９】さらに、図示は省略するが全面に第２の層
間絶縁膜を形成し、常法によって前記上側のＮ型不純物
層に電気接続されるコンタクトを形成し、また、前記Ｐ
型不純物層に対しては、図面と垂直方向の図には示され
ない箇所において他の配線層に電気接続する。これによ
り、前記ゲート電極２４及びゲート酸化膜２５と、前記
シリコン基板２１のＮ型不純物層２７と、エピタキシャ
ルシリコン層２８のＮ型不純物層３０をそれぞれソース
・ドレイン領域とする縦型ＭＯＳトランジスタを形成す
ることができる。したがって、ソース・ドレイン領域を
微細な面積領域に形成することができ、微細なＭＯＳト
ランジスタの製造が実現でき、半導体装置の高集積化が
可能となる。

【００２０】なお、図４（ａ）に示すように、ゲート電
極２４の両側の領域においてシリコン基板２１の表面を
露呈させ、かつ各露呈面にエピタキシャル成長を行って
エピタキシャルシリコン層２８を成長し、このエピタキ
シャルシリコン層２８に設けた不純物層３０をシリコン
基板２１に設けた不純物層２７と共にそれぞれをソース
・ドレイン領域として構成することで、図４（ｂ）に示
すように、ゲート電極とドレイン電極が共通接続された
一対のＭＯＳトランジスタＱ１，Ｑ２を微細構造に形成
することができる。

【００２１】本発明の第３の実施形態は、本発明を半導
体記憶装置に適用した例である。現在の製品としてのＤ
ＲＡＭでは、ほとんどＣＭＯＳ（相補型ＭＯＳ）で構成
されており、周辺回路部はＮＭＯＳおよびＰＭＯＳの各
トランジスタが用いられている。したがって、周辺回路
部を含めた回路全体に前記第１の実施形態のような選択
異方性エピタキシャル成長でコンタクト層を形成する
と、例えばＮＭＯＳのコンタクト層にはリン等のｎ型不
純物を、ＰＭＯＳのコンタクト層にはボロン等のｐ型不
純物をそれぞれ拡散する必要があり、工程数が増大され
てしまう。したがって、周辺回路部には選択異方性エピ
タキシャル成長を行なわないことが考えられる。

【００２２】図５〜図７は本発明の第３の実施形態を製
造工程順に示す断面図である。なお、各図において、左
側はメモリセル部Ａを、右側は周辺回路部Ｂをそれぞれ
示しており、周辺回路部ＢはさらにＰＭＯＳ部ＢｐとＮ
ＭＯＳ部Ｂｎとして構成されている。先ず、図５（ａ）
のように、メモリセル部Ａと周辺回路部Ｂのいずれも、
シリコン基板４１に素子分離のフィールド酸化膜４２を
形成し、かつゲート酸化を行ってゲート酸化膜４３を形
成する。その上にゲート電極材料４４とシリコン窒化膜
４５を順次堆積する。なお、このシリコン窒化膜４５は
シリコン酸化膜であってもよい。次いで、図５（ｂ）の
ように、前記シリコン窒化膜４５とゲート電極材料４４
の加工を行い、上面にシリコン窒化膜４５が残されたゲ
ート電極４４を形成する。

【００２３】次いで、図５（ｃ）のように、全面にシリ
コン窒化膜４６を成長した後、フォトリソグラフィ技術
によりメモリセル部Ａと周辺回路部ＢのＰＭＯＳ部Ｂｐ
を図外のレジストでマスクし、周辺回路部のＮＭＯＳ部
Ｂｎにのみｎ^-型ソース・ドレイン領域４７を形成す
る。次いで、図５（ｄ）のように、フォトリソグラフィ
技術により周辺回路部Ｂをレジスト４８で覆いメモリセ
ル部Ａに対してのみリンやヒ素等のｎ型不純物を注入
し、メモリセル部Ａにｎ型ソース・ドレイン領域４９を
形成する。さらに、このレジスト４８が存在する状態で
前記シリコン窒化膜４６をエッチングバックし、メモリ
セル部Ａのゲート電極４４の側壁にのみ前記シリコン窒
化膜４６を残存させる。なお、前記ｎ型ソース・ドレイ
ン領域４９の形成とエッチングバックとの形成順序は逆
であってもよい。

【００２４】次に、図６（ａ）のように、Ｓｉ₂Ｈ₆ガ
スとＰＨ₃ガスを用いてシリコンの選択エピタキシャル
成長を行い、リンがドープされたシリコン層５０を成長
させる。このとき、周辺回路部Ｂでは前記レジスト４８
により覆われているため、このシリコン層５０が成長さ
れることはない。なお、このエピタキシャル成長の条件
は第１の実施形態と同じでよい。しかる後、前記レジス
ト４８を除去し、図６（ｂ）のように、全面にシリコン
酸化膜５１を堆積し、かつエッチングバックすること
で、周辺回路部Ｂのゲート電極４４の側壁にシリコン酸
化膜５１からなるサイドウォールが形成される。そし
て、フォトリソグラフィ技術により図外のレジストをマ
スクにして周辺回路部ＢのＮＭＯＳ部Ｂｎに対してのみ
ヒ素等のｎ型不純物を注入し、ｎ⁺型ソース・ドレイン
領域５２を形成する。また、同様のフォトリソグラフィ
技術により周辺回路部ＢのＰＭＯＳ部Ｂｐに対してのみ
ボロン等のｐ型不純物を注入し、ｐ⁺型ソース・ドレイ
ン領域５３を形成する。

【００２５】次いで、図６（ｃ）のように、メモリセル
部Ａと周辺回路部Ｂの全面にシリコン酸化膜５４を堆積
し、ビットコンタクト５５を開孔し、かつこのビットコ
ンタクト５５を利用して選択された前記シリコン層５０
に接続されるビット線５６を形成する。さらに、図７
（ａ）のように、シリコン酸化膜５７を全面に堆積し、
容量コンタクト５８を開孔した後、容量電極５９を形成
し、さらに図７（ｂ）のように容量絶縁膜６０を全面に
形成した後、容量上部電極６１を形成し、メモリセル部
Ａが形成される。さらに、図７（ｃ）のように、全面に
シリコン酸化膜６２を形成し、平坦化を行った後にコン
タクトを開孔し、チタン、窒化チタン、アルミニウム等
の導電膜をスパッタ形成し、パターニングすることで金
属配線６３を形成する。

【００２６】このように第３の実施形態では、メモリセ
ル部にのみシリコンの選択異方性エピタキシャル成長を
行うことで、形成されたコンタクト層に対して不純物を
導入する場合にもメモリセル部に対して、しかもｎ型不
純物のみを導入すればよいため、周辺回路部を含めた全
ての領域にそれぞれ不純物を導入する場合に比較して工
程数を削減することが可能となる。

【００２７】

【発明の効果】以上説明したように本発明は、基板面に
対して平行な方向に比較して垂直な方向の成長速度が大
きい条件で半導体層を選択的にエピタキシャル成長する
工程を含んでいるので、半導体基板の微細な面積上に垂
直方向に細長い断面形状の半導体層を形成することがで
き、隣接する半導体層との電気的な短絡が生じることな
く、コンタクトの形成が可能となり、或いはソース・ド
レイン等の半導体層の形成が可能となり、微細でかつ高
集積な半導体装置を実現することができる効果がある。

【００２８】また、半導体基板上の選択された領域に対
してのみ選択的にエピタキシャル成長を行って垂直方向
に細長い断面形状の半導体層を形成することにより、微
細化がそれほど要求されない回路部においてはこのよう
な半導体層に対する不純物の導入等の工程が不要とな
り、半導体基板の全面に半導体層を形成する場合に比較
して、その分製造工程を削減することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の製造方法を工程順に
示す断面図である。

【図２】第１の実施形態の変形例の工程一部を示す断面
図である。

【図３】本発明の第２の実施形態の製造方法を工程順に
示す断面図である。

【図４】第２の実施形態の変形例とその等価回路図であ
る。

【図５】第３の実施形態の製造方法を工程順に示す断面
図のその１である。

【図６】第３の実施形態の製造方法を工程順に示す断面
図のその２である。

【図７】第３の実施形態の製造方法を工程順に示す断面
図のその３である。

【図８】従来の製造方法を工程順に示す断面図である。

【符号の説明】

１シリコン基板２フィールド酸化膜３ゲート酸化膜４ゲート電極５，７シリコン酸化膜６不純物領域８シリコン層（選択エピタキシャル成長層）９層間絶縁膜１１ビット線１２第２の層間絶縁膜１３容量コンタクト１４容量電極２１シリコン基板２４ゲート電極２５ゲート酸化膜２６層間絶縁膜２７Ｎ型不純物領域２８エピタキシャルシリコン層３０Ｎ型不純物領域４１シリコン基板４４ゲート電極４６シリコン窒化膜（側壁）４７ｎ^-型ソース・ドレイン領域４９ｎ型ソース・ドレイン領域５０シリコン層（選択エピタキシャル成長層）５２ｎ⁺型ソース・ドレイン領域５３ｐ⁺型ソース・ドレイン領域５６ビット線５９容量電極６０容量絶縁膜６１容量上部電極６３金属配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｆ６８１Ｄ

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面に形成された一導電型
半導体領域上に、基板面に対して平行な方向に比較して
垂直な方向の成長速度が大きい条件で基板材料と同一の
半導体材料からなる半導体層を選択的にエピタキシャル
成長する工程を含むことを特徴とする半導体装置の製造
方法。
【請求項２】選択エピタキシャル成長は、Ｓｉ₂ Ｈ₆
ガスとＰＨ₃ ガスを用いて単結晶シリコン基板の表面に
成長を行う選択エピタキシャル成長であり、Ｓｉ₂ Ｈ₆
ガスの流量を１ｃｃ／分、シリコン基板温度を７００℃
に設定してなる請求項１の半導体装置の製造方法。
【請求項３】半導体基板の主面上にゲート酸化膜とゲ
ート電極を形成する工程と、前記ゲート電極を用いた自
己整合法により前記半導体基板の主面に不純物を導入し
てソース・ドレイン領域を形成する工程と、前記ソース
・ドレイン領域に対するコンタクト領域以外の前記半導
体基板の主面を絶縁膜で被覆する工程と、前記ソース・
ドレイン領域に露呈される前記半導体基板の主面にシリ
コンを選択エピタキシャル成長して半導体層を形成する
工程と、この半導体層を層間絶縁膜で被覆し、かつ前記
半導体層の上端部において上層の配線層を形成する工程
とを含むことを特徴とする請求項１または２の半導体装
置の製造方法。
【請求項４】半導体基板の主面上に絶縁膜を介してゲ
ート電極を形成する工程と、前記ゲート電極の側面にゲ
ート酸化膜を形成する工程と、前記ゲート電極及びゲー
ト酸化膜に隣接する領域の前記半導体基板の主面に一導
電型の不純物を導入して不純物層を形成する工程と、こ
の不純物層の主面上に選択エピタキシャル成長法により
半導体層を形成する工程と、この半導体層に高さ方向に
順次反対導電型の不純物と一導電型の不純物を導入し、
前記各一導電型の不純物をソース・ドレイン領域として
形成する工程とを含むことを特徴とする請求項１または
２の半導体装置の製造方法。
【請求項５】半導体基板を複数の領域に区画し、一部
の選択された領域には選択エピタキシャル成長による半
導体層を形成する工程を含み、他の領域には選択エピタ
キシャル成長による半導体層を形成する工程を含まない
請求項１ないし４のいずれかの半導体装置の製造方法。
【請求項６】半導体基板にメモリセル部と周辺回路部
が構成され、メモリセル部の形成工程にはコンタクト層
として選択エピタキシャル成長による半導体層が含ま
れ、周辺回路部の形成工程には当該半導体層の形成工程
が含まれない請求項５の半導体装置の製造方法。
【請求項７】周辺回路部の形成に際しては、ＮＭＯＳ
トランジスタとＰＭＯＳトランジスタの各トランジスタ
の形成工程が含まれる請求項６の半導体装置の製造方
法。