JP3186713B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はｐチャネル型ＭＯＳ
トランジスタ（以下、ｐＭＯＳ）とｎチャネル型ＭＯＳ
トランジスタ（以下、ｎＭＯＳ）を含むＣＭＯＳ構造の
半導体装置の製造方法に関する。
トランジスタ（以下、ｐＭＯＳ）とｎチャネル型ＭＯＳ
トランジスタ（以下、ｎＭＯＳ）を含むＣＭＯＳ構造の
半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置の高集積化に伴い、Ｍ
ＯＳトランジスタのゲートも微細化が進められており、
ゲート長が０．２５μｍ以下のＭＯＳトランジスタの実
用化が望まれている。しかしながら、ゲート長が短くな
ることによる短チャネル効果は避けられず、そのために
ロジックデバイスでは、短チャネル効果抑制のために、
ｎＭＯＳのゲート電極にはｎ型の多結晶シリコンを、ｐ
ＭＯＳのゲート電極にはｐ型の多結晶シリコンを用いる
ｐ−ｎゲート方式が主流となっている。これらのゲート
電極中への不純物の導入は、通常各ＭＯＳトランジスタ
のソース、ドレインの形成と同時にゲート電極にイオン
注入することによって行われるが、ゲート酸化膜の薄膜
化とともにゲート電極の空乏化が顕著になる。これを抑
制するためには、あらかじめ不純物を十分に含んだ多結
晶シリコンを用いてゲート電極を形成することが考えら
れており、その場合には次のような製造方法が考えられ
る。
ＯＳトランジスタのゲートも微細化が進められており、
ゲート長が０．２５μｍ以下のＭＯＳトランジスタの実
用化が望まれている。しかしながら、ゲート長が短くな
ることによる短チャネル効果は避けられず、そのために
ロジックデバイスでは、短チャネル効果抑制のために、
ｎＭＯＳのゲート電極にはｎ型の多結晶シリコンを、ｐ
ＭＯＳのゲート電極にはｐ型の多結晶シリコンを用いる
ｐ−ｎゲート方式が主流となっている。これらのゲート
電極中への不純物の導入は、通常各ＭＯＳトランジスタ
のソース、ドレインの形成と同時にゲート電極にイオン
注入することによって行われるが、ゲート酸化膜の薄膜
化とともにゲート電極の空乏化が顕著になる。これを抑
制するためには、あらかじめ不純物を十分に含んだ多結
晶シリコンを用いてゲート電極を形成することが考えら
れており、その場合には次のような製造方法が考えられ
る。
【０００３】まず、シリコン基板の表面に熱酸化により
ゲート酸化膜を形成した後、その上にリンを十分に含ん
だｎ型多結晶シリコンをＣＶＤ法により堆積し、リソグ
ラフィと異方性エッチングによりパターニングを行って
これらをｎＭＯＳ領域にのみ残しておく。次に、バッフ
ァードフッ酸を用いて前記ゲート酸化膜をｐＭＯＳ領域
から除去する。次いで、再び熱酸化を行って前記シリコ
ン基板の表面のｐＭＯＳ領域にゲート酸化膜を形成す
る。続いて、ボロンを十分に含んだｐ型多結晶シリコン
をＣＶＤ法により堆積する。そして、ｎＭＯＳ領域上に
おいて前記ｎ型多結晶シリコン上に存在するｐ型多結晶
シリコンをＣＭＰ法により研磨して平坦化する。次に、
リソグラフィと異方性エッチングにより前記ｎ型及びｐ
型の各多結晶シリコンを所要の形状にパターニングし、
ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極を形成す
る。このとき、ｎ型多結晶シリコンとｐ型多結晶シリコ
ンとの間に介在する酸化膜はあらかじめ除去しておく。
ゲート酸化膜を形成した後、その上にリンを十分に含ん
だｎ型多結晶シリコンをＣＶＤ法により堆積し、リソグ
ラフィと異方性エッチングによりパターニングを行って
これらをｎＭＯＳ領域にのみ残しておく。次に、バッフ
ァードフッ酸を用いて前記ゲート酸化膜をｐＭＯＳ領域
から除去する。次いで、再び熱酸化を行って前記シリコ
ン基板の表面のｐＭＯＳ領域にゲート酸化膜を形成す
る。続いて、ボロンを十分に含んだｐ型多結晶シリコン
をＣＶＤ法により堆積する。そして、ｎＭＯＳ領域上に
おいて前記ｎ型多結晶シリコン上に存在するｐ型多結晶
シリコンをＣＭＰ法により研磨して平坦化する。次に、
リソグラフィと異方性エッチングにより前記ｎ型及びｐ
型の各多結晶シリコンを所要の形状にパターニングし、
ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極を形成す
る。このとき、ｎ型多結晶シリコンとｐ型多結晶シリコ
ンとの間に介在する酸化膜はあらかじめ除去しておく。
【０００４】
【発明が解決しようとする課題】前記した製造方法は、
ゲート電極の空乏化を防止する上では有効である。しか
しながら，この方法では次のような問題が生じることに
なる。すなわち、シリコン基板のｎＭＯＳ領域上に先に
ｎ型多結晶シリコンを形成しておき、その後に熱酸化処
理によってｐＭＯＳ領域のシリコン基板の表面にゲート
酸化膜を形成しているため、この熱処理工程において、
先に形成されているｎ型多結晶シリコン中のリンが外方
拡散され、この拡散されたリンがｐＭＯＳ領域のシリコ
ン基板の表面内、すなわちｎ型シリコン基板あるいはｎ
型ウェル等のｎ型半導体層内に入り込む現象が生じる。
このため、その後に形成されるｎＭＯＳ領域での基板に
おける表面濃度むらが生じ、ｎＭＯＳのしきい値電圧の
ばらつきが生じる要因となる。なお、前記した製造方法
では、先にｐＭＯＳ領域にｐ型多結晶シリコンを形成し
ておき、その後にｎＭＯＳ領域にゲート酸化膜、ｎ型多
結晶シリコンを形成する方法も可能であるが、この方法
の場合には、前記したとは逆に、ｎＭＯＳ領域にゲート
酸化膜を形成する際に、ｐ型多結晶シリコンからのボロ
ンが外方拡散されてｎＭＯＳ領域のｐ型半導体層に入り
込み、ｐＭＯＳのしきい値電圧のばらつきが生じる要因
となる。
ゲート電極の空乏化を防止する上では有効である。しか
しながら，この方法では次のような問題が生じることに
なる。すなわち、シリコン基板のｎＭＯＳ領域上に先に
ｎ型多結晶シリコンを形成しておき、その後に熱酸化処
理によってｐＭＯＳ領域のシリコン基板の表面にゲート
酸化膜を形成しているため、この熱処理工程において、
先に形成されているｎ型多結晶シリコン中のリンが外方
拡散され、この拡散されたリンがｐＭＯＳ領域のシリコ
ン基板の表面内、すなわちｎ型シリコン基板あるいはｎ
型ウェル等のｎ型半導体層内に入り込む現象が生じる。
このため、その後に形成されるｎＭＯＳ領域での基板に
おける表面濃度むらが生じ、ｎＭＯＳのしきい値電圧の
ばらつきが生じる要因となる。なお、前記した製造方法
では、先にｐＭＯＳ領域にｐ型多結晶シリコンを形成し
ておき、その後にｎＭＯＳ領域にゲート酸化膜、ｎ型多
結晶シリコンを形成する方法も可能であるが、この方法
の場合には、前記したとは逆に、ｎＭＯＳ領域にゲート
酸化膜を形成する際に、ｐ型多結晶シリコンからのボロ
ンが外方拡散されてｎＭＯＳ領域のｐ型半導体層に入り
込み、ｐＭＯＳのしきい値電圧のばらつきが生じる要因
となる。
【０００５】本発明の目的は、前記したようなゲート電
極を形成するための多結晶シリコン中の不純物の外方拡
散が要因とされるＭＯＳトランジスタでのしきい値電圧
のばらつきを防止した半導体装置の製造方法を提供する
ものである。
極を形成するための多結晶シリコン中の不純物の外方拡
散が要因とされるＭＯＳトランジスタでのしきい値電圧
のばらつきを防止した半導体装置の製造方法を提供する
ものである。
【０００６】
【課題を解決するための手段】本発明は、半導体基板の
表面上にゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に一導電型の多結晶シリコン膜を形成し、かつこ
の多結晶シリコン膜の上面に不純物拡散防止膜を形成す
る工程と、前記一導電型の多結晶シリコン膜と不純物拡
散防止膜を前記半導体基板上の第１の領域に残すように
パターニングする工程と、パターニングにより露呈され
た前記一導電型の多結晶シリコン膜の側面に第２の不純
物拡散防止膜からなる側壁を形成する工程と、前記第１
の領域以外の第２の領域の前記ゲート酸化膜を除去し、
改めて前記第２の領域の前記半導体基板の表面にゲート
酸化膜を形成する工程と、全面に反対導電型の多結晶シ
リコン膜を形成する工程と、前記各多結晶シリコン膜の
表面を平坦化する工程と、前記各多結晶シリコン膜を所
要のパターンに形成して前記第１の領域及び第２の領域
のそれぞれにゲート電極を形成する工程と、前記第１の
領域及び第２の領域のそれぞれに一導電型の不純物領域
と反対導電型の不純物領域を形成してそれぞれ一導電型
のＭＯＳトランジスタと反対導電型のＭＯＳトランジス
タを形成する工程を含む。
表面上にゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に一導電型の多結晶シリコン膜を形成し、かつこ
の多結晶シリコン膜の上面に不純物拡散防止膜を形成す
る工程と、前記一導電型の多結晶シリコン膜と不純物拡
散防止膜を前記半導体基板上の第１の領域に残すように
パターニングする工程と、パターニングにより露呈され
た前記一導電型の多結晶シリコン膜の側面に第２の不純
物拡散防止膜からなる側壁を形成する工程と、前記第１
の領域以外の第２の領域の前記ゲート酸化膜を除去し、
改めて前記第２の領域の前記半導体基板の表面にゲート
酸化膜を形成する工程と、全面に反対導電型の多結晶シ
リコン膜を形成する工程と、前記各多結晶シリコン膜の
表面を平坦化する工程と、前記各多結晶シリコン膜を所
要のパターンに形成して前記第１の領域及び第２の領域
のそれぞれにゲート電極を形成する工程と、前記第１の
領域及び第２の領域のそれぞれに一導電型の不純物領域
と反対導電型の不純物領域を形成してそれぞれ一導電型
のＭＯＳトランジスタと反対導電型のＭＯＳトランジス
タを形成する工程を含む。
【０００７】ここで、前記不純物拡散防止膜、第２の不
純物拡散棒膜は、シリコン窒化膜で構成することが好ま
しい。
純物拡散棒膜は、シリコン窒化膜で構成することが好ま
しい。
【０００８】本発明によれば、第１の領域に形成した一
導電型の多結晶シリコン膜の上に不純物拡散防止膜を形
成しておくことにより、その後の工程で第２の領域にゲ
ート酸化膜を形成する際に、一導電型の多結晶シリコン
膜中の不純物が不純物拡散防止膜によって外方に拡散す
ることが防止できる。また、この場合、一導電型の多結
晶シリコン膜の側面に第２の不純物拡散防止膜を形成し
ておくことにより、一導電型の多結晶シリコン膜の側面
からの不純物の外方拡散も防止できる。これにより、一
導電型の多結晶シリコン膜中の不純物が第２の領域の半
導体層に入り込むことが防止でき、第２の領域に形成す
る反対導電型のＭＯＳトランジスタのしきい値電圧のば
らつきを防止し、均一な特性のＭＯＳトランジスタを含
むＣＭＯＳ構造の半導体装置の製造が実現できる。
導電型の多結晶シリコン膜の上に不純物拡散防止膜を形
成しておくことにより、その後の工程で第２の領域にゲ
ート酸化膜を形成する際に、一導電型の多結晶シリコン
膜中の不純物が不純物拡散防止膜によって外方に拡散す
ることが防止できる。また、この場合、一導電型の多結
晶シリコン膜の側面に第２の不純物拡散防止膜を形成し
ておくことにより、一導電型の多結晶シリコン膜の側面
からの不純物の外方拡散も防止できる。これにより、一
導電型の多結晶シリコン膜中の不純物が第２の領域の半
導体層に入り込むことが防止でき、第２の領域に形成す
る反対導電型のＭＯＳトランジスタのしきい値電圧のば
らつきを防止し、均一な特性のＭＯＳトランジスタを含
むＣＭＯＳ構造の半導体装置の製造が実現できる。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１及び図２は本発明にかかる参照
例を工程順に示す断面図である。まず、図１（ａ）に示
すように、ｐ型のシリコン基板１上に素子分離酸化膜２
を形成し、続いて前記素子分離酸化膜２によって区画さ
れるｎＭＯＳ領域、ｐＭＯＳ領域にそれぞれイオン注入
によりｐウエル９、ｎウエル１０を形成する。次に、前
記シリコン基板１の表面に熱酸化により厚さ４ｎｍのゲ
ート酸化膜３を形成し、前記ゲート酸化膜３上にリンを
１×１０20ｃｍ-3含んだ厚さ１５０ｎｍのｎ型多結晶シ
リコン膜４と厚さ２０ｎｍのシリコン窒化膜５をＣＶＤ
法により順次堆積する。そして、これらシリコン窒化膜
５と多結晶シリコン膜４とをリソグラフィと異方性エッ
チングによりパターニングを行ない、これらをｎＭＯＳ
領域にのみ残す。
参照して説明する。図１及び図２は本発明にかかる参照
例を工程順に示す断面図である。まず、図１（ａ）に示
すように、ｐ型のシリコン基板１上に素子分離酸化膜２
を形成し、続いて前記素子分離酸化膜２によって区画さ
れるｎＭＯＳ領域、ｐＭＯＳ領域にそれぞれイオン注入
によりｐウエル９、ｎウエル１０を形成する。次に、前
記シリコン基板１の表面に熱酸化により厚さ４ｎｍのゲ
ート酸化膜３を形成し、前記ゲート酸化膜３上にリンを
１×１０20ｃｍ-3含んだ厚さ１５０ｎｍのｎ型多結晶シ
リコン膜４と厚さ２０ｎｍのシリコン窒化膜５をＣＶＤ
法により順次堆積する。そして、これらシリコン窒化膜
５と多結晶シリコン膜４とをリソグラフィと異方性エッ
チングによりパターニングを行ない、これらをｎＭＯＳ
領域にのみ残す。
【００１０】次に、図１（ｂ）に示すように、バッファ
ードフッ酸を用いて前記ゲート酸化膜３をｐＭＯＳ領域
から除去する。このとき、ｎＭＯＳ領域のゲート酸化膜
３は前記シリコン窒化膜５と多結晶シリコン膜４とに覆
われているため、エッチング除去されることはない。次
に、図１（ｃ）に示すように、再び前記シリコン基板１
の熱酸化を行い、シリコン基板１の表面の前記ｐＭＯＳ
領域に厚さ４ｎｍのゲート酸化膜６を形成する。このと
き、多結晶シリコン膜４はその上面にシリコン窒化膜５
が存在しているため、前記熱処理によっても、前記多結
晶シリコン膜４に含まれるリンが多結晶シリコン膜４の
上面から外方に拡散されることが抑制され、リンがｐＭ
ＯＳ領域のシリコン基板のｎウェル１０内に入り込むこ
とが防止される。なお、多結晶シリコン膜４の側面は露
呈されているため、この側面からリンが若干量だけ拡散
されることはあるが、ｐＭＯＳ領域へのリンの影響は無
視できる。また、このとき、ｎ型多結晶シリコン膜４の
側面にシリコン酸化膜８Ａが形成される。
ードフッ酸を用いて前記ゲート酸化膜３をｐＭＯＳ領域
から除去する。このとき、ｎＭＯＳ領域のゲート酸化膜
３は前記シリコン窒化膜５と多結晶シリコン膜４とに覆
われているため、エッチング除去されることはない。次
に、図１（ｃ）に示すように、再び前記シリコン基板１
の熱酸化を行い、シリコン基板１の表面の前記ｐＭＯＳ
領域に厚さ４ｎｍのゲート酸化膜６を形成する。このと
き、多結晶シリコン膜４はその上面にシリコン窒化膜５
が存在しているため、前記熱処理によっても、前記多結
晶シリコン膜４に含まれるリンが多結晶シリコン膜４の
上面から外方に拡散されることが抑制され、リンがｐＭ
ＯＳ領域のシリコン基板のｎウェル１０内に入り込むこ
とが防止される。なお、多結晶シリコン膜４の側面は露
呈されているため、この側面からリンが若干量だけ拡散
されることはあるが、ｐＭＯＳ領域へのリンの影響は無
視できる。また、このとき、ｎ型多結晶シリコン膜４の
側面にシリコン酸化膜８Ａが形成される。
【００１１】次に、図１（ｄ）に示すように、前記シリ
コン基板１の表面上にボロンを１×１０20ｃｍ-3含んだ
厚さ１５０ｎｍのｐ型多結晶シリコン膜７をＣＶＤ法に
より堆積する。次に、図２（ａ）に示すように、前記ｎ
ＭＯＳ領域上において前記ｎ型多結晶シリコン膜４及び
シリコン窒化膜５上に重ねられて突出状態にある前記ｐ
型多結晶シリコン膜７と、当該シリコン窒化膜５をＣＭ
Ｐ（化学機械研磨）法により研磨し、表面を平坦化す
る。これにより、前記ｎ型多結晶シリコン膜４とｐ型多
結晶シリコン膜７は同一の厚さに形成される。次いで、
図２（ｂ）に示すように、図外のフォトマスクを用いた
リソグラフィと異方性エッチングにより前記各多結晶シ
リコン膜４，７のパターニングを行って，幅０．１８μ
ｍのｎＭＯＳのゲート電極１６とｐＭＯＳのゲート電極
１７を形成する。このとき、バッファードフッ酸によ
り、あらかじめｎ型多結晶シリコン膜４とｐ型多結晶シ
リコン７との間に介在するシリコン酸化膜８Ａを除去し
ておく。最後に、詳細な説明は省略するが、図２（ｃ）
に示すように、前記ｐウェル９、ｎウェル１０のそれぞ
れにｎ型低濃度拡散層１１、ｐ型低濃度拡散層１２をイ
オン注入により形成し、さらにＣＶＤ法と異方性エッチ
ングにより前記ゲート電極１６，１７の側面にそれぞれ
ゲート側壁１３を形成し、その上で前記ｐウェル９とｎ
ウェル１０にそれぞれｎ型高濃度拡散層１４、ｐ型高濃
度拡散層１５をイオン注入により形成し、活性化アニー
ルを行うことによってｎＭＯＳ、ｐＭＯＳそれぞれのソ
ース・ドレイン１４，１５を形成する。さらに、図示し
ない層間絶縁膜と金属配線を形成して，ＣＭＯＳが完成
する。
コン基板１の表面上にボロンを１×１０20ｃｍ-3含んだ
厚さ１５０ｎｍのｐ型多結晶シリコン膜７をＣＶＤ法に
より堆積する。次に、図２（ａ）に示すように、前記ｎ
ＭＯＳ領域上において前記ｎ型多結晶シリコン膜４及び
シリコン窒化膜５上に重ねられて突出状態にある前記ｐ
型多結晶シリコン膜７と、当該シリコン窒化膜５をＣＭ
Ｐ（化学機械研磨）法により研磨し、表面を平坦化す
る。これにより、前記ｎ型多結晶シリコン膜４とｐ型多
結晶シリコン膜７は同一の厚さに形成される。次いで、
図２（ｂ）に示すように、図外のフォトマスクを用いた
リソグラフィと異方性エッチングにより前記各多結晶シ
リコン膜４，７のパターニングを行って，幅０．１８μ
ｍのｎＭＯＳのゲート電極１６とｐＭＯＳのゲート電極
１７を形成する。このとき、バッファードフッ酸によ
り、あらかじめｎ型多結晶シリコン膜４とｐ型多結晶シ
リコン７との間に介在するシリコン酸化膜８Ａを除去し
ておく。最後に、詳細な説明は省略するが、図２（ｃ）
に示すように、前記ｐウェル９、ｎウェル１０のそれぞ
れにｎ型低濃度拡散層１１、ｐ型低濃度拡散層１２をイ
オン注入により形成し、さらにＣＶＤ法と異方性エッチ
ングにより前記ゲート電極１６，１７の側面にそれぞれ
ゲート側壁１３を形成し、その上で前記ｐウェル９とｎ
ウェル１０にそれぞれｎ型高濃度拡散層１４、ｐ型高濃
度拡散層１５をイオン注入により形成し、活性化アニー
ルを行うことによってｎＭＯＳ、ｐＭＯＳそれぞれのソ
ース・ドレイン１４，１５を形成する。さらに、図示し
ない層間絶縁膜と金属配線を形成して，ＣＭＯＳが完成
する。
【００１２】この参照例の製造方法では、図１（ｃ）に
示した工程時に、先に形成したｎ型多結晶シリコン膜４
の上にシリコン窒化膜５が存在しているため、熱酸化に
よってｐＭＯＳのゲート酸化膜６を形成する際に、ｎ型
多結晶シリコン膜４の上面からのｎ型不純物であるリン
の外方拡散を防止できる。したがって、外方拡散したリ
ンがｎウェルに入り込むことが防止でき、形成するｐＭ
ＯＳにおけるしきい値電圧のばらつきを防止することが
可能となる。なお、参照例では、先にｎ型多結晶シリコ
ン膜４を形成しているが、これとは逆に、先にｐ型多結
晶シリコン膜７を形成してもよく、その場合にはｐ型多
結晶シリコン膜７からのｐ型不純物の外方拡散が防止で
き、ｐウェル９へのｐ型不純物の入り込みによるｎＭＯ
Ｓのしきい値電圧のばらつきを防止することも考えられ
る。
示した工程時に、先に形成したｎ型多結晶シリコン膜４
の上にシリコン窒化膜５が存在しているため、熱酸化に
よってｐＭＯＳのゲート酸化膜６を形成する際に、ｎ型
多結晶シリコン膜４の上面からのｎ型不純物であるリン
の外方拡散を防止できる。したがって、外方拡散したリ
ンがｎウェルに入り込むことが防止でき、形成するｐＭ
ＯＳにおけるしきい値電圧のばらつきを防止することが
可能となる。なお、参照例では、先にｎ型多結晶シリコ
ン膜４を形成しているが、これとは逆に、先にｐ型多結
晶シリコン膜７を形成してもよく、その場合にはｐ型多
結晶シリコン膜７からのｐ型不純物の外方拡散が防止で
き、ｐウェル９へのｐ型不純物の入り込みによるｎＭＯ
Ｓのしきい値電圧のばらつきを防止することも考えられ
る。
【００１３】図３及び図４は本発明の第１の実施形態を
製造工程順に示す断面図である。先ず、図３（ａ）に示
すように、ｐ型のシリコン基板１上に素子分離酸化膜２
を形成し、続いてｎＭＯＳ、ｐＭＯＳの各領域にイオン
注入によりｐウエル９、ｎウエル１０を形成する。次
に、熱酸化により前記シリコン基板１の表面に厚さ４ｎ
ｍのゲート酸化膜３を形成し、かつその上にリンを１×
１０20ｃｍ-3含んだ厚さ１５０ｎｍのｎ型多結晶シリコ
ン膜４と厚さ５０ｎｍのシリコン窒化膜５をＣＶＤ法に
より順次堆積し、かつリソグラフィと異方性エッチング
により前記ｎ型多結晶シリコン膜４とシリコン窒化膜５
のパターニングを行ない、これらをｎＭＯＳ領域にのみ
残す。さらに、厚さ２０ｎｍのシリコン窒化膜８をＣＶ
Ｄ法により堆積し、かつ異方性エッチングを行なうこと
で、前記ｎ型多結晶シリコン膜４の側面に前記シリコン
窒化膜８Ｂを残し、側壁として形成する。
製造工程順に示す断面図である。先ず、図３（ａ）に示
すように、ｐ型のシリコン基板１上に素子分離酸化膜２
を形成し、続いてｎＭＯＳ、ｐＭＯＳの各領域にイオン
注入によりｐウエル９、ｎウエル１０を形成する。次
に、熱酸化により前記シリコン基板１の表面に厚さ４ｎ
ｍのゲート酸化膜３を形成し、かつその上にリンを１×
１０20ｃｍ-3含んだ厚さ１５０ｎｍのｎ型多結晶シリコ
ン膜４と厚さ５０ｎｍのシリコン窒化膜５をＣＶＤ法に
より順次堆積し、かつリソグラフィと異方性エッチング
により前記ｎ型多結晶シリコン膜４とシリコン窒化膜５
のパターニングを行ない、これらをｎＭＯＳ領域にのみ
残す。さらに、厚さ２０ｎｍのシリコン窒化膜８をＣＶ
Ｄ法により堆積し、かつ異方性エッチングを行なうこと
で、前記ｎ型多結晶シリコン膜４の側面に前記シリコン
窒化膜８Ｂを残し、側壁として形成する。
【００１４】次に、図３（ｂ）に示すように、バッファ
ードフッ酸を用いてｐＭＯＳ領域の前記ゲート酸化膜３
をエッチング除去する。次いで、図３（ｃ）に示すよう
に、再び熱酸化を行ってｐＭＯＳ領域に厚さ４ｎｍのゲ
ート酸化膜６を形成する。このとき、多結晶シリコン膜
４はその上面及び側面にシリコン窒化膜５，８Ｂが存在
しているため、前記熱処理によっても、前記多結晶シリ
コン膜４に含まれるリンが多結晶シリコン膜４の上面及
び側面から外方に拡散されることが抑制され、リンがｐ
ＭＯＳ領域のシリコン基板のｎウェル１０内に入り込む
ことが防止される。次に、図３（ｄ）に示すように、ボ
ロンを１×１０20ｃｍ-3含んだ厚さ１５０ｎｍのｐ型多
結晶シリコン膜７をＣＶＤ法により堆積する。
ードフッ酸を用いてｐＭＯＳ領域の前記ゲート酸化膜３
をエッチング除去する。次いで、図３（ｃ）に示すよう
に、再び熱酸化を行ってｐＭＯＳ領域に厚さ４ｎｍのゲ
ート酸化膜６を形成する。このとき、多結晶シリコン膜
４はその上面及び側面にシリコン窒化膜５，８Ｂが存在
しているため、前記熱処理によっても、前記多結晶シリ
コン膜４に含まれるリンが多結晶シリコン膜４の上面及
び側面から外方に拡散されることが抑制され、リンがｐ
ＭＯＳ領域のシリコン基板のｎウェル１０内に入り込む
ことが防止される。次に、図３（ｄ）に示すように、ボ
ロンを１×１０20ｃｍ-3含んだ厚さ１５０ｎｍのｐ型多
結晶シリコン膜７をＣＶＤ法により堆積する。
【００１５】次に、図４（ａ）に示すように、ｎＭＯＳ
領域上において前記ｎ型多結晶シリコン膜４の上に積層
して突出した状態にある多結晶シリコン膜７と前記シリ
コン窒化膜５をＣＭＰ法により研磨し、前記ｎ型多結晶
シリコン膜４とｐ型多結晶シリコン膜７の上面を平坦化
する。次に、図４（ｂ）に示すように、リソグラフィと
異方性エッチングにより前記ｎ型及びｐ型の各多結晶シ
リコン膜４，７のパターニングを行って幅０．１８μｍ
のｎＭＯＳのゲート電極１６とｐＭＯＳのゲート電極１
７を形成する。このとき、シリコン酸化膜に対しては選
択性を有するが、シリコン窒化膜に対しては選択性を有
しないようにエッチング条件を設定することにより、前
記シリコン窒化膜の側壁８Ｂを除去する。最後に、図４
（ｃ）に示すように、前記ｐウェル９とｎウェル１０の
それぞれにｎ型低濃度拡散層１１とｐ型低濃度拡散層１
２をイオン注入により形成する。さらにゲート電極１
６，１７の側面にゲート側壁１３をＣＶＤ法と異方性エ
ッチングにより形成し、しかる上でｎ型高濃度拡散層１
４とｐ型高濃度拡散層１５をイオン注入により形成し、
活性化アニールを行うことにより、ｎＭＯＳとｐＭＯＳ
それぞれのソース・ドレイン１４，１５を形成する。さ
らに，図示しない層間絶縁膜と金属配線を形成して，Ｃ
ＭＯＳが完成する。
領域上において前記ｎ型多結晶シリコン膜４の上に積層
して突出した状態にある多結晶シリコン膜７と前記シリ
コン窒化膜５をＣＭＰ法により研磨し、前記ｎ型多結晶
シリコン膜４とｐ型多結晶シリコン膜７の上面を平坦化
する。次に、図４（ｂ）に示すように、リソグラフィと
異方性エッチングにより前記ｎ型及びｐ型の各多結晶シ
リコン膜４，７のパターニングを行って幅０．１８μｍ
のｎＭＯＳのゲート電極１６とｐＭＯＳのゲート電極１
７を形成する。このとき、シリコン酸化膜に対しては選
択性を有するが、シリコン窒化膜に対しては選択性を有
しないようにエッチング条件を設定することにより、前
記シリコン窒化膜の側壁８Ｂを除去する。最後に、図４
（ｃ）に示すように、前記ｐウェル９とｎウェル１０の
それぞれにｎ型低濃度拡散層１１とｐ型低濃度拡散層１
２をイオン注入により形成する。さらにゲート電極１
６，１７の側面にゲート側壁１３をＣＶＤ法と異方性エ
ッチングにより形成し、しかる上でｎ型高濃度拡散層１
４とｐ型高濃度拡散層１５をイオン注入により形成し、
活性化アニールを行うことにより、ｎＭＯＳとｐＭＯＳ
それぞれのソース・ドレイン１４，１５を形成する。さ
らに，図示しない層間絶縁膜と金属配線を形成して，Ｃ
ＭＯＳが完成する。
【００１６】この第１の実施形態の製造方法において
は、図３（ｃ）に示した工程時に、先に形成したｎ型多
結晶シリコン膜４の上にシリコン窒化膜５が存在してい
るため、熱酸化によってｐＭＯＳのゲート酸化膜６を形
成する際に、ｎ型多結晶シリコン膜４の上面からのｎ型
不純物であるリンの外方拡散を防止できる。したがっ
て、外方拡散したリンがｎウェルに入り込むことが防止
でき、形成するｐＭＯＳにおけるしきい値電圧のばらつ
きを防止することが可能となる。また、この第２の実施
形態では、図３（ｂ）の工程においてパターニングした
後のｎ型多結晶シリコン膜４とシリコン窒化膜５の側面
に、シリコン窒化膜からなる側壁８Ｂを形成しているた
め、図３（ｃ）の工程時のｐＭＯＳのゲート酸化膜６を
形成する際に、多結晶シリコン膜４の側面からのｎ型不
純物の外方拡散を防止することも可能であり、前記した
しきい値電圧のばらつきを更に有効に防止することが可
能となる。なお、前記第２の実施形態においても、先に
ｎ型多結晶シリコン膜４を形成しているが、これとは逆
に、先にｐ型多結晶シリコン膜７を形成してもよく、そ
の場合にはｐ型多結晶シリコン膜７からのｐ型不純物の
外方拡散が防止でき、ｐウェル９へのｐ型不純物の入り
込みによるｎＭＯＳのしきい値電圧のばらつきを防止す
ることが可能となる。
は、図３（ｃ）に示した工程時に、先に形成したｎ型多
結晶シリコン膜４の上にシリコン窒化膜５が存在してい
るため、熱酸化によってｐＭＯＳのゲート酸化膜６を形
成する際に、ｎ型多結晶シリコン膜４の上面からのｎ型
不純物であるリンの外方拡散を防止できる。したがっ
て、外方拡散したリンがｎウェルに入り込むことが防止
でき、形成するｐＭＯＳにおけるしきい値電圧のばらつ
きを防止することが可能となる。また、この第２の実施
形態では、図３（ｂ）の工程においてパターニングした
後のｎ型多結晶シリコン膜４とシリコン窒化膜５の側面
に、シリコン窒化膜からなる側壁８Ｂを形成しているた
め、図３（ｃ）の工程時のｐＭＯＳのゲート酸化膜６を
形成する際に、多結晶シリコン膜４の側面からのｎ型不
純物の外方拡散を防止することも可能であり、前記した
しきい値電圧のばらつきを更に有効に防止することが可
能となる。なお、前記第２の実施形態においても、先に
ｎ型多結晶シリコン膜４を形成しているが、これとは逆
に、先にｐ型多結晶シリコン膜７を形成してもよく、そ
の場合にはｐ型多結晶シリコン膜７からのｐ型不純物の
外方拡散が防止でき、ｐウェル９へのｐ型不純物の入り
込みによるｎＭＯＳのしきい値電圧のばらつきを防止す
ることが可能となる。
【００１７】なお、前記実施形態では、多結晶シリコン
膜中の不純物の外方拡散を防止するために、多結晶シリ
コン膜の上面及び側面にシリコン窒化膜を形成している
が、不純物の拡散を防止する機能を有する材質の膜であ
れば、シリコン窒化膜に限定されるものではない。
膜中の不純物の外方拡散を防止するために、多結晶シリ
コン膜の上面及び側面にシリコン窒化膜を形成している
が、不純物の拡散を防止する機能を有する材質の膜であ
れば、シリコン窒化膜に限定されるものではない。
【００１８】
【発明の効果】以上説明したように本発明は、第１の領
域に形成した一導電型の多結晶シリコン膜の上に不純物
拡散防止膜を形成し、当該多結晶シリコン膜の側面に第
２の不純物拡散防止膜を形成しておくことにより、その
後の工程で第２の領域にゲート酸化膜を形成する際に、
一導電型の多結晶シリコン膜中の不純物が不純物拡散防
止膜及び第２の不純物拡散防止膜によって外方に拡散す
ることが防止でき、一導電型の多結晶シリコン膜中の不
純物が第２の領域の半導体層に入り込むことが防止で
き、第２の領域に形成する反対導電型のＭＯＳトランジ
スタのしいき値電圧のばらつきを防止し、均一な特性の
ＭＯＳトランジスタを含むＣＭＯＳ構造の半導体装置の
製造が実現できる。
域に形成した一導電型の多結晶シリコン膜の上に不純物
拡散防止膜を形成し、当該多結晶シリコン膜の側面に第
２の不純物拡散防止膜を形成しておくことにより、その
後の工程で第２の領域にゲート酸化膜を形成する際に、
一導電型の多結晶シリコン膜中の不純物が不純物拡散防
止膜及び第２の不純物拡散防止膜によって外方に拡散す
ることが防止でき、一導電型の多結晶シリコン膜中の不
純物が第２の領域の半導体層に入り込むことが防止で
き、第２の領域に形成する反対導電型のＭＯＳトランジ
スタのしいき値電圧のばらつきを防止し、均一な特性の
ＭＯＳトランジスタを含むＣＭＯＳ構造の半導体装置の
製造が実現できる。
【図１】本発明にかかる参照例の製造工程を示す断面図
のその１である。
のその１である。
【図２】本発明にかかる参照例の製造工程を示す断面図
のその２である。
のその２である。
【図３】本発明の第１の実施形態の製造工程を示す断面
図のその１である。
図のその１である。
【図４】本発明の第１の実施形態の製造工程を示す断面
図のその２である。
図のその２である。
１ シリコン基板 ２ 素子分離酸化膜 ３ ｎＭＯＳのゲート酸化膜 ４ ｎ型多結晶シリコン膜 ５ シリコン窒化膜 ６ ｐＭＯＳのゲート酸化膜 ７ ｐ型多結晶シリコン膜 ８Ａ シリコン酸化膜 ８Ｂ シリコン窒化膜 ９ ｐウエル １０ ｎウエル １１ ｎ型低濃度拡散層 １２ ｐ型低濃度拡散層 １３ 酸化膜ゲート側壁 １４ ｎ型高濃度拡散層 １５ ｐ型高濃度拡散層 １６ ｎＭＯＳのゲート電極 １７ ｐＭＯＳのゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 27/092 H01L 29/43
Claims (3)
- 【請求項１】 半導体基板の表面上にゲート酸化膜を形
成する工程と、前記ゲート酸化膜上に一導電型の多結晶
シリコン膜を形成し、かつこの多結晶シリコン膜の上面
に不純物拡散防止膜を形成する工程と、前記一導電型の
多結晶シリコン膜と不純物拡散防止膜を前記半導体基板
上の第１の領域に残すようにパターニングする工程と、
パターニングにより露呈された前記一導電型の多結晶シ
リコン膜の側面に第２の不純物拡散防止膜からなる側壁
を形成する工程と、前記第１の領域以外の第２の領域の
前記ゲート酸化膜を除去し、改めて前記第２の領域の前
記半導体基板の表面にゲート酸化膜を形成する工程と、
全面に反対導電型の多結晶シリコン膜を形成する工程
と、前記各多結晶シリコン膜の表面を平坦化する工程
と、前記各多結晶シリコン膜を所要のパターンに形成し
て前記第１の領域及び第２の領域のそれぞれにゲート電
極を形成する工程と、前記第１の領域及び第２の領域の
それぞれに一導電型の不純物領域と反対導電型の不純物
領域を形成してそれぞれ一導電型のＭＯＳトランジスタ
と反対導電型のＭＯＳトランジスタを形成する工程を含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記不純物拡散防止膜及び前記第２の不
純物拡散防止膜はシリコン窒化膜である請求項１に記載
の半導体装置の製造方法。 - 【請求項３】 前記第１の領域は一導電型のＭＯＳトラ
ンジスタを形成するために前記半導体基板又はウェルが
反対導電型の半導体層として構成され、前記第２の領域
は反対導電型のＭＯＳトランジスタを形成するために前
記半導体基板又はウェルが一導電型の半導体層として構
成されている請求項１または２に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30537898A JP3186713B2 (ja) | 1998-10-27 | 1998-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30537898A JP3186713B2 (ja) | 1998-10-27 | 1998-10-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000133723A JP2000133723A (ja) | 2000-05-12 |
| JP3186713B2 true JP3186713B2 (ja) | 2001-07-11 |
Family
ID=17944407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30537898A Expired - Fee Related JP3186713B2 (ja) | 1998-10-27 | 1998-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186713B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8489253B2 (en) | 2009-09-30 | 2013-07-16 | Honda Motor Co., Ltd. | Driver state assessment device |
-
1998
- 1998-10-27 JP JP30537898A patent/JP3186713B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8489253B2 (en) | 2009-09-30 | 2013-07-16 | Honda Motor Co., Ltd. | Driver state assessment device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000133723A (ja) | 2000-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |