JPH0974143A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0974143A JPH0974143A JP7230234A JP23023495A JPH0974143A JP H0974143 A JPH0974143 A JP H0974143A JP 7230234 A JP7230234 A JP 7230234A JP 23023495 A JP23023495 A JP 23023495A JP H0974143 A JPH0974143 A JP H0974143A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- type
- semiconductor device
- gate
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】第一領域にメモリセルなどの第一導電型のトラ
ンジスタが形成され、第二領域に第一導電型、及び第二
導電型のトランジスタが形成されている半導体装置にお
いて、第二領域のNMOSFETのゲート電極をN
+ 型、PMOSFETのゲート電極をP+ 型とする異極
性ゲート構造とすることが可能な半導体装置、及び工程
数をそれほど増やさずにかかる半導体装置を製造できる
半導体装置の製造方法を提供する。 【解決手段】第一領域のトランジスタのゲート電極にの
みゲート電極と同じパターンでゲート電極の上に積層さ
れたオフセット絶縁膜を形成する。また、第一領域のゲ
ート電極のパターニングをオフセット絶縁膜をマスクと
して行う一方、第二領域のデート電極のパターニングを
レジストをマスクとして行う。
ンジスタが形成され、第二領域に第一導電型、及び第二
導電型のトランジスタが形成されている半導体装置にお
いて、第二領域のNMOSFETのゲート電極をN
+ 型、PMOSFETのゲート電極をP+ 型とする異極
性ゲート構造とすることが可能な半導体装置、及び工程
数をそれほど増やさずにかかる半導体装置を製造できる
半導体装置の製造方法を提供する。 【解決手段】第一領域のトランジスタのゲート電極にの
みゲート電極と同じパターンでゲート電極の上に積層さ
れたオフセット絶縁膜を形成する。また、第一領域のゲ
ート電極のパターニングをオフセット絶縁膜をマスクと
して行う一方、第二領域のデート電極のパターニングを
レジストをマスクとして行う。
Description
【0001】
【発明の属する技術分野】本発明は、例えばNMOSF
ETとPMOSFET両者で構成するCMOSFET回
路等の半導体装置及びその製造方法に関する。
ETとPMOSFET両者で構成するCMOSFET回
路等の半導体装置及びその製造方法に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】NMO
SFETとPMOSFET両者で構成するCMOSFE
T回路は、低消費電力・高速という特徴を有するため、
メモリ、ロジックをはじめ多くのLSI構成デバイスと
して広く用いられている。また、現在ではゲート長0.
1μm以下のMOSFETの室温動作も確認されてお
り、今後も高集積化と共にFETゲート長の微細化が行
われていく。
SFETとPMOSFET両者で構成するCMOSFE
T回路は、低消費電力・高速という特徴を有するため、
メモリ、ロジックをはじめ多くのLSI構成デバイスと
して広く用いられている。また、現在ではゲート長0.
1μm以下のMOSFETの室温動作も確認されてお
り、今後も高集積化と共にFETゲート長の微細化が行
われていく。
【0003】ところで、従来PMOSFETのゲート電
極は、プロセスの簡略性、埋め込みチャネル型故の高性
能等の理由から、NMOSFETと同じくN+ 型が用い
られてきた。しかし、ディープサブミクロン世代以後
は、埋め込みチャネル型では、短チャネル効果の抑制が
困難であり、表面チャネル型となるP+ 型ゲートの適用
が有効である。
極は、プロセスの簡略性、埋め込みチャネル型故の高性
能等の理由から、NMOSFETと同じくN+ 型が用い
られてきた。しかし、ディープサブミクロン世代以後
は、埋め込みチャネル型では、短チャネル効果の抑制が
困難であり、表面チャネル型となるP+ 型ゲートの適用
が有効である。
【0004】NMOSをN+ ゲート、PMOSをP+ ゲ
ートと異極性のゲートを作るには、ゲート電極のポリS
iにN型にはAsやPhosを、P型にはBやBF2 を
イオン注入で打ち分けて形成する場合が多い。そこで、
ゲート電極への不純物の導入は工程数を削減する目的
で、ソース・ドレイン形成の際のイオン注入の時に兼用
することが望ましい。
ートと異極性のゲートを作るには、ゲート電極のポリS
iにN型にはAsやPhosを、P型にはBやBF2 を
イオン注入で打ち分けて形成する場合が多い。そこで、
ゲート電極への不純物の導入は工程数を削減する目的
で、ソース・ドレイン形成の際のイオン注入の時に兼用
することが望ましい。
【0005】図10に、PMOSFET形成方法を示
す。Poly−Si301とその上に積層されたWSi
302とからなるPolycide構造において、ソース・ドレ
イン102形成の目的でBF2 をイオン注入すると、必
然的にゲート電極中にもBF2が注入される。この場
合、ゲート電極上には、ゲート電極と同じパターンでゲ
ート電極の上に積層されるオフセット絶縁膜を形成しな
い。これにより、トランジスタ特性を向上させ、CMO
S回路動作が向上する。
す。Poly−Si301とその上に積層されたWSi
302とからなるPolycide構造において、ソース・ドレ
イン102形成の目的でBF2 をイオン注入すると、必
然的にゲート電極中にもBF2が注入される。この場
合、ゲート電極上には、ゲート電極と同じパターンでゲ
ート電極の上に積層されるオフセット絶縁膜を形成しな
い。これにより、トランジスタ特性を向上させ、CMO
S回路動作が向上する。
【0006】ところで、メモリセルやゲートアレイ等の
面積の縮小を行う際に、配線間隔を縮小し配線間にコン
タクトホールを形成する方法として、図11に示すよう
に、自己整合コンタクト(Self Aligned Contact:S.
A.C.)形成技術が知られている。S.A.C.で
は、2つの下層配線間にコンタクトホールCHを自己整
合で形成し、拡散層102と上層配線303を導通す
る。しかし、S.A.C.を形成する場合には、上層の
配線層303とコンタクトホールCH間を分離するため
にオフセット絶縁膜204を下層配線層上に形成する必
要がある。
面積の縮小を行う際に、配線間隔を縮小し配線間にコン
タクトホールを形成する方法として、図11に示すよう
に、自己整合コンタクト(Self Aligned Contact:S.
A.C.)形成技術が知られている。S.A.C.で
は、2つの下層配線間にコンタクトホールCHを自己整
合で形成し、拡散層102と上層配線303を導通す
る。しかし、S.A.C.を形成する場合には、上層の
配線層303とコンタクトホールCH間を分離するため
にオフセット絶縁膜204を下層配線層上に形成する必
要がある。
【0007】このS.A.C.をゲート電極間に形成す
る場合、NMOSをN+ ゲート、PMOSをP+ ゲート
と異極性のゲートを作るため、ソース・ドレイン形成の
際のイオン注入の時に兼用して不純物のイオン注入を行
うと、厚い(通常50nm以上)オフセット絶縁膜がゲ
ート電極上に形成されているために、不純物がゲート電
極に十分注入されない。このため、トランジスタ特性を
低下させ、CMOS回路動作も低下してしまうという問
題が生じる。
る場合、NMOSをN+ ゲート、PMOSをP+ ゲート
と異極性のゲートを作るため、ソース・ドレイン形成の
際のイオン注入の時に兼用して不純物のイオン注入を行
うと、厚い(通常50nm以上)オフセット絶縁膜がゲ
ート電極上に形成されているために、不純物がゲート電
極に十分注入されない。このため、トランジスタ特性を
低下させ、CMOS回路動作も低下してしまうという問
題が生じる。
【0008】そこで、オフセット絶縁膜を堆積する前
に、ゲート電極上のN+ とP+ 領域にそれぞれイオン注
入によって不純物を導入することもできるが、N+ /P
+ を打ち分けるためにリソグラフィ等の工程数が大幅に
増加してしまうという問題が生じる。
に、ゲート電極上のN+ とP+ 領域にそれぞれイオン注
入によって不純物を導入することもできるが、N+ /P
+ を打ち分けるためにリソグラフィ等の工程数が大幅に
増加してしまうという問題が生じる。
【0009】本発明は、上記事情に鑑みなされたもの
で、第一領域にメモリセルなどの第一導電型のトランジ
スタが形成され、第二領域に第一導電型、及び第二導電
型のトランジスタが形成されている半導体装置におい
て、第二領域のNMOSFETのゲート電極をN+ 型、
PMOSFETのゲート電極をP+ 型とする異極性ゲー
ト構造とすることが可能な半導体装置、及び工程数をそ
れほど増やさずにかかる半導体装置を製造できる半導体
装置の製造方法を提供することを目的とする。
で、第一領域にメモリセルなどの第一導電型のトランジ
スタが形成され、第二領域に第一導電型、及び第二導電
型のトランジスタが形成されている半導体装置におい
て、第二領域のNMOSFETのゲート電極をN+ 型、
PMOSFETのゲート電極をP+ 型とする異極性ゲー
ト構造とすることが可能な半導体装置、及び工程数をそ
れほど増やさずにかかる半導体装置を製造できる半導体
装置の製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の半導体装置及びその製造方法を提供す
る。 (1)第一領域に第一導電型のトランジスタが形成さ
れ、第二領域に第一導電型及び第二導電型のトランジス
タが形成された半導体装置において、第一領域のトラン
ジスタのゲート電極にのみゲート電極と同じパターンで
ゲート電極の上に積層されたオフセット絶縁膜が形成さ
れていることを特徴とする半導体装置。 (2)第一領域がメモリセルアレイである上記(1)記
載の半導体装置。 (3)第二領域における第一導電型のトランジスタがP
+ 型のゲート電極を有するPMOS、第二導電型のトラ
ンジスタがN+ 型のゲート電極を有するNMOSである
上記(1)又は(2)記載の半導体装置。 (4)第一領域に第一導電型のトランジスタが形成さ
れ、第二領域に第一導電型及び第二導電型のトランジス
タが形成され、第一領域のトランジスタのゲート電極に
のみゲート電極と同じパターンでゲート電極の上に積層
されたオフセット絶縁膜が形成されている半導体装置の
製造方法であって、第一領域のゲート電極のパターニン
グをオフセット絶縁膜をマスクとして行う一方、第二領
域のデート電極のパターニングをレジストをマスクとし
て行うことを特徴とする半導体装置の製造方法。 (5)第一領域に第一導電型のトランジスタが形成さ
れ、第二領域に第一導電型及び第二導電型のトランジス
タが形成され、第一領域のトランジスタのゲート電極に
のみゲート電極と同じパターンでゲート電極の上に積層
されたオフセット絶縁膜が形成されている半導体装置の
製造方法であって、第二領域のPMOSのゲート電極に
P+ 型の不純物イオン注入を行い、NMOSのゲート電
極にN+ 型不純物のイオン注入を行うと共に、第一領域
のトランジスタのゲート電極への不純物ドーピングをオ
フセット絶縁膜からの熱拡散によって行うことを特徴と
する半導体装置の製造方法。
成するため、次の半導体装置及びその製造方法を提供す
る。 (1)第一領域に第一導電型のトランジスタが形成さ
れ、第二領域に第一導電型及び第二導電型のトランジス
タが形成された半導体装置において、第一領域のトラン
ジスタのゲート電極にのみゲート電極と同じパターンで
ゲート電極の上に積層されたオフセット絶縁膜が形成さ
れていることを特徴とする半導体装置。 (2)第一領域がメモリセルアレイである上記(1)記
載の半導体装置。 (3)第二領域における第一導電型のトランジスタがP
+ 型のゲート電極を有するPMOS、第二導電型のトラ
ンジスタがN+ 型のゲート電極を有するNMOSである
上記(1)又は(2)記載の半導体装置。 (4)第一領域に第一導電型のトランジスタが形成さ
れ、第二領域に第一導電型及び第二導電型のトランジス
タが形成され、第一領域のトランジスタのゲート電極に
のみゲート電極と同じパターンでゲート電極の上に積層
されたオフセット絶縁膜が形成されている半導体装置の
製造方法であって、第一領域のゲート電極のパターニン
グをオフセット絶縁膜をマスクとして行う一方、第二領
域のデート電極のパターニングをレジストをマスクとし
て行うことを特徴とする半導体装置の製造方法。 (5)第一領域に第一導電型のトランジスタが形成さ
れ、第二領域に第一導電型及び第二導電型のトランジス
タが形成され、第一領域のトランジスタのゲート電極に
のみゲート電極と同じパターンでゲート電極の上に積層
されたオフセット絶縁膜が形成されている半導体装置の
製造方法であって、第二領域のPMOSのゲート電極に
P+ 型の不純物イオン注入を行い、NMOSのゲート電
極にN+ 型不純物のイオン注入を行うと共に、第一領域
のトランジスタのゲート電極への不純物ドーピングをオ
フセット絶縁膜からの熱拡散によって行うことを特徴と
する半導体装置の製造方法。
【0011】本発明の半導体装置は、第一領域に第一導
電型のトランジスタが形成され、第二領域に第一導電型
及び第二導電型のトランジスタが形成された半導体装置
において、第一領域のトランジスタのゲート電極にの
み、ゲート電極と同じパターンでゲート電極の上に積層
されたオフセット絶縁膜が形成されているものである。
電型のトランジスタが形成され、第二領域に第一導電型
及び第二導電型のトランジスタが形成された半導体装置
において、第一領域のトランジスタのゲート電極にの
み、ゲート電極と同じパターンでゲート電極の上に積層
されたオフセット絶縁膜が形成されているものである。
【0012】即ち、かかるオフセット絶縁膜が積層され
ている第1領域のゲート電極には、上記セルフアライン
コンタクトが適用でき、一方、オフセット絶縁膜が形成
されていない第二領域のゲート電極には、ソース・ドレ
イン用のイオン注入の際に、同時にゲート電極にイオン
注入することが可能であり、これらを同時に可能とした
構造となっており、工程数の増加を抑制することが可能
である。
ている第1領域のゲート電極には、上記セルフアライン
コンタクトが適用でき、一方、オフセット絶縁膜が形成
されていない第二領域のゲート電極には、ソース・ドレ
イン用のイオン注入の際に、同時にゲート電極にイオン
注入することが可能であり、これらを同時に可能とした
構造となっており、工程数の増加を抑制することが可能
である。
【0013】また、かかる構造によって、第一領域のゲ
ート電極のパターニングは、オフセット絶縁膜をマスク
として、第二領域のゲート電極のパターニングは、レジ
ストをマスクとして行う方法を採用することができる。
ート電極のパターニングは、オフセット絶縁膜をマスク
として、第二領域のゲート電極のパターニングは、レジ
ストをマスクとして行う方法を採用することができる。
【0014】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明の半導体装置では、例えば図6に示
すように、S.A.C.を適用するメモリセル領域(第
一領域)にオフセット絶縁膜を用いたゲート電極構造と
し、周辺回路部分(第二領域)はオフセット絶縁膜を用
いないゲート電極構造となっている。本構造により、異
極性のゲート電極のトランジスタを有するCMOS回路
を周辺回路に形成する際に、ゲート電極への不純物導入
をソース/ドレインイオン注入の際に同時に行うことが
でき、工程数の増加を抑制することが可能である。
て説明する。本発明の半導体装置では、例えば図6に示
すように、S.A.C.を適用するメモリセル領域(第
一領域)にオフセット絶縁膜を用いたゲート電極構造と
し、周辺回路部分(第二領域)はオフセット絶縁膜を用
いないゲート電極構造となっている。本構造により、異
極性のゲート電極のトランジスタを有するCMOS回路
を周辺回路に形成する際に、ゲート電極への不純物導入
をソース/ドレインイオン注入の際に同時に行うことが
でき、工程数の増加を抑制することが可能である。
【0015】ここで、ゲート電極材料は例えばPoly
−Siやα−Siであっても、WSiとPoly−Si
又はWSiとα−Siを積層したPolycide配線であって
もよい。また、ソース・ドレインと同時にゲート電極上
もSilicidation を行うSelf-Aligned Silicodation(Sa
licidation) によって形成される場合でもよい。
−Siやα−Siであっても、WSiとPoly−Si
又はWSiとα−Siを積層したPolycide配線であって
もよい。また、ソース・ドレインと同時にゲート電極上
もSilicidation を行うSelf-Aligned Silicodation(Sa
licidation) によって形成される場合でもよい。
【0016】また、オフセット絶縁膜はその下のゲート
電極に不純物を導入するために、不純物がドーピングさ
れた絶縁膜とすることが好ましい。この場合、PSGや
BSG等のAs Depositionの状態で不純物を含有した膜
であっても良いし、Si02(NSG)にイオン注入に
よって不純物を導入することも可能である。
電極に不純物を導入するために、不純物がドーピングさ
れた絶縁膜とすることが好ましい。この場合、PSGや
BSG等のAs Depositionの状態で不純物を含有した膜
であっても良いし、Si02(NSG)にイオン注入に
よって不純物を導入することも可能である。
【0017】ゲート電極のエッチングは、メモリセル内
はオフセット絶縁膜をマスクとし、周辺回路のエッチン
グはリソグラフィによってパターニングを行ったレジス
トをマスクとして、例えばECR(Electronic Cycrotr
om Resonance)エッチング等によって同時にエッチング
を行うことができる。
はオフセット絶縁膜をマスクとし、周辺回路のエッチン
グはリソグラフィによってパターニングを行ったレジス
トをマスクとして、例えばECR(Electronic Cycrotr
om Resonance)エッチング等によって同時にエッチング
を行うことができる。
【0018】また、オフセット絶縁膜を用いたトランジ
スタ構造はメモリセルアレイに限定されるわけではな
く、ゲートアレイ等の場合にも適用することが可能であ
る。 〔実施例1〕以下に、図1〜8を用いて本発明の半導体
装置の製造方法の一実施例について説明する。本実施例
では、メモリアレイ領域にS.A.C.を形成し、周辺
回路に異極性ゲートを形成する場合に関する実施例であ
る。
スタ構造はメモリセルアレイに限定されるわけではな
く、ゲートアレイ等の場合にも適用することが可能であ
る。 〔実施例1〕以下に、図1〜8を用いて本発明の半導体
装置の製造方法の一実施例について説明する。本実施例
では、メモリアレイ領域にS.A.C.を形成し、周辺
回路に異極性ゲートを形成する場合に関する実施例であ
る。
【0019】まず、図1に示すように、フィールド酸化
及びウェル形成を行う。Si基板11上にLOCOS法
(例えば950C WET酸化)によって、フィールド
酸化膜21を形成する。次に、NMOSFETを形成す
る領域(第一領域及び第二領域)に、B+ を例えば28
0keV 2×1013/cm2 の条件でイオン注入を行
ってPWELL領域(図中第一領域のPウエル12−1
p及び第二領域のPウエル12−2p)を形成し、PM
OSFETを形成する領域にPhos+ を例えば330
keV8×1012/cm2 の条件でイオン注入を行い、
NWELL領域12−2Nを形成する。
及びウェル形成を行う。Si基板11上にLOCOS法
(例えば950C WET酸化)によって、フィールド
酸化膜21を形成する。次に、NMOSFETを形成す
る領域(第一領域及び第二領域)に、B+ を例えば28
0keV 2×1013/cm2 の条件でイオン注入を行
ってPWELL領域(図中第一領域のPウエル12−1
p及び第二領域のPウエル12−2p)を形成し、PM
OSFETを形成する領域にPhos+ を例えば330
keV8×1012/cm2 の条件でイオン注入を行い、
NWELL領域12−2Nを形成する。
【0020】また、WELL領域にはトランジスタのPu
nchtrough 阻止を目的とした埋め込み層形成のためのイ
オン注入やVth調整のためのイオン注入が行われ、チ
ャネル領域が形成される。そして、図2に示すように、
ゲート酸化膜形成及びゲート電極形成用の導電層形成を
おこなう。例えば、まず、Pyrogenic 酸化(H2 /O2
850℃)により、ゲート酸化膜22を例えば8nm
形成する。その後、Poly−Si31を減圧CVD
(例えばSiH4 を原料ガスとし、堆積温度620℃)
により例えば70nm堆積する。次に、減圧CVD(例
えばWF6 /SiCl2 H2 を原料ガスとし、堆積温度
680℃)によってWSiを例えば70nm堆積し、W
シリサイド31bとポリシリコン31aとでWポリサイ
ド配線層32を形成する。
nchtrough 阻止を目的とした埋め込み層形成のためのイ
オン注入やVth調整のためのイオン注入が行われ、チ
ャネル領域が形成される。そして、図2に示すように、
ゲート酸化膜形成及びゲート電極形成用の導電層形成を
おこなう。例えば、まず、Pyrogenic 酸化(H2 /O2
850℃)により、ゲート酸化膜22を例えば8nm
形成する。その後、Poly−Si31を減圧CVD
(例えばSiH4 を原料ガスとし、堆積温度620℃)
により例えば70nm堆積する。次に、減圧CVD(例
えばWF6 /SiCl2 H2 を原料ガスとし、堆積温度
680℃)によってWSiを例えば70nm堆積し、W
シリサイド31bとポリシリコン31aとでWポリサイ
ド配線層32を形成する。
【0021】次に、図3に示すように、オフセット酸化
膜堆積、パターニングを行う。まず、オフセット絶縁膜
としてCVD(例えば、SiH4 /PH3 /O2 を原料
ガスとし、堆積温度420℃)によりPSGを例えば1
50nm堆積し、続いて、リソグラフィによってレジス
トパターニングを行い、レジストR1をマスクとして例
えばフロロカーボン系のガスをエッチングガスとした異
方性エッチングによってPSGをエッチングする。この
とき、オフセット酸化膜23はメモリセルアレイ領域に
のみ残り、周辺回路部には残らないようにパターニング
を行う。
膜堆積、パターニングを行う。まず、オフセット絶縁膜
としてCVD(例えば、SiH4 /PH3 /O2 を原料
ガスとし、堆積温度420℃)によりPSGを例えば1
50nm堆積し、続いて、リソグラフィによってレジス
トパターニングを行い、レジストR1をマスクとして例
えばフロロカーボン系のガスをエッチングガスとした異
方性エッチングによってPSGをエッチングする。この
とき、オフセット酸化膜23はメモリセルアレイ領域に
のみ残り、周辺回路部には残らないようにパターニング
を行う。
【0022】続いて、O2 プラズマアッシングにより、
レジストR1を剥離する。次いで、図4に示すように、
周辺回路パターニング、エッチングを行う。リソグラフ
ィによってレジストパターニングR2を行う。この時、
周辺回路領域のゲート電極部分にのみレジストR2が残
るようにパターニングを行う。
レジストR1を剥離する。次いで、図4に示すように、
周辺回路パターニング、エッチングを行う。リソグラフ
ィによってレジストパターニングR2を行う。この時、
周辺回路領域のゲート電極部分にのみレジストR2が残
るようにパターニングを行う。
【0023】続いて、例えば、Cl2 /O2 をエッチン
グガスとしたECRエッチングによって、W−Polycide
32をエッチングし、ゲート電極パターンを形成する。
このとき、メモリセル部分はオフセット酸化膜23をマ
スクとして、周辺回路部分はレジストR2をマスクとし
てエッチングを行っている。続いて、O2 プラズマアッ
シングにより、レジストR2を剥離する。
グガスとしたECRエッチングによって、W−Polycide
32をエッチングし、ゲート電極パターンを形成する。
このとき、メモリセル部分はオフセット酸化膜23をマ
スクとして、周辺回路部分はレジストR2をマスクとし
てエッチングを行っている。続いて、O2 プラズマアッ
シングにより、レジストR2を剥離する。
【0024】このように、メモリセル部分のみオフセッ
ト酸化膜を残すプロセスによって、メモリセル部分はオ
フセット酸化膜を用いたゲート電極構造が形成され、周
辺回路部分はオフセット酸化膜を用いないゲート電極3
3’、34’構造が形成される。
ト酸化膜を残すプロセスによって、メモリセル部分はオ
フセット酸化膜を用いたゲート電極構造が形成され、周
辺回路部分はオフセット酸化膜を用いないゲート電極3
3’、34’構造が形成される。
【0025】次に、図5に示すように、LDD形成を行
う。PMOS領域(Nウエル)をレジストマスクし(図
示せず)、NMOS領域(Pウエル)にAs+ を例えば
20keV 6×1012/cm2 の条件でイオン注入を
行い、LDD領域13を形成する。
う。PMOS領域(Nウエル)をレジストマスクし(図
示せず)、NMOS領域(Pウエル)にAs+ を例えば
20keV 6×1012/cm2 の条件でイオン注入を
行い、LDD領域13を形成する。
【0026】続いて、NMOS領域(Pウエル)をレジ
ストマスクし(図示せず)、NウエルにBF2 + を例
えば20keV 2×1013/cm2 の条件でイオン注
入し、LDD領域14を形成する。その後、減圧CVD
によりSiO2 を例えば150nm堆積した後、異方性
エッチングを行うことによってサイドウォール24を形
成する。
ストマスクし(図示せず)、NウエルにBF2 + を例
えば20keV 2×1013/cm2 の条件でイオン注
入し、LDD領域14を形成する。その後、減圧CVD
によりSiO2 を例えば150nm堆積した後、異方性
エッチングを行うことによってサイドウォール24を形
成する。
【0027】次に、図6に示すように、ソース/ドレイ
ン領域形成を行う。これには、PMOS領域(Nウエ
ル)をレジストマスクし(図示せず)、NMOS領域に
例えばAs+ を20keV 5×1015/cm2 の条件
でイオン注入を行い、ソース・ドレイン領域15を形成
する。
ン領域形成を行う。これには、PMOS領域(Nウエ
ル)をレジストマスクし(図示せず)、NMOS領域に
例えばAs+ を20keV 5×1015/cm2 の条件
でイオン注入を行い、ソース・ドレイン領域15を形成
する。
【0028】この時、周辺回路部分ではオフセット酸化
膜がないので、Pウエルのゲート電極(NMOS)にも
同時にAs+ がイオン注入され、N+ 型のゲート電極3
3が形成される。続いて、NMOS領域(Pウエル)を
レジストマスクし(図示せず)、PMOS領域(Nウエ
ル)にBF2 + を例えば30keV 4×1015/cm
2 のイオン注入を行い、ソース/ドレイン領域16を形
成する。
膜がないので、Pウエルのゲート電極(NMOS)にも
同時にAs+ がイオン注入され、N+ 型のゲート電極3
3が形成される。続いて、NMOS領域(Pウエル)を
レジストマスクし(図示せず)、PMOS領域(Nウエ
ル)にBF2 + を例えば30keV 4×1015/cm
2 のイオン注入を行い、ソース/ドレイン領域16を形
成する。
【0029】この時、周辺回路部分ではオフセット酸化
膜がないので、Nウエルのゲート電極(PMOS)にも
同時にBF2 + がイオン注入され、P+ 型のゲート電極
34が形成される。Rapid Thermal Anneal(RTA)に
より例えば1000℃、10sの条件で不純物の活性化
を行いCMOSを形成する。
膜がないので、Nウエルのゲート電極(PMOS)にも
同時にBF2 + がイオン注入され、P+ 型のゲート電極
34が形成される。Rapid Thermal Anneal(RTA)に
より例えば1000℃、10sの条件で不純物の活性化
を行いCMOSを形成する。
【0030】また、このときオフセット酸化膜23を構
成するPSG中のPhosがW−Polycide中に拡散する
ので、メモリセル内のゲート電極中にPhosがドーピ
ングされ、N+ 型電極が形成される。次に、図7に示す
ように、層間絶縁膜形成、コンタクトホール形成を行
う。まず、CVD(例えば SiH4 /O2 を原料ガス
とし、堆積温度400℃)によりSiO2 膜を100n
m堆積し、層間絶縁膜25を形成する。
成するPSG中のPhosがW−Polycide中に拡散する
ので、メモリセル内のゲート電極中にPhosがドーピ
ングされ、N+ 型電極が形成される。次に、図7に示す
ように、層間絶縁膜形成、コンタクトホール形成を行
う。まず、CVD(例えば SiH4 /O2 を原料ガス
とし、堆積温度400℃)によりSiO2 膜を100n
m堆積し、層間絶縁膜25を形成する。
【0031】その後、メモリセル部分のみリソグラフィ
によってレジストパターニングを行い、レジストR3を
マスクにフロロカーボン系のガスによって反応性イオン
エッチング(RIE)によって異方性エッチングを行
い、コンタクトホールCHを形成する。
によってレジストパターニングを行い、レジストR3を
マスクにフロロカーボン系のガスによって反応性イオン
エッチング(RIE)によって異方性エッチングを行
い、コンタクトホールCHを形成する。
【0032】次に、図8に示すように、第二配線を形成
する。まず、レジスト剥離を行った後、第二配線層とし
てPoly−Siを50nm堆積する。これをリソグラ
フィによってパターニングを行った後エッチングを行っ
て、第二配線パターン35を形成する。この時、第二配
線35はコンタクトホールCHを介して拡散層15と導
通している。
する。まず、レジスト剥離を行った後、第二配線層とし
てPoly−Siを50nm堆積する。これをリソグラ
フィによってパターニングを行った後エッチングを行っ
て、第二配線パターン35を形成する。この時、第二配
線35はコンタクトホールCHを介して拡散層15と導
通している。
【0033】本構造では、メモリセル部分にはオフセッ
ト酸化膜23が形成されているので、S.A.C.が適
用することができる。また、周辺回路ではS.A.C.
を適用しないので、オフセット酸化膜を適用しない構造
でも支障はない。本実施例では、メモリセル部分のゲー
ト電極はオフセット酸化膜からPhos拡散によりN+
型ゲートが形成され、周辺回路部分ではソース・ドレイ
ンイオン注入により、それぞれソース・ドレイン拡散層
と同極性のN+ 型/P+ 型のゲート電極が形成される。
従って、高性能なCMOS回路を構成することができ
る。また、メモリセルやゲートアレイ領域にS.A.
C.を適用することができ、セル面積を縮小できる。
ト酸化膜23が形成されているので、S.A.C.が適
用することができる。また、周辺回路ではS.A.C.
を適用しないので、オフセット酸化膜を適用しない構造
でも支障はない。本実施例では、メモリセル部分のゲー
ト電極はオフセット酸化膜からPhos拡散によりN+
型ゲートが形成され、周辺回路部分ではソース・ドレイ
ンイオン注入により、それぞれソース・ドレイン拡散層
と同極性のN+ 型/P+ 型のゲート電極が形成される。
従って、高性能なCMOS回路を構成することができ
る。また、メモリセルやゲートアレイ領域にS.A.
C.を適用することができ、セル面積を縮小できる。
【0034】更に、メモリセルやゲートアレイ領域と周
辺回路部分を別々にリソグラフィパターニングするの
で、近接効果に起因する線幅ばらつきを抑制できる。ま
た、オフセット絶縁膜を堆積する前に、ゲート電極上の
N+ とP+ 領域にそれぞれイオン注入によって不純物を
導入する場合に比較してリソグラフィ工程数を削減でき
る。 〔実施例2〕実施例1では、メモリセル領域のオフセッ
ト酸化膜をPSGで形成し、その後の熱拡散によって、
ゲート電極中にPhosをドーピングした(図6)。
辺回路部分を別々にリソグラフィパターニングするの
で、近接効果に起因する線幅ばらつきを抑制できる。ま
た、オフセット絶縁膜を堆積する前に、ゲート電極上の
N+ とP+ 領域にそれぞれイオン注入によって不純物を
導入する場合に比較してリソグラフィ工程数を削減でき
る。 〔実施例2〕実施例1では、メモリセル領域のオフセッ
ト酸化膜をPSGで形成し、その後の熱拡散によって、
ゲート電極中にPhosをドーピングした(図6)。
【0035】本例では、図9のように、第1酸化膜23
aをSiO2 で20nm堆積した後、イオン注入によっ
て、高濃度の不純物がSiO2 の中に含まれるようにA
s+やPhos+ のドーピングを行う。続いて、第2酸
化膜23bを130nmを堆積し、これらの第1酸化膜
23aと第2酸化膜23bとでオフセット酸化膜23を
構成する。本実施例ではメモリセル以外の領域でもオフ
セット酸化膜中にイオン注入されるが、周辺回路部分は
エッチングの際に除去されるので、周辺回路部分のゲー
ト電極に不純物が拡散することはない。
aをSiO2 で20nm堆積した後、イオン注入によっ
て、高濃度の不純物がSiO2 の中に含まれるようにA
s+やPhos+ のドーピングを行う。続いて、第2酸
化膜23bを130nmを堆積し、これらの第1酸化膜
23aと第2酸化膜23bとでオフセット酸化膜23を
構成する。本実施例ではメモリセル以外の領域でもオフ
セット酸化膜中にイオン注入されるが、周辺回路部分は
エッチングの際に除去されるので、周辺回路部分のゲー
ト電極に不純物が拡散することはない。
【0036】本実施例では、メモリセル部分のゲート電
極はオフセット酸化膜からのAsやPhos拡散により
N+ 型ゲートが形成され、周辺回路部分ではソース・ド
レインイオン注入によりN+ 型/P+ 型のゲート電極が
形成される。また、実施例1と同様にメモリセル部分の
ゲート電極上にはオフセット酸化膜が形成されているの
で、S.A.C.を適用することが可能であり、メモリ
セルを縮小することができる。
極はオフセット酸化膜からのAsやPhos拡散により
N+ 型ゲートが形成され、周辺回路部分ではソース・ド
レインイオン注入によりN+ 型/P+ 型のゲート電極が
形成される。また、実施例1と同様にメモリセル部分の
ゲート電極上にはオフセット酸化膜が形成されているの
で、S.A.C.を適用することが可能であり、メモリ
セルを縮小することができる。
【0037】また、イオン注入の際のドーピングにB+
やBF2 + を用いれば、メモリセル部分をP+ 型とする
こともできる。本発明は、上述の実施例に限定されるも
のではなく種々の変形が可能であり、例えばゲート電極
材料として、Poly−Si電極やTiSi2 等のSali
cidationに適用することができる。また、メモリーに限
らずゲートアレイなどの半導体装置に適用することがで
きる。
やBF2 + を用いれば、メモリセル部分をP+ 型とする
こともできる。本発明は、上述の実施例に限定されるも
のではなく種々の変形が可能であり、例えばゲート電極
材料として、Poly−Si電極やTiSi2 等のSali
cidationに適用することができる。また、メモリーに限
らずゲートアレイなどの半導体装置に適用することがで
きる。
【0038】
【発明の効果】本発明の半導体装置は、周辺回路におい
て、NMOSFETのゲート電極をN + 型、PMOSF
ETのゲート電極をP+ 型とする異極性ゲート構造とす
ることが可能なので、高性能なCMOS回路を構築でき
る。
て、NMOSFETのゲート電極をN + 型、PMOSF
ETのゲート電極をP+ 型とする異極性ゲート構造とす
ることが可能なので、高性能なCMOS回路を構築でき
る。
【0039】また、本発明の半導体装置の製造方法によ
れば、工程数の増加を抑制しながら上記高性能な半導体
装置を製造することができる。
れば、工程数の増加を抑制しながら上記高性能な半導体
装置を製造することができる。
【図1】本発明の半導体装置の一例を製造する工程を示
す断面図である。
す断面図である。
【図2】図1に続く本発明の半導体装置を製造する工程
を示す断面図である。
を示す断面図である。
【図3】図2に続く本発明の半導体装置を製造する工程
を示す断面図である。
を示す断面図である。
【図4】図3に続く本発明の半導体装置を製造する工程
を示す断面図である。
を示す断面図である。
【図5】図4に続く本発明の半導体装置を製造する工程
を示す断面図である。
を示す断面図である。
【図6】図5に続く本発明の半導体装置を製造する工程
を示す断面図である。
を示す断面図である。
【図7】図6続く本発明の半導体装置を製造する工程を
示す断面図である。
示す断面図である。
【図8】図7に続く本発明の半導体装置を製造する工程
を示す断面図である。
を示す断面図である。
【図9】本発明の半導体装置を製造する他の方法を示す
断面図である。
断面図である。
【図10】ソース・ドレイン拡散層とゲート電極とに同
時にイオン注入する様子を示す断面図である。
時にイオン注入する様子を示す断面図である。
【図11】セルフアラインコンタクトホールを示す断面
図である。
図である。
11 基板 12 ウエル 13 N型LDD 14 P型LDD 15 N型ソース・ドレイン拡散層 16 P型ソース・ドレイン拡散層 23 オフセット酸化膜 31a ポリSi 31b Wシリサイド 32 Wポリサイド 33 周辺回路トランジスタのN型ゲート電
極 34 周辺回路トランジスタのP型ゲート電
極
極 34 周辺回路トランジスタのP型ゲート電
極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 21/336
Claims (5)
- 【請求項1】第一領域に第一導電型のトランジスタが形
成され、第二領域に第一導電型及び第二導電型のトラン
ジスタが形成された半導体装置において、 第一領域のトランジスタのゲート電極にのみゲート電極
と同じパターンでゲート電極の上に積層されたオフセッ
ト絶縁膜が形成されていることを特徴とする半導体装
置。 - 【請求項2】第一領域がメモリセルアレイである請求項
1記載の半導体装置。 - 【請求項3】第二領域における第一導電型のトランジス
タがP+ 型のゲート電極を有するPMOS、第二導電型
のトランジスタがN+ 型のゲート電極を有するNMOS
である請求項1又は2記載の半導体装置。 - 【請求項4】第一領域に第一導電型のトランジスタが形
成され、第二領域に第一導電型及び第二導電型のトラン
ジスタが形成され、第一領域のトランジスタのゲート電
極にのみゲート電極と同じパターンでゲート電極の上に
積層されたオフセット絶縁膜が形成されている半導体装
置の製造方法であって、 第一領域のゲート電極のパターニングをオフセット絶縁
膜をマスクとして行う一方、第二領域のデート電極のパ
ターニングをレジストをマスクとして行うことを特徴と
する半導体装置の製造方法。 - 【請求項5】第一領域に第一導電型のトランジスタが形
成され、第二領域に第一導電型及び第二導電型のトラン
ジスタが形成され、第一領域のトランジスタのゲート電
極にのみゲート電極と同じパターンでゲート電極の上に
積層されたオフセット絶縁膜が形成されている半導体装
置の製造方法であって、 第二領域のPMOSのゲート電極にP+ 型の不純物イオ
ン注入を行い、NMOSのゲート電極にN+ 型不純物の
イオン注入を行うと共に、第一領域のトランジスタのゲ
ート電極への不純物ドーピングをオフセット絶縁膜から
の熱拡散によって行うことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7230234A JPH0974143A (ja) | 1995-09-07 | 1995-09-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7230234A JPH0974143A (ja) | 1995-09-07 | 1995-09-07 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0974143A true JPH0974143A (ja) | 1997-03-18 |
Family
ID=16904642
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7230234A Pending JPH0974143A (ja) | 1995-09-07 | 1995-09-07 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0974143A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000311991A (ja) * | 1999-03-22 | 2000-11-07 | Infineon Technol North America Corp | Dram、dramの形成方法、ダイナミックランダムアクセスメモリを形成する方法、および積層体の形成方法 |
JP2002100746A (ja) * | 2000-09-21 | 2002-04-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2003142601A (ja) * | 2001-11-01 | 2003-05-16 | Hynix Semiconductor Inc | 半導体素子のcmos及びその製造方法 |
-
1995
- 1995-09-07 JP JP7230234A patent/JPH0974143A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000311991A (ja) * | 1999-03-22 | 2000-11-07 | Infineon Technol North America Corp | Dram、dramの形成方法、ダイナミックランダムアクセスメモリを形成する方法、および積層体の形成方法 |
JP2002100746A (ja) * | 2000-09-21 | 2002-04-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2003142601A (ja) * | 2001-11-01 | 2003-05-16 | Hynix Semiconductor Inc | 半導体素子のcmos及びその製造方法 |
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