JPH0974143A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0974143A JPH0974143A JP7230234A JP23023495A JPH0974143A JP H0974143 A JPH0974143 A JP H0974143A JP 7230234 A JP7230234 A JP 7230234A JP 23023495 A JP23023495 A JP 23023495A JP H0974143 A JPH0974143 A JP H0974143A
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- JP
- Japan
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- gate electrode
- region
- type
- semiconductor device
- gate
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- Pending
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- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】第一領域にメモリセルなどの第一導電型のトラ
ンジスタが形成され、第二領域に第一導電型、及び第二
導電型のトランジスタが形成されている半導体装置にお
いて、第二領域のＮＭＯＳＦＥＴのゲート電極をＮ
+ 型、ＰＭＯＳＦＥＴのゲート電極をＰ+ 型とする異極
性ゲート構造とすることが可能な半導体装置、及び工程
数をそれほど増やさずにかかる半導体装置を製造できる
半導体装置の製造方法を提供する。 【解決手段】第一領域のトランジスタのゲート電極にの
みゲート電極と同じパターンでゲート電極の上に積層さ
れたオフセット絶縁膜を形成する。また、第一領域のゲ
ート電極のパターニングをオフセット絶縁膜をマスクと
して行う一方、第二領域のデート電極のパターニングを
レジストをマスクとして行う。
ンジスタが形成され、第二領域に第一導電型、及び第二
導電型のトランジスタが形成されている半導体装置にお
いて、第二領域のＮＭＯＳＦＥＴのゲート電極をＮ
+ 型、ＰＭＯＳＦＥＴのゲート電極をＰ+ 型とする異極
性ゲート構造とすることが可能な半導体装置、及び工程
数をそれほど増やさずにかかる半導体装置を製造できる
半導体装置の製造方法を提供する。 【解決手段】第一領域のトランジスタのゲート電極にの
みゲート電極と同じパターンでゲート電極の上に積層さ
れたオフセット絶縁膜を形成する。また、第一領域のゲ
ート電極のパターニングをオフセット絶縁膜をマスクと
して行う一方、第二領域のデート電極のパターニングを
レジストをマスクとして行う。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＮＭＯＳＦ
ＥＴとＰＭＯＳＦＥＴ両者で構成するＣＭＯＳＦＥＴ回
路等の半導体装置及びその製造方法に関する。
ＥＴとＰＭＯＳＦＥＴ両者で構成するＣＭＯＳＦＥＴ回
路等の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ＮＭＯ
ＳＦＥＴとＰＭＯＳＦＥＴ両者で構成するＣＭＯＳＦＥ
Ｔ回路は、低消費電力・高速という特徴を有するため、
メモリ、ロジックをはじめ多くのＬＳＩ構成デバイスと
して広く用いられている。また、現在ではゲート長０．
１μｍ以下のＭＯＳＦＥＴの室温動作も確認されてお
り、今後も高集積化と共にＦＥＴゲート長の微細化が行
われていく。
ＳＦＥＴとＰＭＯＳＦＥＴ両者で構成するＣＭＯＳＦＥ
Ｔ回路は、低消費電力・高速という特徴を有するため、
メモリ、ロジックをはじめ多くのＬＳＩ構成デバイスと
して広く用いられている。また、現在ではゲート長０．
１μｍ以下のＭＯＳＦＥＴの室温動作も確認されてお
り、今後も高集積化と共にＦＥＴゲート長の微細化が行
われていく。
【０００３】ところで、従来ＰＭＯＳＦＥＴのゲート電
極は、プロセスの簡略性、埋め込みチャネル型故の高性
能等の理由から、ＮＭＯＳＦＥＴと同じくＮ+ 型が用い
られてきた。しかし、ディープサブミクロン世代以後
は、埋め込みチャネル型では、短チャネル効果の抑制が
困難であり、表面チャネル型となるＰ+ 型ゲートの適用
が有効である。
極は、プロセスの簡略性、埋め込みチャネル型故の高性
能等の理由から、ＮＭＯＳＦＥＴと同じくＮ+ 型が用い
られてきた。しかし、ディープサブミクロン世代以後
は、埋め込みチャネル型では、短チャネル効果の抑制が
困難であり、表面チャネル型となるＰ+ 型ゲートの適用
が有効である。
【０００４】ＮＭＯＳをＮ+ ゲート、ＰＭＯＳをＰ+ ゲ
ートと異極性のゲートを作るには、ゲート電極のポリＳ
ｉにＮ型にはＡｓやＰｈｏｓを、Ｐ型にはＢやＢＦ2 を
イオン注入で打ち分けて形成する場合が多い。そこで、
ゲート電極への不純物の導入は工程数を削減する目的
で、ソース・ドレイン形成の際のイオン注入の時に兼用
することが望ましい。
ートと異極性のゲートを作るには、ゲート電極のポリＳ
ｉにＮ型にはＡｓやＰｈｏｓを、Ｐ型にはＢやＢＦ2 を
イオン注入で打ち分けて形成する場合が多い。そこで、
ゲート電極への不純物の導入は工程数を削減する目的
で、ソース・ドレイン形成の際のイオン注入の時に兼用
することが望ましい。
【０００５】図１０に、ＰＭＯＳＦＥＴ形成方法を示
す。Ｐｏｌｙ−Ｓｉ３０１とその上に積層されたＷＳｉ
３０２とからなるPolycide構造において、ソース・ドレ
イン１０２形成の目的でＢＦ2 をイオン注入すると、必
然的にゲート電極中にもＢＦ2が注入される。この場
合、ゲート電極上には、ゲート電極と同じパターンでゲ
ート電極の上に積層されるオフセット絶縁膜を形成しな
い。これにより、トランジスタ特性を向上させ、ＣＭＯ
Ｓ回路動作が向上する。
す。Ｐｏｌｙ−Ｓｉ３０１とその上に積層されたＷＳｉ
３０２とからなるPolycide構造において、ソース・ドレ
イン１０２形成の目的でＢＦ2 をイオン注入すると、必
然的にゲート電極中にもＢＦ2が注入される。この場
合、ゲート電極上には、ゲート電極と同じパターンでゲ
ート電極の上に積層されるオフセット絶縁膜を形成しな
い。これにより、トランジスタ特性を向上させ、ＣＭＯ
Ｓ回路動作が向上する。
【０００６】ところで、メモリセルやゲートアレイ等の
面積の縮小を行う際に、配線間隔を縮小し配線間にコン
タクトホールを形成する方法として、図１１に示すよう
に、自己整合コンタクト（Self Aligned Contact：Ｓ．
Ａ．Ｃ．）形成技術が知られている。Ｓ．Ａ．Ｃ．で
は、２つの下層配線間にコンタクトホールＣＨを自己整
合で形成し、拡散層１０２と上層配線３０３を導通す
る。しかし、Ｓ．Ａ．Ｃ．を形成する場合には、上層の
配線層３０３とコンタクトホールＣＨ間を分離するため
にオフセット絶縁膜２０４を下層配線層上に形成する必
要がある。
面積の縮小を行う際に、配線間隔を縮小し配線間にコン
タクトホールを形成する方法として、図１１に示すよう
に、自己整合コンタクト（Self Aligned Contact：Ｓ．
Ａ．Ｃ．）形成技術が知られている。Ｓ．Ａ．Ｃ．で
は、２つの下層配線間にコンタクトホールＣＨを自己整
合で形成し、拡散層１０２と上層配線３０３を導通す
る。しかし、Ｓ．Ａ．Ｃ．を形成する場合には、上層の
配線層３０３とコンタクトホールＣＨ間を分離するため
にオフセット絶縁膜２０４を下層配線層上に形成する必
要がある。
【０００７】このＳ．Ａ．Ｃ．をゲート電極間に形成す
る場合、ＮＭＯＳをＮ+ ゲート、ＰＭＯＳをＰ+ ゲート
と異極性のゲートを作るため、ソース・ドレイン形成の
際のイオン注入の時に兼用して不純物のイオン注入を行
うと、厚い（通常５０ｎｍ以上）オフセット絶縁膜がゲ
ート電極上に形成されているために、不純物がゲート電
極に十分注入されない。このため、トランジスタ特性を
低下させ、ＣＭＯＳ回路動作も低下してしまうという問
題が生じる。
る場合、ＮＭＯＳをＮ+ ゲート、ＰＭＯＳをＰ+ ゲート
と異極性のゲートを作るため、ソース・ドレイン形成の
際のイオン注入の時に兼用して不純物のイオン注入を行
うと、厚い（通常５０ｎｍ以上）オフセット絶縁膜がゲ
ート電極上に形成されているために、不純物がゲート電
極に十分注入されない。このため、トランジスタ特性を
低下させ、ＣＭＯＳ回路動作も低下してしまうという問
題が生じる。
【０００８】そこで、オフセット絶縁膜を堆積する前
に、ゲート電極上のＮ+ とＰ+ 領域にそれぞれイオン注
入によって不純物を導入することもできるが、Ｎ+ ／Ｐ
+ を打ち分けるためにリソグラフィ等の工程数が大幅に
増加してしまうという問題が生じる。
に、ゲート電極上のＮ+ とＰ+ 領域にそれぞれイオン注
入によって不純物を導入することもできるが、Ｎ+ ／Ｐ
+ を打ち分けるためにリソグラフィ等の工程数が大幅に
増加してしまうという問題が生じる。
【０００９】本発明は、上記事情に鑑みなされたもの
で、第一領域にメモリセルなどの第一導電型のトランジ
スタが形成され、第二領域に第一導電型、及び第二導電
型のトランジスタが形成されている半導体装置におい
て、第二領域のＮＭＯＳＦＥＴのゲート電極をＮ+ 型、
ＰＭＯＳＦＥＴのゲート電極をＰ+ 型とする異極性ゲー
ト構造とすることが可能な半導体装置、及び工程数をそ
れほど増やさずにかかる半導体装置を製造できる半導体
装置の製造方法を提供することを目的とする。
で、第一領域にメモリセルなどの第一導電型のトランジ
スタが形成され、第二領域に第一導電型、及び第二導電
型のトランジスタが形成されている半導体装置におい
て、第二領域のＮＭＯＳＦＥＴのゲート電極をＮ+ 型、
ＰＭＯＳＦＥＴのゲート電極をＰ+ 型とする異極性ゲー
ト構造とすることが可能な半導体装置、及び工程数をそ
れほど増やさずにかかる半導体装置を製造できる半導体
装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の半導体装置及びその製造方法を提供す
る。 （１）第一領域に第一導電型のトランジスタが形成さ
れ、第二領域に第一導電型及び第二導電型のトランジス
タが形成された半導体装置において、第一領域のトラン
ジスタのゲート電極にのみゲート電極と同じパターンで
ゲート電極の上に積層されたオフセット絶縁膜が形成さ
れていることを特徴とする半導体装置。 （２）第一領域がメモリセルアレイである上記（１）記
載の半導体装置。 （３）第二領域における第一導電型のトランジスタがＰ
+ 型のゲート電極を有するＰＭＯＳ、第二導電型のトラ
ンジスタがＮ+ 型のゲート電極を有するＮＭＯＳである
上記（１）又は（２）記載の半導体装置。 （４）第一領域に第一導電型のトランジスタが形成さ
れ、第二領域に第一導電型及び第二導電型のトランジス
タが形成され、第一領域のトランジスタのゲート電極に
のみゲート電極と同じパターンでゲート電極の上に積層
されたオフセット絶縁膜が形成されている半導体装置の
製造方法であって、第一領域のゲート電極のパターニン
グをオフセット絶縁膜をマスクとして行う一方、第二領
域のデート電極のパターニングをレジストをマスクとし
て行うことを特徴とする半導体装置の製造方法。 （５）第一領域に第一導電型のトランジスタが形成さ
れ、第二領域に第一導電型及び第二導電型のトランジス
タが形成され、第一領域のトランジスタのゲート電極に
のみゲート電極と同じパターンでゲート電極の上に積層
されたオフセット絶縁膜が形成されている半導体装置の
製造方法であって、第二領域のＰＭＯＳのゲート電極に
Ｐ+ 型の不純物イオン注入を行い、ＮＭＯＳのゲート電
極にＮ+ 型不純物のイオン注入を行うと共に、第一領域
のトランジスタのゲート電極への不純物ドーピングをオ
フセット絶縁膜からの熱拡散によって行うことを特徴と
する半導体装置の製造方法。
成するため、次の半導体装置及びその製造方法を提供す
る。 （１）第一領域に第一導電型のトランジスタが形成さ
れ、第二領域に第一導電型及び第二導電型のトランジス
タが形成された半導体装置において、第一領域のトラン
ジスタのゲート電極にのみゲート電極と同じパターンで
ゲート電極の上に積層されたオフセット絶縁膜が形成さ
れていることを特徴とする半導体装置。 （２）第一領域がメモリセルアレイである上記（１）記
載の半導体装置。 （３）第二領域における第一導電型のトランジスタがＰ
+ 型のゲート電極を有するＰＭＯＳ、第二導電型のトラ
ンジスタがＮ+ 型のゲート電極を有するＮＭＯＳである
上記（１）又は（２）記載の半導体装置。 （４）第一領域に第一導電型のトランジスタが形成さ
れ、第二領域に第一導電型及び第二導電型のトランジス
タが形成され、第一領域のトランジスタのゲート電極に
のみゲート電極と同じパターンでゲート電極の上に積層
されたオフセット絶縁膜が形成されている半導体装置の
製造方法であって、第一領域のゲート電極のパターニン
グをオフセット絶縁膜をマスクとして行う一方、第二領
域のデート電極のパターニングをレジストをマスクとし
て行うことを特徴とする半導体装置の製造方法。 （５）第一領域に第一導電型のトランジスタが形成さ
れ、第二領域に第一導電型及び第二導電型のトランジス
タが形成され、第一領域のトランジスタのゲート電極に
のみゲート電極と同じパターンでゲート電極の上に積層
されたオフセット絶縁膜が形成されている半導体装置の
製造方法であって、第二領域のＰＭＯＳのゲート電極に
Ｐ+ 型の不純物イオン注入を行い、ＮＭＯＳのゲート電
極にＮ+ 型不純物のイオン注入を行うと共に、第一領域
のトランジスタのゲート電極への不純物ドーピングをオ
フセット絶縁膜からの熱拡散によって行うことを特徴と
する半導体装置の製造方法。
【００１１】本発明の半導体装置は、第一領域に第一導
電型のトランジスタが形成され、第二領域に第一導電型
及び第二導電型のトランジスタが形成された半導体装置
において、第一領域のトランジスタのゲート電極にの
み、ゲート電極と同じパターンでゲート電極の上に積層
されたオフセット絶縁膜が形成されているものである。
電型のトランジスタが形成され、第二領域に第一導電型
及び第二導電型のトランジスタが形成された半導体装置
において、第一領域のトランジスタのゲート電極にの
み、ゲート電極と同じパターンでゲート電極の上に積層
されたオフセット絶縁膜が形成されているものである。
【００１２】即ち、かかるオフセット絶縁膜が積層され
ている第１領域のゲート電極には、上記セルフアライン
コンタクトが適用でき、一方、オフセット絶縁膜が形成
されていない第二領域のゲート電極には、ソース・ドレ
イン用のイオン注入の際に、同時にゲート電極にイオン
注入することが可能であり、これらを同時に可能とした
構造となっており、工程数の増加を抑制することが可能
である。
ている第１領域のゲート電極には、上記セルフアライン
コンタクトが適用でき、一方、オフセット絶縁膜が形成
されていない第二領域のゲート電極には、ソース・ドレ
イン用のイオン注入の際に、同時にゲート電極にイオン
注入することが可能であり、これらを同時に可能とした
構造となっており、工程数の増加を抑制することが可能
である。
【００１３】また、かかる構造によって、第一領域のゲ
ート電極のパターニングは、オフセット絶縁膜をマスク
として、第二領域のゲート電極のパターニングは、レジ
ストをマスクとして行う方法を採用することができる。
ート電極のパターニングは、オフセット絶縁膜をマスク
として、第二領域のゲート電極のパターニングは、レジ
ストをマスクとして行う方法を採用することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明の半導体装置では、例えば図６に示
すように、Ｓ．Ａ．Ｃ．を適用するメモリセル領域（第
一領域）にオフセット絶縁膜を用いたゲート電極構造と
し、周辺回路部分（第二領域）はオフセット絶縁膜を用
いないゲート電極構造となっている。本構造により、異
極性のゲート電極のトランジスタを有するＣＭＯＳ回路
を周辺回路に形成する際に、ゲート電極への不純物導入
をソース／ドレインイオン注入の際に同時に行うことが
でき、工程数の増加を抑制することが可能である。
て説明する。本発明の半導体装置では、例えば図６に示
すように、Ｓ．Ａ．Ｃ．を適用するメモリセル領域（第
一領域）にオフセット絶縁膜を用いたゲート電極構造と
し、周辺回路部分（第二領域）はオフセット絶縁膜を用
いないゲート電極構造となっている。本構造により、異
極性のゲート電極のトランジスタを有するＣＭＯＳ回路
を周辺回路に形成する際に、ゲート電極への不純物導入
をソース／ドレインイオン注入の際に同時に行うことが
でき、工程数の増加を抑制することが可能である。
【００１５】ここで、ゲート電極材料は例えばＰｏｌｙ
−Ｓｉやα−Ｓｉであっても、ＷＳｉとＰｏｌｙ−Ｓｉ
又はＷＳｉとα−Ｓｉを積層したPolycide配線であって
もよい。また、ソース・ドレインと同時にゲート電極上
もＳilicidation を行うSelf-Aligned Silicodation(Sa
licidation) によって形成される場合でもよい。
−Ｓｉやα−Ｓｉであっても、ＷＳｉとＰｏｌｙ−Ｓｉ
又はＷＳｉとα−Ｓｉを積層したPolycide配線であって
もよい。また、ソース・ドレインと同時にゲート電極上
もＳilicidation を行うSelf-Aligned Silicodation(Sa
licidation) によって形成される場合でもよい。
【００１６】また、オフセット絶縁膜はその下のゲート
電極に不純物を導入するために、不純物がドーピングさ
れた絶縁膜とすることが好ましい。この場合、ＰＳＧや
ＢＳＧ等のAs Depositionの状態で不純物を含有した膜
であっても良いし、Ｓｉ０2（ＮＳＧ）にイオン注入に
よって不純物を導入することも可能である。
電極に不純物を導入するために、不純物がドーピングさ
れた絶縁膜とすることが好ましい。この場合、ＰＳＧや
ＢＳＧ等のAs Depositionの状態で不純物を含有した膜
であっても良いし、Ｓｉ０2（ＮＳＧ）にイオン注入に
よって不純物を導入することも可能である。
【００１７】ゲート電極のエッチングは、メモリセル内
はオフセット絶縁膜をマスクとし、周辺回路のエッチン
グはリソグラフィによってパターニングを行ったレジス
トをマスクとして、例えばＥＣＲ（Electronic Cycrotr
om Resonance）エッチング等によって同時にエッチング
を行うことができる。
はオフセット絶縁膜をマスクとし、周辺回路のエッチン
グはリソグラフィによってパターニングを行ったレジス
トをマスクとして、例えばＥＣＲ（Electronic Cycrotr
om Resonance）エッチング等によって同時にエッチング
を行うことができる。
【００１８】また、オフセット絶縁膜を用いたトランジ
スタ構造はメモリセルアレイに限定されるわけではな
く、ゲートアレイ等の場合にも適用することが可能であ
る。 〔実施例１〕以下に、図１〜８を用いて本発明の半導体
装置の製造方法の一実施例について説明する。本実施例
では、メモリアレイ領域にＳ．Ａ．Ｃ．を形成し、周辺
回路に異極性ゲートを形成する場合に関する実施例であ
る。
スタ構造はメモリセルアレイに限定されるわけではな
く、ゲートアレイ等の場合にも適用することが可能であ
る。 〔実施例１〕以下に、図１〜８を用いて本発明の半導体
装置の製造方法の一実施例について説明する。本実施例
では、メモリアレイ領域にＳ．Ａ．Ｃ．を形成し、周辺
回路に異極性ゲートを形成する場合に関する実施例であ
る。
【００１９】まず、図１に示すように、フィールド酸化
及びウェル形成を行う。Ｓｉ基板１１上にＬＯＣＯＳ法
（例えば９５０Ｃ ＷＥＴ酸化）によって、フィールド
酸化膜２１を形成する。次に、ＮＭＯＳＦＥＴを形成す
る領域（第一領域及び第二領域）に、Ｂ+ を例えば２８
０ｋｅＶ ２×１０13／ｃｍ2 の条件でイオン注入を行
ってＰＷＥＬＬ領域（図中第一領域のＰウエル１２−１
ｐ及び第二領域のＰウエル１２−２ｐ）を形成し、ＰＭ
ＯＳＦＥＴを形成する領域にＰｈｏｓ+ を例えば３３０
ｋｅＶ８×１０12／ｃｍ2 の条件でイオン注入を行い、
ＮＷＥＬＬ領域１２−２Ｎを形成する。
及びウェル形成を行う。Ｓｉ基板１１上にＬＯＣＯＳ法
（例えば９５０Ｃ ＷＥＴ酸化）によって、フィールド
酸化膜２１を形成する。次に、ＮＭＯＳＦＥＴを形成す
る領域（第一領域及び第二領域）に、Ｂ+ を例えば２８
０ｋｅＶ ２×１０13／ｃｍ2 の条件でイオン注入を行
ってＰＷＥＬＬ領域（図中第一領域のＰウエル１２−１
ｐ及び第二領域のＰウエル１２−２ｐ）を形成し、ＰＭ
ＯＳＦＥＴを形成する領域にＰｈｏｓ+ を例えば３３０
ｋｅＶ８×１０12／ｃｍ2 の条件でイオン注入を行い、
ＮＷＥＬＬ領域１２−２Ｎを形成する。
【００２０】また、ＷＥＬＬ領域にはトランジスタのPu
nchtrough 阻止を目的とした埋め込み層形成のためのイ
オン注入やＶｔｈ調整のためのイオン注入が行われ、チ
ャネル領域が形成される。そして、図２に示すように、
ゲート酸化膜形成及びゲート電極形成用の導電層形成を
おこなう。例えば、まず、Pyrogenic 酸化（Ｈ2 ／Ｏ2
８５０℃）により、ゲート酸化膜２２を例えば８ｎｍ
形成する。その後、Ｐｏｌｙ−Ｓｉ３１を減圧ＣＶＤ
（例えばＳｉＨ4 を原料ガスとし、堆積温度６２０℃）
により例えば７０ｎｍ堆積する。次に、減圧ＣＶＤ（例
えばＷＦ6 ／ＳｉＣｌ2 Ｈ2 を原料ガスとし、堆積温度
６８０℃）によってＷＳｉを例えば７０ｎｍ堆積し、Ｗ
シリサイド３１ｂとポリシリコン３１ａとでＷポリサイ
ド配線層３２を形成する。
nchtrough 阻止を目的とした埋め込み層形成のためのイ
オン注入やＶｔｈ調整のためのイオン注入が行われ、チ
ャネル領域が形成される。そして、図２に示すように、
ゲート酸化膜形成及びゲート電極形成用の導電層形成を
おこなう。例えば、まず、Pyrogenic 酸化（Ｈ2 ／Ｏ2
８５０℃）により、ゲート酸化膜２２を例えば８ｎｍ
形成する。その後、Ｐｏｌｙ−Ｓｉ３１を減圧ＣＶＤ
（例えばＳｉＨ4 を原料ガスとし、堆積温度６２０℃）
により例えば７０ｎｍ堆積する。次に、減圧ＣＶＤ（例
えばＷＦ6 ／ＳｉＣｌ2 Ｈ2 を原料ガスとし、堆積温度
６８０℃）によってＷＳｉを例えば７０ｎｍ堆積し、Ｗ
シリサイド３１ｂとポリシリコン３１ａとでＷポリサイ
ド配線層３２を形成する。
【００２１】次に、図３に示すように、オフセット酸化
膜堆積、パターニングを行う。まず、オフセット絶縁膜
としてＣＶＤ（例えば、ＳｉＨ4 ／ＰＨ3 ／Ｏ2 を原料
ガスとし、堆積温度４２０℃）によりＰＳＧを例えば１
５０ｎｍ堆積し、続いて、リソグラフィによってレジス
トパターニングを行い、レジストＲ１をマスクとして例
えばフロロカーボン系のガスをエッチングガスとした異
方性エッチングによってＰＳＧをエッチングする。この
とき、オフセット酸化膜２３はメモリセルアレイ領域に
のみ残り、周辺回路部には残らないようにパターニング
を行う。
膜堆積、パターニングを行う。まず、オフセット絶縁膜
としてＣＶＤ（例えば、ＳｉＨ4 ／ＰＨ3 ／Ｏ2 を原料
ガスとし、堆積温度４２０℃）によりＰＳＧを例えば１
５０ｎｍ堆積し、続いて、リソグラフィによってレジス
トパターニングを行い、レジストＲ１をマスクとして例
えばフロロカーボン系のガスをエッチングガスとした異
方性エッチングによってＰＳＧをエッチングする。この
とき、オフセット酸化膜２３はメモリセルアレイ領域に
のみ残り、周辺回路部には残らないようにパターニング
を行う。
【００２２】続いて、Ｏ2 プラズマアッシングにより、
レジストＲ１を剥離する。次いで、図４に示すように、
周辺回路パターニング、エッチングを行う。リソグラフ
ィによってレジストパターニングＲ２を行う。この時、
周辺回路領域のゲート電極部分にのみレジストＲ２が残
るようにパターニングを行う。
レジストＲ１を剥離する。次いで、図４に示すように、
周辺回路パターニング、エッチングを行う。リソグラフ
ィによってレジストパターニングＲ２を行う。この時、
周辺回路領域のゲート電極部分にのみレジストＲ２が残
るようにパターニングを行う。
【００２３】続いて、例えば、Ｃｌ2 ／Ｏ2 をエッチン
グガスとしたＥＣＲエッチングによって、Ｗ−Polycide
３２をエッチングし、ゲート電極パターンを形成する。
このとき、メモリセル部分はオフセット酸化膜２３をマ
スクとして、周辺回路部分はレジストＲ２をマスクとし
てエッチングを行っている。続いて、Ｏ2 プラズマアッ
シングにより、レジストＲ２を剥離する。
グガスとしたＥＣＲエッチングによって、Ｗ−Polycide
３２をエッチングし、ゲート電極パターンを形成する。
このとき、メモリセル部分はオフセット酸化膜２３をマ
スクとして、周辺回路部分はレジストＲ２をマスクとし
てエッチングを行っている。続いて、Ｏ2 プラズマアッ
シングにより、レジストＲ２を剥離する。
【００２４】このように、メモリセル部分のみオフセッ
ト酸化膜を残すプロセスによって、メモリセル部分はオ
フセット酸化膜を用いたゲート電極構造が形成され、周
辺回路部分はオフセット酸化膜を用いないゲート電極３
３’、３４’構造が形成される。
ト酸化膜を残すプロセスによって、メモリセル部分はオ
フセット酸化膜を用いたゲート電極構造が形成され、周
辺回路部分はオフセット酸化膜を用いないゲート電極３
３’、３４’構造が形成される。
【００２５】次に、図５に示すように、ＬＤＤ形成を行
う。ＰＭＯＳ領域（Ｎウエル）をレジストマスクし（図
示せず）、ＮＭＯＳ領域（Ｐウエル）にＡｓ+ を例えば
２０ｋｅＶ ６×１０12／ｃｍ2 の条件でイオン注入を
行い、ＬＤＤ領域１３を形成する。
う。ＰＭＯＳ領域（Ｎウエル）をレジストマスクし（図
示せず）、ＮＭＯＳ領域（Ｐウエル）にＡｓ+ を例えば
２０ｋｅＶ ６×１０12／ｃｍ2 の条件でイオン注入を
行い、ＬＤＤ領域１３を形成する。
【００２６】続いて、ＮＭＯＳ領域（Ｐウエル）をレジ
ストマスクし（図示せず）、ＮウエルにＢＦ2 + を例
えば２０ｋｅＶ ２×１０13／ｃｍ2 の条件でイオン注
入し、ＬＤＤ領域１４を形成する。その後、減圧ＣＶＤ
によりＳｉＯ2 を例えば１５０ｎｍ堆積した後、異方性
エッチングを行うことによってサイドウォール２４を形
成する。
ストマスクし（図示せず）、ＮウエルにＢＦ2 + を例
えば２０ｋｅＶ ２×１０13／ｃｍ2 の条件でイオン注
入し、ＬＤＤ領域１４を形成する。その後、減圧ＣＶＤ
によりＳｉＯ2 を例えば１５０ｎｍ堆積した後、異方性
エッチングを行うことによってサイドウォール２４を形
成する。
【００２７】次に、図６に示すように、ソース／ドレイ
ン領域形成を行う。これには、ＰＭＯＳ領域（Ｎウエ
ル）をレジストマスクし（図示せず）、ＮＭＯＳ領域に
例えばＡｓ+ を２０ｋｅＶ ５×１０15／ｃｍ2 の条件
でイオン注入を行い、ソース・ドレイン領域１５を形成
する。
ン領域形成を行う。これには、ＰＭＯＳ領域（Ｎウエ
ル）をレジストマスクし（図示せず）、ＮＭＯＳ領域に
例えばＡｓ+ を２０ｋｅＶ ５×１０15／ｃｍ2 の条件
でイオン注入を行い、ソース・ドレイン領域１５を形成
する。
【００２８】この時、周辺回路部分ではオフセット酸化
膜がないので、Ｐウエルのゲート電極（ＮＭＯＳ）にも
同時にＡｓ+ がイオン注入され、Ｎ+ 型のゲート電極３
３が形成される。続いて、ＮＭＯＳ領域（Ｐウエル）を
レジストマスクし（図示せず）、ＰＭＯＳ領域（Ｎウエ
ル）にＢＦ2 + を例えば３０ｋｅＶ ４×１０15／ｃｍ
2 のイオン注入を行い、ソース／ドレイン領域１６を形
成する。
膜がないので、Ｐウエルのゲート電極（ＮＭＯＳ）にも
同時にＡｓ+ がイオン注入され、Ｎ+ 型のゲート電極３
３が形成される。続いて、ＮＭＯＳ領域（Ｐウエル）を
レジストマスクし（図示せず）、ＰＭＯＳ領域（Ｎウエ
ル）にＢＦ2 + を例えば３０ｋｅＶ ４×１０15／ｃｍ
2 のイオン注入を行い、ソース／ドレイン領域１６を形
成する。
【００２９】この時、周辺回路部分ではオフセット酸化
膜がないので、Ｎウエルのゲート電極（ＰＭＯＳ）にも
同時にＢＦ2 + がイオン注入され、Ｐ+ 型のゲート電極
３４が形成される。Rapid Thermal Anneal（ＲＴＡ）に
より例えば１０００℃、１０ｓの条件で不純物の活性化
を行いＣＭＯＳを形成する。
膜がないので、Ｎウエルのゲート電極（ＰＭＯＳ）にも
同時にＢＦ2 + がイオン注入され、Ｐ+ 型のゲート電極
３４が形成される。Rapid Thermal Anneal（ＲＴＡ）に
より例えば１０００℃、１０ｓの条件で不純物の活性化
を行いＣＭＯＳを形成する。
【００３０】また、このときオフセット酸化膜２３を構
成するＰＳＧ中のＰｈｏｓがＷ−Polycide中に拡散する
ので、メモリセル内のゲート電極中にＰｈｏｓがドーピ
ングされ、Ｎ+ 型電極が形成される。次に、図７に示す
ように、層間絶縁膜形成、コンタクトホール形成を行
う。まず、ＣＶＤ（例えば ＳｉＨ4 ／Ｏ2 を原料ガス
とし、堆積温度４００℃）によりＳｉＯ2 膜を１００ｎ
ｍ堆積し、層間絶縁膜２５を形成する。
成するＰＳＧ中のＰｈｏｓがＷ−Polycide中に拡散する
ので、メモリセル内のゲート電極中にＰｈｏｓがドーピ
ングされ、Ｎ+ 型電極が形成される。次に、図７に示す
ように、層間絶縁膜形成、コンタクトホール形成を行
う。まず、ＣＶＤ（例えば ＳｉＨ4 ／Ｏ2 を原料ガス
とし、堆積温度４００℃）によりＳｉＯ2 膜を１００ｎ
ｍ堆積し、層間絶縁膜２５を形成する。
【００３１】その後、メモリセル部分のみリソグラフィ
によってレジストパターニングを行い、レジストＲ３を
マスクにフロロカーボン系のガスによって反応性イオン
エッチング（ＲＩＥ）によって異方性エッチングを行
い、コンタクトホールＣＨを形成する。
によってレジストパターニングを行い、レジストＲ３を
マスクにフロロカーボン系のガスによって反応性イオン
エッチング（ＲＩＥ）によって異方性エッチングを行
い、コンタクトホールＣＨを形成する。
【００３２】次に、図８に示すように、第二配線を形成
する。まず、レジスト剥離を行った後、第二配線層とし
てＰｏｌｙ−Ｓｉを５０ｎｍ堆積する。これをリソグラ
フィによってパターニングを行った後エッチングを行っ
て、第二配線パターン３５を形成する。この時、第二配
線３５はコンタクトホールＣＨを介して拡散層１５と導
通している。
する。まず、レジスト剥離を行った後、第二配線層とし
てＰｏｌｙ−Ｓｉを５０ｎｍ堆積する。これをリソグラ
フィによってパターニングを行った後エッチングを行っ
て、第二配線パターン３５を形成する。この時、第二配
線３５はコンタクトホールＣＨを介して拡散層１５と導
通している。
【００３３】本構造では、メモリセル部分にはオフセッ
ト酸化膜２３が形成されているので、Ｓ．Ａ．Ｃ．が適
用することができる。また、周辺回路ではＳ．Ａ．Ｃ．
を適用しないので、オフセット酸化膜を適用しない構造
でも支障はない。本実施例では、メモリセル部分のゲー
ト電極はオフセット酸化膜からＰｈｏｓ拡散によりＮ+
型ゲートが形成され、周辺回路部分ではソース・ドレイ
ンイオン注入により、それぞれソース・ドレイン拡散層
と同極性のＮ+ 型／Ｐ+ 型のゲート電極が形成される。
従って、高性能なＣＭＯＳ回路を構成することができ
る。また、メモリセルやゲートアレイ領域にＳ．Ａ．
Ｃ．を適用することができ、セル面積を縮小できる。
ト酸化膜２３が形成されているので、Ｓ．Ａ．Ｃ．が適
用することができる。また、周辺回路ではＳ．Ａ．Ｃ．
を適用しないので、オフセット酸化膜を適用しない構造
でも支障はない。本実施例では、メモリセル部分のゲー
ト電極はオフセット酸化膜からＰｈｏｓ拡散によりＮ+
型ゲートが形成され、周辺回路部分ではソース・ドレイ
ンイオン注入により、それぞれソース・ドレイン拡散層
と同極性のＮ+ 型／Ｐ+ 型のゲート電極が形成される。
従って、高性能なＣＭＯＳ回路を構成することができ
る。また、メモリセルやゲートアレイ領域にＳ．Ａ．
Ｃ．を適用することができ、セル面積を縮小できる。
【００３４】更に、メモリセルやゲートアレイ領域と周
辺回路部分を別々にリソグラフィパターニングするの
で、近接効果に起因する線幅ばらつきを抑制できる。ま
た、オフセット絶縁膜を堆積する前に、ゲート電極上の
Ｎ+ とＰ+ 領域にそれぞれイオン注入によって不純物を
導入する場合に比較してリソグラフィ工程数を削減でき
る。 〔実施例２〕実施例１では、メモリセル領域のオフセッ
ト酸化膜をＰＳＧで形成し、その後の熱拡散によって、
ゲート電極中にＰｈｏｓをドーピングした（図６）。
辺回路部分を別々にリソグラフィパターニングするの
で、近接効果に起因する線幅ばらつきを抑制できる。ま
た、オフセット絶縁膜を堆積する前に、ゲート電極上の
Ｎ+ とＰ+ 領域にそれぞれイオン注入によって不純物を
導入する場合に比較してリソグラフィ工程数を削減でき
る。 〔実施例２〕実施例１では、メモリセル領域のオフセッ
ト酸化膜をＰＳＧで形成し、その後の熱拡散によって、
ゲート電極中にＰｈｏｓをドーピングした（図６）。
【００３５】本例では、図９のように、第１酸化膜２３
ａをＳｉＯ2 で２０ｎｍ堆積した後、イオン注入によっ
て、高濃度の不純物がＳｉＯ2 の中に含まれるようにＡ
ｓ+やＰｈｏｓ+ のドーピングを行う。続いて、第２酸
化膜２３ｂを１３０ｎｍを堆積し、これらの第１酸化膜
２３ａと第２酸化膜２３ｂとでオフセット酸化膜２３を
構成する。本実施例ではメモリセル以外の領域でもオフ
セット酸化膜中にイオン注入されるが、周辺回路部分は
エッチングの際に除去されるので、周辺回路部分のゲー
ト電極に不純物が拡散することはない。
ａをＳｉＯ2 で２０ｎｍ堆積した後、イオン注入によっ
て、高濃度の不純物がＳｉＯ2 の中に含まれるようにＡ
ｓ+やＰｈｏｓ+ のドーピングを行う。続いて、第２酸
化膜２３ｂを１３０ｎｍを堆積し、これらの第１酸化膜
２３ａと第２酸化膜２３ｂとでオフセット酸化膜２３を
構成する。本実施例ではメモリセル以外の領域でもオフ
セット酸化膜中にイオン注入されるが、周辺回路部分は
エッチングの際に除去されるので、周辺回路部分のゲー
ト電極に不純物が拡散することはない。
【００３６】本実施例では、メモリセル部分のゲート電
極はオフセット酸化膜からのＡｓやＰｈｏｓ拡散により
Ｎ+ 型ゲートが形成され、周辺回路部分ではソース・ド
レインイオン注入によりＮ+ 型／Ｐ+ 型のゲート電極が
形成される。また、実施例１と同様にメモリセル部分の
ゲート電極上にはオフセット酸化膜が形成されているの
で、Ｓ．Ａ．Ｃ．を適用することが可能であり、メモリ
セルを縮小することができる。
極はオフセット酸化膜からのＡｓやＰｈｏｓ拡散により
Ｎ+ 型ゲートが形成され、周辺回路部分ではソース・ド
レインイオン注入によりＮ+ 型／Ｐ+ 型のゲート電極が
形成される。また、実施例１と同様にメモリセル部分の
ゲート電極上にはオフセット酸化膜が形成されているの
で、Ｓ．Ａ．Ｃ．を適用することが可能であり、メモリ
セルを縮小することができる。
【００３７】また、イオン注入の際のドーピングにＢ+
やＢＦ2 + を用いれば、メモリセル部分をＰ+ 型とする
こともできる。本発明は、上述の実施例に限定されるも
のではなく種々の変形が可能であり、例えばゲート電極
材料として、Ｐｏｌｙ−Ｓｉ電極やＴｉＳｉ2 等のSali
cidationに適用することができる。また、メモリーに限
らずゲートアレイなどの半導体装置に適用することがで
きる。
やＢＦ2 + を用いれば、メモリセル部分をＰ+ 型とする
こともできる。本発明は、上述の実施例に限定されるも
のではなく種々の変形が可能であり、例えばゲート電極
材料として、Ｐｏｌｙ−Ｓｉ電極やＴｉＳｉ2 等のSali
cidationに適用することができる。また、メモリーに限
らずゲートアレイなどの半導体装置に適用することがで
きる。
【００３８】
【発明の効果】本発明の半導体装置は、周辺回路におい
て、ＮＭＯＳＦＥＴのゲート電極をＮ + 型、ＰＭＯＳＦ
ＥＴのゲート電極をＰ+ 型とする異極性ゲート構造とす
ることが可能なので、高性能なＣＭＯＳ回路を構築でき
る。
て、ＮＭＯＳＦＥＴのゲート電極をＮ + 型、ＰＭＯＳＦ
ＥＴのゲート電極をＰ+ 型とする異極性ゲート構造とす
ることが可能なので、高性能なＣＭＯＳ回路を構築でき
る。
【００３９】また、本発明の半導体装置の製造方法によ
れば、工程数の増加を抑制しながら上記高性能な半導体
装置を製造することができる。
れば、工程数の増加を抑制しながら上記高性能な半導体
装置を製造することができる。
【図１】本発明の半導体装置の一例を製造する工程を示
す断面図である。
す断面図である。
【図２】図１に続く本発明の半導体装置を製造する工程
を示す断面図である。
を示す断面図である。
【図３】図２に続く本発明の半導体装置を製造する工程
を示す断面図である。
を示す断面図である。
【図４】図３に続く本発明の半導体装置を製造する工程
を示す断面図である。
を示す断面図である。
【図５】図４に続く本発明の半導体装置を製造する工程
を示す断面図である。
を示す断面図である。
【図６】図５に続く本発明の半導体装置を製造する工程
を示す断面図である。
を示す断面図である。
【図７】図６続く本発明の半導体装置を製造する工程を
示す断面図である。
示す断面図である。
【図８】図７に続く本発明の半導体装置を製造する工程
を示す断面図である。
を示す断面図である。
【図９】本発明の半導体装置を製造する他の方法を示す
断面図である。
断面図である。
【図１０】ソース・ドレイン拡散層とゲート電極とに同
時にイオン注入する様子を示す断面図である。
時にイオン注入する様子を示す断面図である。
【図１１】セルフアラインコンタクトホールを示す断面
図である。
図である。
１１ 基板 １２ ウエル １３ Ｎ型ＬＤＤ １４ Ｐ型ＬＤＤ １５ Ｎ型ソース・ドレイン拡散層 １６ Ｐ型ソース・ドレイン拡散層 ２３ オフセット酸化膜 ３１ａ ポリＳｉ ３１ｂ Ｗシリサイド ３２ Ｗポリサイド ３３ 周辺回路トランジスタのＮ型ゲート電
極 ３４ 周辺回路トランジスタのＰ型ゲート電
極
極 ３４ 周辺回路トランジスタのＰ型ゲート電
極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336
Claims (5)
- 【請求項１】第一領域に第一導電型のトランジスタが形
成され、第二領域に第一導電型及び第二導電型のトラン
ジスタが形成された半導体装置において、 第一領域のトランジスタのゲート電極にのみゲート電極
と同じパターンでゲート電極の上に積層されたオフセッ
ト絶縁膜が形成されていることを特徴とする半導体装
置。 - 【請求項２】第一領域がメモリセルアレイである請求項
１記載の半導体装置。 - 【請求項３】第二領域における第一導電型のトランジス
タがＰ+ 型のゲート電極を有するＰＭＯＳ、第二導電型
のトランジスタがＮ+ 型のゲート電極を有するＮＭＯＳ
である請求項１又は２記載の半導体装置。 - 【請求項４】第一領域に第一導電型のトランジスタが形
成され、第二領域に第一導電型及び第二導電型のトラン
ジスタが形成され、第一領域のトランジスタのゲート電
極にのみゲート電極と同じパターンでゲート電極の上に
積層されたオフセット絶縁膜が形成されている半導体装
置の製造方法であって、 第一領域のゲート電極のパターニングをオフセット絶縁
膜をマスクとして行う一方、第二領域のデート電極のパ
ターニングをレジストをマスクとして行うことを特徴と
する半導体装置の製造方法。 - 【請求項５】第一領域に第一導電型のトランジスタが形
成され、第二領域に第一導電型及び第二導電型のトラン
ジスタが形成され、第一領域のトランジスタのゲート電
極にのみゲート電極と同じパターンでゲート電極の上に
積層されたオフセット絶縁膜が形成されている半導体装
置の製造方法であって、 第二領域のＰＭＯＳのゲート電極にＰ+ 型の不純物イオ
ン注入を行い、ＮＭＯＳのゲート電極にＮ+ 型不純物の
イオン注入を行うと共に、第一領域のトランジスタのゲ
ート電極への不純物ドーピングをオフセット絶縁膜から
の熱拡散によって行うことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230234A JPH0974143A (ja) | 1995-09-07 | 1995-09-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230234A JPH0974143A (ja) | 1995-09-07 | 1995-09-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974143A true JPH0974143A (ja) | 1997-03-18 |
Family
ID=16904642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7230234A Pending JPH0974143A (ja) | 1995-09-07 | 1995-09-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974143A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000311991A (ja) * | 1999-03-22 | 2000-11-07 | Infineon Technol North America Corp | Ｄｒａｍ、ｄｒａｍの形成方法、ダイナミックランダムアクセスメモリを形成する方法、および積層体の形成方法 |
| JP2002100746A (ja) * | 2000-09-21 | 2002-04-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2003142601A (ja) * | 2001-11-01 | 2003-05-16 | Hynix Semiconductor Inc | 半導体素子のｃｍｏｓ及びその製造方法 |
-
1995
- 1995-09-07 JP JP7230234A patent/JPH0974143A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000311991A (ja) * | 1999-03-22 | 2000-11-07 | Infineon Technol North America Corp | Ｄｒａｍ、ｄｒａｍの形成方法、ダイナミックランダムアクセスメモリを形成する方法、および積層体の形成方法 |
| JP2002100746A (ja) * | 2000-09-21 | 2002-04-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2003142601A (ja) * | 2001-11-01 | 2003-05-16 | Hynix Semiconductor Inc | 半導体素子のｃｍｏｓ及びその製造方法 |
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