JPH10189765A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10189765A JPH10189765A JP8345470A JP34547096A JPH10189765A JP H10189765 A JPH10189765 A JP H10189765A JP 8345470 A JP8345470 A JP 8345470A JP 34547096 A JP34547096 A JP 34547096A JP H10189765 A JPH10189765 A JP H10189765A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】 （修正有）
【課題】 エミッタ引き出し電極とゲート電極を共用化
するＢｉＣＭＯＳの製造方法において、エミッタ引き出
し電極に、ＰＭＯＳのソース・ドレインおよびグラフト
ベース形成時の高濃度Ｐ型不純物が注入されるのを防止
する。 【解決手段】 エミッタ引き出し電極上のみに絶縁膜を
残し、ゲート電極と同時にパターニングすることによ
り、ＰＭＯＳのソース・ドレインおよびグラフトベース
形成時の高濃度のＰ型不純物がエミッタ引き出し電極に
注入されるのを防止し、エミッタ抵抗の上昇、ばらつき
を防止する。
するＢｉＣＭＯＳの製造方法において、エミッタ引き出
し電極に、ＰＭＯＳのソース・ドレインおよびグラフト
ベース形成時の高濃度Ｐ型不純物が注入されるのを防止
する。 【解決手段】 エミッタ引き出し電極上のみに絶縁膜を
残し、ゲート電極と同時にパターニングすることによ
り、ＰＭＯＳのソース・ドレインおよびグラフトベース
形成時の高濃度のＰ型不純物がエミッタ引き出し電極に
注入されるのを防止し、エミッタ抵抗の上昇、ばらつき
を防止する。
Description
【発明の属する技術分野】本発明は、特に、半導体基板
上に形成されたバイポーラトランジスタと、相補型電界
効果型トランジスタ（以下、ＣＭＯＳと記す）を合わせ
持った半導体集積回路装置の製造方法に関する。
上に形成されたバイポーラトランジスタと、相補型電界
効果型トランジスタ（以下、ＣＭＯＳと記す）を合わせ
持った半導体集積回路装置の製造方法に関する。
【０００１】
【従来の技術】バイポーラトランジスタの持つ高速動作
・高駆動能力およびＣＭＯＳの低消費電力の両方の性質
を兼ね備え、これを同一基板に形成した半導体集積回路
装置（以下、ＢｉＣＭＯＳと記す）技術は、近年の低消
費電力化および高速化の要求を実現するための最も有効
な手法の一つである。
・高駆動能力およびＣＭＯＳの低消費電力の両方の性質
を兼ね備え、これを同一基板に形成した半導体集積回路
装置（以下、ＢｉＣＭＯＳと記す）技術は、近年の低消
費電力化および高速化の要求を実現するための最も有効
な手法の一つである。
【０００２】また、ＢｉＣＭＯＳは、ＣＭＯＳとバイポ
ーラを合わせ持つため、製造工程での工程数が多くなる
ため低コスト化の要求がある。
ーラを合わせ持つため、製造工程での工程数が多くなる
ため低コスト化の要求がある。
【０００３】これを実現する試みが、特開平４−７４４
３４および特開平８−５５９２４に報告されている。
３４および特開平８−５５９２４に報告されている。
【０００４】まず、第１の従来技術である特開平４−７
４４３４を図５（ａ）〜（ｃ）および図６（ａ）〜
（ｃ）を用いて簡単に説明する。
４４３４を図５（ａ）〜（ｃ）および図６（ａ）〜
（ｃ）を用いて簡単に説明する。
【０００５】第１の従来技術は、エミッタ引き出しのポ
リシリコンとＮＭＯＳおよびＰＭＯＳのゲートポリシリ
コンをＮ+ 型にドープして、その後、パターニングを同
時に行ったものである。
リシリコンとＮＭＯＳおよびＰＭＯＳのゲートポリシリ
コンをＮ+ 型にドープして、その後、パターニングを同
時に行ったものである。
【０００６】まず、図５（ａ）に示したように、Ｐ型シ
リコン基板３０１にＮ+ 埋込層３０３とＰ+ 埋込層３０
２とを形成した後、Ｎ型エピタキシャル層３０４を成長
し更にＮウエル３０６、Ｐウエル３０５を形成する。
リコン基板３０１にＮ+ 埋込層３０３とＰ+ 埋込層３０
２とを形成した後、Ｎ型エピタキシャル層３０４を成長
し更にＮウエル３０６、Ｐウエル３０５を形成する。
【０００７】次に、ＬＯＣＯＳ法によるフィールド酸化
膜３０７を形成した後、ゲート酸化膜３０８を形成し、
マスク９０１を用いて硼素をイオン注入して、Ｐ型ベー
ス領域３０９を形成する。
膜３０７を形成した後、ゲート酸化膜３０８を形成し、
マスク９０１を用いて硼素をイオン注入して、Ｐ型ベー
ス領域３０９を形成する。
【０００８】次に、図３（ｂ）に示すように、エミッタ
コンタクト３１０とコレクタコンタクト３１１とをマス
ク９０２を用いて開口する。
コンタクト３１０とコレクタコンタクト３１１とをマス
ク９０２を用いて開口する。
【０００９】次に図３（ｃ）に示すように、全面にポリ
シリコン３１２を堆積し、ヒ素をイオン注入する。
シリコン３１２を堆積し、ヒ素をイオン注入する。
【００１０】次に、図６（ａ）に示すように、マスク９
０３を用いてリンを注入する。
０３を用いてリンを注入する。
【００１１】次に、図６（ｂ）に示すように、ポリシリ
コン３１２を選択的にエッチングしてエミッタポリシリ
コン３１４、コレクタポリシリコン３１５、ゲートポリ
シリコン３１３を形成する。
コン３１２を選択的にエッチングしてエミッタポリシリ
コン３１４、コレクタポリシリコン３１５、ゲートポリ
シリコン３１３を形成する。
【００１２】ここで、イオン注入したヒ素はエミッタ拡
散層３１７（後述）を形成するための不純物であり、リ
ンはコレクタ拡散層３１８（後述）とＮ型のゲートポリ
シリコン３１３とを形成するための不純物である。
散層３１７（後述）を形成するための不純物であり、リ
ンはコレクタ拡散層３１８（後述）とＮ型のゲートポリ
シリコン３１３とを形成するための不純物である。
【００１３】次に、図６（ｃ）に示すように、Ｎ型ＬＤ
Ｄ層３２０、Ｐ型ＬＤＤ層３２１を形成し、全面に酸化
膜を堆積してからＲＩＥ法によりエッチバックして、酸
化膜からなるサイドウォール３１９を形成する。
Ｄ層３２０、Ｐ型ＬＤＤ層３２１を形成し、全面に酸化
膜を堆積してからＲＩＥ法によりエッチバックして、酸
化膜からなるサイドウォール３１９を形成する。
【００１４】次に、Ｎ+ 型ソース・ドレイン３２２が形
成され、Ｐ+ 型ソース・ドレイン３２３とグラフトベー
ス３１６は同時に形成される。
成され、Ｐ+ 型ソース・ドレイン３２３とグラフトベー
ス３１６は同時に形成される。
【００１５】次に、熱処理することにより、エミッタ拡
散層３１７とコレクタ拡散層３１８とが形成され、Ｂｉ
ＣＭＯＳ集積回路の素子部が完成する。
散層３１７とコレクタ拡散層３１８とが形成され、Ｂｉ
ＣＭＯＳ集積回路の素子部が完成する。
【００１６】次に、第２の従来技術である特開平８−５
５９２４を図７（ａ）〜（ｃ）および図８（ａ）〜
（ｃ）を用いて簡単に説明する。
５９２４を図７（ａ）〜（ｃ）および図８（ａ）〜
（ｃ）を用いて簡単に説明する。
【００１７】第２の従来技術は、エミッタ引き出しのポ
リシリコンとＮＭＯＳのゲートポリシリコンをＮ+ 型に
ドープし、また、ＰＭＯＳのゲートポリシリコンをＰ+
型にドープして、その後、パターニングを同時に行った
ものである。
リシリコンとＮＭＯＳのゲートポリシリコンをＮ+ 型に
ドープし、また、ＰＭＯＳのゲートポリシリコンをＰ+
型にドープして、その後、パターニングを同時に行った
ものである。
【００１８】まず、図７（ａ）に示したように、公知の
方法を用いてＰ型シリコン基板４０１にＮ+ 埋込層４０
３、Ｐ+ 埋込層４０２、Ｎウエル４０６、Ｐウエル４０
５を形成し、３０ｎｍ程度の第１の酸化膜４０４を通
し、マスク９１１を用いて硼素を例えば１０ｋｅＶで
７．０Ｅ１３ｃｍ-2イオン注入して、Ｐ型ベース領域４
０９を形成する。
方法を用いてＰ型シリコン基板４０１にＮ+ 埋込層４０
３、Ｐ+ 埋込層４０２、Ｎウエル４０６、Ｐウエル４０
５を形成し、３０ｎｍ程度の第１の酸化膜４０４を通
し、マスク９１１を用いて硼素を例えば１０ｋｅＶで
７．０Ｅ１３ｃｍ-2イオン注入して、Ｐ型ベース領域４
０９を形成する。
【００１９】次に、図７（ｂ）に示すように、第１の酸
化膜４０４を除去後、１０ｎｍのゲート酸化膜４０８が
熱酸化によって形成され、次に、マスク９１２によって
エミッタコンタクト４１０部のゲート酸化膜４０８が例
えば１０％ＨＦで１０秒間選択的にエッチングすること
によって除去される。
化膜４０４を除去後、１０ｎｍのゲート酸化膜４０８が
熱酸化によって形成され、次に、マスク９１２によって
エミッタコンタクト４１０部のゲート酸化膜４０８が例
えば１０％ＨＦで１０秒間選択的にエッチングすること
によって除去される。
【００２０】次に、図７（ｃ）に示すように、全面に約
３５０ｎｍのポリシリコン４１２がＬＰＣＶＤの方法で
堆積され、マスク９１３によってＰＭＯＳのゲートが形
成される領域に、例えば、硼素が２０ｋｅＶで２Ｅ１５
ｃｍ-2注入される。
３５０ｎｍのポリシリコン４１２がＬＰＣＶＤの方法で
堆積され、マスク９１３によってＰＭＯＳのゲートが形
成される領域に、例えば、硼素が２０ｋｅＶで２Ｅ１５
ｃｍ-2注入される。
【００２１】次に、図８（ａ）に示すように、マスク９
１４を用いてエミッタおよびＮＭＯＳのゲートが形成さ
れる領域に、ヒ素あるいはヒ素とリンの化合物、例え
ば、ヒ素が１００ｋｅＶで１Ｅ１６ｃｍ-2注入される。
１４を用いてエミッタおよびＮＭＯＳのゲートが形成さ
れる領域に、ヒ素あるいはヒ素とリンの化合物、例え
ば、ヒ素が１００ｋｅＶで１Ｅ１６ｃｍ-2注入される。
【００２２】次に、図８（ｂ）に示すように、ポリシリ
コン４１２を選択エッチングしてエミッタポリシリコン
４１４、ゲートポリシリコン４１３が形成される。
コン４１２を選択エッチングしてエミッタポリシリコン
４１４、ゲートポリシリコン４１３が形成される。
【００２３】次に、図８（ｃ）に示すように、公知の技
術を用いて、Ｎ型ＬＤＤ層４２０、Ｐ型ＬＤＤ層４２１
を形成し、全面に誘電体層を堆積してから異方性エッチ
ングによりエッチバックして、好ましくは薄い（シリコ
ン）酸化物上の（シリコン）窒化物もしくは、（シリコ
ン）酸化物からなるサイドウォール４１９を形成する。
術を用いて、Ｎ型ＬＤＤ層４２０、Ｐ型ＬＤＤ層４２１
を形成し、全面に誘電体層を堆積してから異方性エッチ
ングによりエッチバックして、好ましくは薄い（シリコ
ン）酸化物上の（シリコン）窒化物もしくは、（シリコ
ン）酸化物からなるサイドウォール４１９を形成する。
【００２４】次に、Ｎ+ 型ソース・ドレイン４２２が形
成され、Ｐ+ 型ソース・ドレイン４２３とグラフトベー
ス４１６が同時に形成されて、最後に熱処理が施され
る。
成され、Ｐ+ 型ソース・ドレイン４２３とグラフトベー
ス４１６が同時に形成されて、最後に熱処理が施され
る。
【００２５】この際に、ＰＭＯＳのゲートは、Ｐ+ 型ソ
ース・ドレイン４２３のイオン注入時に、また、ＮＭＯ
Ｓのゲートは、Ｎ+ 型ソース・ドレイン４２２のイオン
注入時にそれぞれドーピングが実行される。
ース・ドレイン４２３のイオン注入時に、また、ＮＭＯ
Ｓのゲートは、Ｎ+ 型ソース・ドレイン４２２のイオン
注入時にそれぞれドーピングが実行される。
【００２６】前述の方法が完了した後、ゲートポリシリ
コン４１３、Ｐ+ 型ソース・ドレイン４２３、Ｎ+ 型ソ
ース・ドレイン４２２、エミッタポリシリコン４１４上
が公知の技術によってシリサイド化されても良い。
コン４１３、Ｐ+ 型ソース・ドレイン４２３、Ｎ+ 型ソ
ース・ドレイン４２２、エミッタポリシリコン４１４上
が公知の技術によってシリサイド化されても良い。
【００２７】
【発明が解決しようとする課題】本発明が解決しようと
する課題を図９（ａ）〜（ｃ）を用いて説明する。
する課題を図９（ａ）〜（ｃ）を用いて説明する。
【００２８】本発明が解決すべき問題点は、ゲートポリ
シリコンとエミッタポリシリコンの配線層の共用化を行
う従来技術において、Ｎ+ 型のエミッタポリシリコンと
Ｐ+型のグラフトベースの間には、図９（ａ）に示した
ＷＥＢの大きさの距離が存在し、グラフトベース形成工
程での、フォトレジストの露光工程で位置合せのずれ量
よりも大きなマージンがあったが、バイポーラトランジ
スタのスケーリング（縮小化、微細化）が進んでいく
と、図９（ｂ）に示したように、ＷＥＢは小さくなり、
Ｐ+ 型のグラフトベース形成工程での、フォトレジスト
の露光工程で位置合せのずれが生じると、図９（ｃ）に
示したようにエミッタポリシリコン上にマスク９１６が
開口し、例えば１Ｅ１５ｃｍ-2の高濃度なＰ型の不純物
が注入されてまう。
シリコンとエミッタポリシリコンの配線層の共用化を行
う従来技術において、Ｎ+ 型のエミッタポリシリコンと
Ｐ+型のグラフトベースの間には、図９（ａ）に示した
ＷＥＢの大きさの距離が存在し、グラフトベース形成工
程での、フォトレジストの露光工程で位置合せのずれ量
よりも大きなマージンがあったが、バイポーラトランジ
スタのスケーリング（縮小化、微細化）が進んでいく
と、図９（ｂ）に示したように、ＷＥＢは小さくなり、
Ｐ+ 型のグラフトベース形成工程での、フォトレジスト
の露光工程で位置合せのずれが生じると、図９（ｃ）に
示したようにエミッタポリシリコン上にマスク９１６が
開口し、例えば１Ｅ１５ｃｍ-2の高濃度なＰ型の不純物
が注入されてまう。
【００２９】これによって、 （１）バイポーラトランジスタのエミッタ抵抗の増加お
よび、エミッタ抵抗の抵抗値のばらつきの増加 （２）バイポーラトランジスタの電流増幅率の減少およ
び、電流増幅率のばらつきの増加 等、のバイポーラトランジスタの特性劣化が生じてしま
う。
よび、エミッタ抵抗の抵抗値のばらつきの増加 （２）バイポーラトランジスタの電流増幅率の減少およ
び、電流増幅率のばらつきの増加 等、のバイポーラトランジスタの特性劣化が生じてしま
う。
【００３０】したがって、本発明の目的は、ゲートポリ
シリコンとエミッタポリシリコンの配線層の共用化を行
う場合、バイポーラトランジスタのスケーリングが進ん
でも、バイポーラトランジスタのグラフトベースの形成
工程において、エミッタポリシリコンに高濃度なＰ型の
不純物が注入されるのを防ぐことによって、上記バイポ
ーラトランジスタの特性劣化を防ぐことのできる半導体
装置の製造方法を提供することにある。
シリコンとエミッタポリシリコンの配線層の共用化を行
う場合、バイポーラトランジスタのスケーリングが進ん
でも、バイポーラトランジスタのグラフトベースの形成
工程において、エミッタポリシリコンに高濃度なＰ型の
不純物が注入されるのを防ぐことによって、上記バイポ
ーラトランジスタの特性劣化を防ぐことのできる半導体
装置の製造方法を提供することにある。
【００３１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面にゲート酸化膜を形成し、
エミッタコンタクトを開口する工程と、前記ゲート酸化
膜上に導電膜と絶縁膜を形成する工程と、前記エミッタ
コンタクト領域を含む領域に前記絶縁膜を選択的に残す
工程と、ゲート電極を形成するためのマスク、もしく
は、ゲート電極とエミッタ引き出し電極の引き出し部を
形成するためのマスクを形成する工程と、ゲート電極、
エミッタ引き出し電極を同時に形成する工程とを含むこ
とを特徴として構成される。
造方法は、半導体基板の表面にゲート酸化膜を形成し、
エミッタコンタクトを開口する工程と、前記ゲート酸化
膜上に導電膜と絶縁膜を形成する工程と、前記エミッタ
コンタクト領域を含む領域に前記絶縁膜を選択的に残す
工程と、ゲート電極を形成するためのマスク、もしく
は、ゲート電極とエミッタ引き出し電極の引き出し部を
形成するためのマスクを形成する工程と、ゲート電極、
エミッタ引き出し電極を同時に形成する工程とを含むこ
とを特徴として構成される。
【００３２】本発明の半導体装置の製造方法によれば、
エミッタポリシリコンの形成予定領域上にあらかじめ絶
縁膜を形成し、ゲートポリシリコンおよびエミッタポリ
シリコンの形成工程で、エミッタポリシリコンは絶縁膜
もしくは絶縁膜とフォトレジストを、ゲートポリシリコ
ンはフォトレジストをエッチング時のマスクとして、ポ
リシリエッチングを行うことにより、エミッタポリシリ
コン上の、少なくともグラフトベース形成工程でイオン
注入が行われる可能性のある領域上に絶縁膜を残すこと
ができ、これがＰ+ 型のグラフトベースの形成工程にお
けるイオン注入のマスクとなるので、高濃度なＰ型の不
純物がエミッタポリシリコンに注入されるのを防ぐこと
ができる。
エミッタポリシリコンの形成予定領域上にあらかじめ絶
縁膜を形成し、ゲートポリシリコンおよびエミッタポリ
シリコンの形成工程で、エミッタポリシリコンは絶縁膜
もしくは絶縁膜とフォトレジストを、ゲートポリシリコ
ンはフォトレジストをエッチング時のマスクとして、ポ
リシリエッチングを行うことにより、エミッタポリシリ
コン上の、少なくともグラフトベース形成工程でイオン
注入が行われる可能性のある領域上に絶縁膜を残すこと
ができ、これがＰ+ 型のグラフトベースの形成工程にお
けるイオン注入のマスクとなるので、高濃度なＰ型の不
純物がエミッタポリシリコンに注入されるのを防ぐこと
ができる。
【００３３】
【発明の実施の形態】まず、本発明の第１の実施例を、
図１（ａ）〜（ｃ）および図２（ａ）〜（ｃ）を用いて
説明する。
図１（ａ）〜（ｃ）および図２（ａ）〜（ｃ）を用いて
説明する。
【００３４】図１（ａ）は、従来技術を用いて、Ｐ型シ
リコン基板１０１にＮ+ 埋込層１０３とＰ+ 埋込層１０
２とを形成した後、Ｎ型エピタキシャル層１０４を成長
し更にＮウエル１０６、Ｐウエル１０５を形成し、次
に、公知の方法により２００〜５００ｎｍのフィールド
酸化膜１０７を形成し、熱酸化により３〜１０ｎｍのゲ
ート酸化膜１０８を形成し、フォトレジスト等のマスク
８０１を用いて硼素をイオン注入して、Ｐ型ベース領域
１０９を形成したものである。
リコン基板１０１にＮ+ 埋込層１０３とＰ+ 埋込層１０
２とを形成した後、Ｎ型エピタキシャル層１０４を成長
し更にＮウエル１０６、Ｐウエル１０５を形成し、次
に、公知の方法により２００〜５００ｎｍのフィールド
酸化膜１０７を形成し、熱酸化により３〜１０ｎｍのゲ
ート酸化膜１０８を形成し、フォトレジスト等のマスク
８０１を用いて硼素をイオン注入して、Ｐ型ベース領域
１０９を形成したものである。
【００３５】次に、図１（ｂ）は、フォトレジスト等の
マスク８０２を用いてエミッタコンタクト１１０上のゲ
ート酸化膜１０８を、例えばウェットエッチング、ドラ
イエッチングなどにより選択的に除去したものである。
マスク８０２を用いてエミッタコンタクト１１０上のゲ
ート酸化膜１０８を、例えばウェットエッチング、ドラ
イエッチングなどにより選択的に除去したものである。
【００３６】次に、図１（ｃ）は、ウエハー表面全面
に、１００〜５００ｎｍのポリシリコン１１２を成長さ
せたものである。この時、ポリシリコンはノンドープも
しくは、１Ｅ１７〜１Ｅ２１ｃｍ-3、但し、好適には、
１Ｅ１８〜１Ｅ２０ｃｍ-3の濃度のリンもしくはヒ素等
のＮ型の不純物を含んだ状態で公知のＣＶＤ法を用いて
成長させると良い。
に、１００〜５００ｎｍのポリシリコン１１２を成長さ
せたものである。この時、ポリシリコンはノンドープも
しくは、１Ｅ１７〜１Ｅ２１ｃｍ-3、但し、好適には、
１Ｅ１８〜１Ｅ２０ｃｍ-3の濃度のリンもしくはヒ素等
のＮ型の不純物を含んだ状態で公知のＣＶＤ法を用いて
成長させると良い。
【００３７】さらに、ポリシリコン成長後、フォトレジ
スト等のマスク８０３を用いて、エミッタポリシリコン
の形成予定領域を含む領域を開口し、例えば、ポリシリ
コン中のトータルの濃度が、１Ｅ１９〜１Ｅ２１ｃｍ-3
の濃度になるように、例えば５〜７０ｋｅＶでリンもし
くはヒ素等のＮ型の不純物をイオン注入したものであ
る。
スト等のマスク８０３を用いて、エミッタポリシリコン
の形成予定領域を含む領域を開口し、例えば、ポリシリ
コン中のトータルの濃度が、１Ｅ１９〜１Ｅ２１ｃｍ-3
の濃度になるように、例えば５〜７０ｋｅＶでリンもし
くはヒ素等のＮ型の不純物をイオン注入したものであ
る。
【００３８】尚、前述のポリシリコン成長で、不純物を
高濃度に含んだポリシリコンが成長された場合にはこの
工程は必要ないのは明らかである。
高濃度に含んだポリシリコンが成長された場合にはこの
工程は必要ないのは明らかである。
【００３９】次に、図２（ａ）は、ウエハー表面全面
に、１００〜３００ｎｍのシリコン酸化膜、シリコン窒
化膜等の第１の絶縁膜１２４を公知のＣＶＤ法等により
成長し、エミッタポリシリコンの形成予定領域にフォト
レジスト等のマスク８０４を形成したものである。
に、１００〜３００ｎｍのシリコン酸化膜、シリコン窒
化膜等の第１の絶縁膜１２４を公知のＣＶＤ法等により
成長し、エミッタポリシリコンの形成予定領域にフォト
レジスト等のマスク８０４を形成したものである。
【００４０】次に、図２（ｂ）は、前記第１の絶縁膜１
２４を公知の異方性エッチング技術によってパターニン
グした後、マスク８０４を除去し、ゲートポリシリコン
形成のためのフォトレジスト等のマスク８０５を形成
し、公知の技術により選択的にポリシリコンをエッチン
グしたものである。
２４を公知の異方性エッチング技術によってパターニン
グした後、マスク８０４を除去し、ゲートポリシリコン
形成のためのフォトレジスト等のマスク８０５を形成
し、公知の技術により選択的にポリシリコンをエッチン
グしたものである。
【００４１】尚、この際に、エミッタポリシリコンは第
１の絶縁膜１２４が、また、ゲートポリシリコンはフォ
トレジスト等のマスク８０５がエッチングのマスクとな
る。
１の絶縁膜１２４が、また、ゲートポリシリコンはフォ
トレジスト等のマスク８０５がエッチングのマスクとな
る。
【００４２】次に、図２（ｃ）は、従来技術と同様、公
知の技術を用いて、Ｎ型ＬＤＤ層１２０、Ｐ型ＬＤＤ層
１２１を形成し、全面に３０〜２００ｎｍのシリコン酸
化膜、シリコン窒化膜等の絶縁膜を、例えば公知のＣＶ
Ｄ技術により成長させた後、公知の異方性エッチングに
よりエッチバックしてサイドウォール１１９を形成し、
この後Ｎ+ 型ソース・ドレイン１２２が形成され、Ｐ+
型ソース・ドレイン１２３とグラフトベース１１６が同
時に形成されて、最後に熱処理が施される。
知の技術を用いて、Ｎ型ＬＤＤ層１２０、Ｐ型ＬＤＤ層
１２１を形成し、全面に３０〜２００ｎｍのシリコン酸
化膜、シリコン窒化膜等の絶縁膜を、例えば公知のＣＶ
Ｄ技術により成長させた後、公知の異方性エッチングに
よりエッチバックしてサイドウォール１１９を形成し、
この後Ｎ+ 型ソース・ドレイン１２２が形成され、Ｐ+
型ソース・ドレイン１２３とグラフトベース１１６が同
時に形成されて、最後に熱処理が施される。
【００４３】尚、グラフトベース１１６の形成の際に、
エミッタポリシリコンは第１の絶縁膜１２４で完全に覆
われているため、高濃度なＰ型不純物が注入されること
はない。
エミッタポリシリコンは第１の絶縁膜１２４で完全に覆
われているため、高濃度なＰ型不純物が注入されること
はない。
【００４４】更に、図面には示していないが、前述の方
法が完了した後、第２の従来技術と同様に、ゲートポリ
シリコン１１３、Ｐ+ 型ソース・ドレイン１２３、Ｎ+
型ソース・ドレイン１２２、グラフトベース１１６の表
面が公知の技術によってシリサイド化されても良い。ま
た、この時に、エミッタポリシリコンは第１の絶縁膜１
２４で完全に覆われているためシリサイド化されない。
法が完了した後、第２の従来技術と同様に、ゲートポリ
シリコン１１３、Ｐ+ 型ソース・ドレイン１２３、Ｎ+
型ソース・ドレイン１２２、グラフトベース１１６の表
面が公知の技術によってシリサイド化されても良い。ま
た、この時に、エミッタポリシリコンは第１の絶縁膜１
２４で完全に覆われているためシリサイド化されない。
【００４５】次に、図１０（ａ）、（ｂ）を用いて、更
にスケーリングを進めた場合について説明する。
にスケーリングを進めた場合について説明する。
【００４６】本発明の第１の実施例では、図２（ｃ）に
示したように、エミッタポリシリコン１１４上は、第１
の絶縁膜１２４によって完全に覆われた構造となってお
り、図１０（ａ）に示した平面図、および断面図と同じ
構造となっている。
示したように、エミッタポリシリコン１１４上は、第１
の絶縁膜１２４によって完全に覆われた構造となってお
り、図１０（ａ）に示した平面図、および断面図と同じ
構造となっている。
【００４７】一般に、バイポーラトランジスタの高性能
化、高速化を更に追及するためには、図１０（ａ）に示
したベース拡散層幅６１０をスケーリングする必要があ
る。
化、高速化を更に追及するためには、図１０（ａ）に示
したベース拡散層幅６１０をスケーリングする必要があ
る。
【００４８】ところが、バイポーラトランジスタのベー
ス拡散層幅６１０をスケーリングしようとした場合、金
属配線６０９の配線幅と配線間隔を同時に狭くする必要
が生じるが、バイポーラトランジスタではエミッタ電極
とコレクタ電極には、数ｍＡ〜数十ｍＡの大きな電流が
流れるので、金属配線６０９の配線幅を狭くするとエレ
クトロマイグレーションに対する耐性が劣化し、金属配
線の信頼性が損われる。このため、金属配線６０９の配
線幅を狭くすることなしに、スケーリングを実現する方
法が望まれる。
ス拡散層幅６１０をスケーリングしようとした場合、金
属配線６０９の配線幅と配線間隔を同時に狭くする必要
が生じるが、バイポーラトランジスタではエミッタ電極
とコレクタ電極には、数ｍＡ〜数十ｍＡの大きな電流が
流れるので、金属配線６０９の配線幅を狭くするとエレ
クトロマイグレーションに対する耐性が劣化し、金属配
線の信頼性が損われる。このため、金属配線６０９の配
線幅を狭くすることなしに、スケーリングを実現する方
法が望まれる。
【００４９】これを実現するための１つの方法を図１０
（ｂ）の平面図と断面図に示す。
（ｂ）の平面図と断面図に示す。
【００５０】図１０（ｂ）において、平面図からもわか
るように、スケーリングを行うことにより、図１０
（ａ）と比べエミッタポリシリコン６０５の配線の長さ
が長くなっていることがわかる。
るように、スケーリングを行うことにより、図１０
（ａ）と比べエミッタポリシリコン６０５の配線の長さ
が長くなっていることがわかる。
【００５１】ここで、本発明の第１の実施例に記載した
技術をそのまま用いると、エミッタ抵抗の増加を防ぐこ
とはできない。そこで、この問題を解決するための具体
的な方法として、本発明の第２の実施例を以下に示す。
技術をそのまま用いると、エミッタ抵抗の増加を防ぐこ
とはできない。そこで、この問題を解決するための具体
的な方法として、本発明の第２の実施例を以下に示す。
【００５２】本発明の第２の実施例による製造方法を、
図３（ａ）〜（ｃ）および図４（ａ）〜（ｃ）を用いて
説明する。
図３（ａ）〜（ｃ）および図４（ａ）〜（ｃ）を用いて
説明する。
【００５３】尚、図３（ｂ）、（ｃ）および図４（ａ）
〜（ｃ）のバイポーラトランジスタ部の断面図は、説明
をより分かり易くするために、図３（ａ）におけるＥ−
Ｆ部の断面を示している。
〜（ｃ）のバイポーラトランジスタ部の断面図は、説明
をより分かり易くするために、図３（ａ）におけるＥ−
Ｆ部の断面を示している。
【００５４】また、本発明の第２の実施例の断面図は、
図１０（ｂ）と同様であることは説明するまでもない。
図１０（ｂ）と同様であることは説明するまでもない。
【００５５】まず、本発明の第１の実施例と同様の方法
を用い、図１（ｃ）に示した断面構造まで形成され、次
に、図３（ａ）に示したように、ウエハー表面全面に１
００〜３００ｎｍのシリコン酸化膜、シリコン窒化膜等
の第２の絶縁膜２２４を公知のＣＶＤ法等により成長
し、エミッタポリシリコンの上の少なくとも、バイポー
ラトランジスタのグラフトベース形成の露光工程での位
置合せずれにより、高濃度なＰ型の不純物が注入される
可能性のある領域を完全に覆うように絶縁膜２２４が形
成されている。
を用い、図１（ｃ）に示した断面構造まで形成され、次
に、図３（ａ）に示したように、ウエハー表面全面に１
００〜３００ｎｍのシリコン酸化膜、シリコン窒化膜等
の第２の絶縁膜２２４を公知のＣＶＤ法等により成長
し、エミッタポリシリコンの上の少なくとも、バイポー
ラトランジスタのグラフトベース形成の露光工程での位
置合せずれにより、高濃度なＰ型の不純物が注入される
可能性のある領域を完全に覆うように絶縁膜２２４が形
成されている。
【００５６】次に、図３（ｂ）は、ゲート電極およびエ
ミッタポリシリコンの引き出し部形成のため、フォトレ
ジスト等のマスク８０６が形成され、エミッタポリシリ
コンは第２の絶縁膜２２４およびマスク８０６を、ま
た、ゲートポリシリコンはマスク８０６をエッチングの
マスクとすることにより、公知の異方性ポリシリコンエ
ッチングによって、エミッタポリシリコン２１４とゲー
トポリシリコン２１３が形成されたものである。
ミッタポリシリコンの引き出し部形成のため、フォトレ
ジスト等のマスク８０６が形成され、エミッタポリシリ
コンは第２の絶縁膜２２４およびマスク８０６を、ま
た、ゲートポリシリコンはマスク８０６をエッチングの
マスクとすることにより、公知の異方性ポリシリコンエ
ッチングによって、エミッタポリシリコン２１４とゲー
トポリシリコン２１３が形成されたものである。
【００５７】次に、図３（ｃ）は、従来技術と同様、公
知の技術を用いて、Ｎ型ＬＤＤ層２２０、Ｐ型ＬＤＤ層
２２１を形成し、全面に３０〜２００ｎｍのシリコン酸
化膜、シリコン窒化膜等の絶縁膜を、例えば公知のＣＶ
Ｄ技術により成長させた後、公知の異方性エッチングに
よりエッチバックしてサイドウォール２１９を形成した
ものである。
知の技術を用いて、Ｎ型ＬＤＤ層２２０、Ｐ型ＬＤＤ層
２２１を形成し、全面に３０〜２００ｎｍのシリコン酸
化膜、シリコン窒化膜等の絶縁膜を、例えば公知のＣＶ
Ｄ技術により成長させた後、公知の異方性エッチングに
よりエッチバックしてサイドウォール２１９を形成した
ものである。
【００５８】次に、図４（ａ）は、従来技術と同様、公
知の技術を用いて、Ｎ+ 型ソース・ドレイン２２２が形
成され、Ｐ+ 型ソース・ドレイン２２３とグラフトベー
ス２１６が同時に形成されて、最後に熱処理が施され
る。
知の技術を用いて、Ｎ+ 型ソース・ドレイン２２２が形
成され、Ｐ+ 型ソース・ドレイン２２３とグラフトベー
ス２１６が同時に形成されて、最後に熱処理が施され
る。
【００５９】尚、Ｐ+ 型ソース・ドレイン２２３および
グラフトベース２１６の形成の際に、前述したように、
エミッタポリシリコンの上の少なくとも、高濃度なＰ型
の不純物が注入される可能性のある領域は、第２の絶縁
膜２２４で覆われているため、高濃度なＰ型不純物が注
入されることはなく、また、この際に、ＰＭＯＳのゲー
トは、最終的な不純物濃度を決めるドーピングが実行さ
れる。
グラフトベース２１６の形成の際に、前述したように、
エミッタポリシリコンの上の少なくとも、高濃度なＰ型
の不純物が注入される可能性のある領域は、第２の絶縁
膜２２４で覆われているため、高濃度なＰ型不純物が注
入されることはなく、また、この際に、ＰＭＯＳのゲー
トは、最終的な不純物濃度を決めるドーピングが実行さ
れる。
【００６０】また、ＮＭＯＳのゲートは、Ｎ+ 型ソース
・ドレイン２２２のイオン注入時にそれぞれ最終的な不
純物濃度を決めるドーピングが実行される。
・ドレイン２２２のイオン注入時にそれぞれ最終的な不
純物濃度を決めるドーピングが実行される。
【００６１】尚、前述の第２の従来技術と同様に、ゲー
トポリシリコン２１３、Ｐ+ 型ソース・ドレイン２２
３、Ｎ+ 型ソース・ドレイン２２２、グラフトベース２
１６、エミッタポリシリコン２１４の引き出し部上が公
知の技術によってシリサイド化されシリサイド層２２５
が形成される。
トポリシリコン２１３、Ｐ+ 型ソース・ドレイン２２
３、Ｎ+ 型ソース・ドレイン２２２、グラフトベース２
１６、エミッタポリシリコン２１４の引き出し部上が公
知の技術によってシリサイド化されシリサイド層２２５
が形成される。
【００６２】ここで、エミッタポリシリコン６０５の一
部がシリサイド化され、数〜十数Ω／□のシート抵抗と
なるので、引き出し部分の抵抗が低減され、エミッタ引
き出し電極の抵抗、すなわち、エミッタ抵抗の低減をは
かることができる。
部がシリサイド化され、数〜十数Ω／□のシート抵抗と
なるので、引き出し部分の抵抗が低減され、エミッタ引
き出し電極の抵抗、すなわち、エミッタ抵抗の低減をは
かることができる。
【００６３】
【発明の効果】以上の説明のように本発明の半導体装置
の製造方法は、Ｐ+ 型のグラフトベースの形成工程にお
いて、高濃度なＰ型の不純物がエミッタポリシリコンに
注入されるのを防ぐことによって、 （１）バイポーラトランジスタのエミッタ抵抗の増加お
よび、エミッタ抵抗の抵抗値のばらつきの増加 （２）バイポーラトランジスタの電流増幅率の減少およ
び、電流増幅率のばらつきの増加 を防ぐことができ、バイポーラトランジスタの特性劣化
を防ぐ効果がある。
の製造方法は、Ｐ+ 型のグラフトベースの形成工程にお
いて、高濃度なＰ型の不純物がエミッタポリシリコンに
注入されるのを防ぐことによって、 （１）バイポーラトランジスタのエミッタ抵抗の増加お
よび、エミッタ抵抗の抵抗値のばらつきの増加 （２）バイポーラトランジスタの電流増幅率の減少およ
び、電流増幅率のばらつきの増加 を防ぐことができ、バイポーラトランジスタの特性劣化
を防ぐ効果がある。
【図１】本発明の第１の実施例を説明するための工程断
面図。
面図。
【図２】本発明の第１の実施例を説明するための工程断
面図。
面図。
【図３】本発明の第２の実施例を説明するための工程断
面図。
面図。
【図４】本発明の第２の実施例を説明するための工程断
面図。
面図。
【図５】本発明の第１の従来例を説明するための工程断
面図。
面図。
【図６】本発明の第１の従来例を説明するための工程断
面図。
面図。
【図７】本発明の第２の従来例を説明するための工程断
面図。
面図。
【図８】本発明の第２の従来例を説明するための工程断
面図。
面図。
【図９】従来例の問題点を説明するための断面図。
【図１０】本発明の第１の実施例の問題点を説明するた
めの平面図および断面図。
めの平面図および断面図。
１０１，２０１，３０１，４０１，５０１ Ｐ型半導
体基板 １０２，２０２，３０２，４０２，５０２ Ｐ+ 型埋
込層 １０３，２０３，３０３，４０３，５０３ Ｎ+ 型埋
込層 １０４，２０４，３０４ Ｎ型エピタキシャル層 １０５，２０５，３０５，４０５ Ｐウエル １０６，２０６，３０６，４０６ Ｎウエル １０７，２０７，３０７，４０７，５０７，６０１
フィールド酸化膜 １０８，２０８，３０８，４０８ ゲート酸化膜 １０９，２０９，３０９，４０９，５０７ Ｐ型ベー
ス領域 １１０，３１０，４１０，６０４ エミッタコンタク
ト １１２，２１２，３１２，４１２ ポリシリコン １１３，２１３，３１３，４１３ ゲートポリシリコ
ン １１４，２１４，３１４，４１４，５０６，６０５
エミッタポリシリコン １１６，３１６，４１６，５０８ グラフトベース １１７，２１７，３１７，４１７ エミッタ拡散層 １１８，２１８，３１８，４１８，５０４，６０３
コレクタ拡散層 １１９，２１９，３１９，４１９，５０９ サイドウ
ォール １２０，２２０，３２０，４２０ Ｎ型ＬＤＤ層 １２１，２２１，３２１，４２１ Ｐ型ＬＤＤ層 １２２，２２２，３２２，４２２ Ｎ+ 型ソース・ド
レイン １２３，２２３，３２３，４２３ Ｐ+ 型ソース・ド
レイン １２４ 第１の絶縁膜 ２２４ 第２の絶縁膜 ２２５ シリサイド層 ３１１ コレクタコンタクト ３１５ コレクタポリシリコン ４０４ 第１の酸化膜 ６０２ ベース拡散層 ６０６ 層間絶縁膜 ６０７ コンタクト ６０８ コンタクトプラグ ６０９ 金属配線 ６１０ ベース拡散層幅 ８０１，８０２，８０３，８０４，８０５，８０６
マスク ９０１，９０２，９０３，９０４ マスク ９１１，９１２，９１３，９１４，９１５，９１６
マスク
体基板 １０２，２０２，３０２，４０２，５０２ Ｐ+ 型埋
込層 １０３，２０３，３０３，４０３，５０３ Ｎ+ 型埋
込層 １０４，２０４，３０４ Ｎ型エピタキシャル層 １０５，２０５，３０５，４０５ Ｐウエル １０６，２０６，３０６，４０６ Ｎウエル １０７，２０７，３０７，４０７，５０７，６０１
フィールド酸化膜 １０８，２０８，３０８，４０８ ゲート酸化膜 １０９，２０９，３０９，４０９，５０７ Ｐ型ベー
ス領域 １１０，３１０，４１０，６０４ エミッタコンタク
ト １１２，２１２，３１２，４１２ ポリシリコン １１３，２１３，３１３，４１３ ゲートポリシリコ
ン １１４，２１４，３１４，４１４，５０６，６０５
エミッタポリシリコン １１６，３１６，４１６，５０８ グラフトベース １１７，２１７，３１７，４１７ エミッタ拡散層 １１８，２１８，３１８，４１８，５０４，６０３
コレクタ拡散層 １１９，２１９，３１９，４１９，５０９ サイドウ
ォール １２０，２２０，３２０，４２０ Ｎ型ＬＤＤ層 １２１，２２１，３２１，４２１ Ｐ型ＬＤＤ層 １２２，２２２，３２２，４２２ Ｎ+ 型ソース・ド
レイン １２３，２２３，３２３，４２３ Ｐ+ 型ソース・ド
レイン １２４ 第１の絶縁膜 ２２４ 第２の絶縁膜 ２２５ シリサイド層 ３１１ コレクタコンタクト ３１５ コレクタポリシリコン ４０４ 第１の酸化膜 ６０２ ベース拡散層 ６０６ 層間絶縁膜 ６０７ コンタクト ６０８ コンタクトプラグ ６０９ 金属配線 ６１０ ベース拡散層幅 ８０１，８０２，８０３，８０４，８０５，８０６
マスク ９０１，９０２，９０３，９０４ マスク ９１１，９１２，９１３，９１４，９１５，９１６
マスク
Claims (8)
- 【請求項１】 半導体基板の表面にゲート酸化膜を形成
し、エミッタコンタクトを開口する工程と、前記ゲート
酸化膜上に導電膜と絶縁膜を形成する工程と、前記エミ
ッタコンタクト領域を含む領域に前記絶縁膜を選択的に
残す工程と、ゲート電極を形成するためのマスクを形成
する工程と、ゲート電極、エミッタ引き出し電極を同時
に形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体基板の表面にゲート酸化膜を形成
し、エミッタコンタクトを開口する工程と、前記ゲート
酸化膜上に導電膜と絶縁膜を形成する工程と、前記エミ
ッタコンタクト領域を含む領域に前記絶縁膜を選択的に
残す工程と、ゲート電極とエミッタ引き出し電極の引き
出し部を形成するためのマスクを形成する工程と、ゲー
ト電極、エミッタ引き出し電極を同時に形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記導電膜がノンドープの多結晶もしく
は非晶質シリコンの状態で成膜されることを特徴とする
請求項１および２記載の半導体装置の製造方法。 - 【請求項４】 前記導電膜が多結晶シリコンで、Ｎ型の
不純物を１Ｅ１７〜１Ｅ２１ｃｍ-3の濃度を含んだ状態
で成膜されることを特徴とする請求項１および２記載の
半導体装置の製造方法。 - 【請求項５】 前記導電膜が高融点金属とのシリサイド
と多結晶シリコンもしくは非晶質シリコンとの複合膜で
あることを特徴とする請求項１および２記載の半導体装
置の製造方法。 - 【請求項６】 前記導電膜が高融点金属もしくは高融点
金属とのシリサイドであることを特徴とする請求項１お
よび２記載の半導体装置の製造方法。 - 【請求項７】 前記ゲート電極およびソース・ドレイン
領域およびバイポーラトランジスタのグラフトベースの
表面がシリサイド化されることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項８】 前記ゲート電極、ソース・ドレイン領
域、バイポーラトランジスタのグラフトベースおよびエ
ミッタ引き出し電極の引き出し部の表面がシリサイド化
されることを特徴とする請求項２記載の半導体装置の製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08345470A JP3123453B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置の製造方法 |
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