JP3761162B2 - バイポーラトランジスタ及びこれを用いた半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はバイポーラトランジスタ及び半導体装置に関する。さらに詳しくは、コレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させたバイポーラトランジスタ及びこのバイポーラトランジスとＭＯＳトランジスタとを同一基板上に形成してなる半導体装置に関する。
【０００２】
【従来の技術】
図５にＮＰＮトランジスタとＮＭＯＳトランジスタとを同一基板上に形成してなる従来の半導体装置の構造を示す。図５（ａ）は平面図、図５（ｂ）は断面図である。
【０００３】
ＮＰＮトランジスタ８０は、Ｐ型シリコン基板８１内にＡｓ（ヒ素）、Ｓｂ（アンチモン）などを含むＮ+埋込層８２を形成し、その上にＮ-層からなるコレクタ領域８３を形成し、コレクタ領域８３内にＰ-層からなるベース領域８４を形成し、ベース領域８４内にＮ層からなるエミッタ領域８５を形成してなる。コレクタ領域８３にはＰ（リン）を拡散させたＮ+層からなるコレクタウォール８６が形成され、コレクタウォール８６内にＡｓを拡散させたＮ＋層からなるコレクタコンタクト領域８７が形成され、コレクタコンタクト領域８７の表面にコレクタ電極８８が接続されている。コレクタウォール８６は、ＮＰＮトランジスタ８０のコレクタ直列抵抗を低くしてコレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させるために設けられる。ベース領域８４にはＰ+層からなるベースコンタクト領域８９を介してベース電極９１が接続されている。エミッタ領域８５にはエミッタコンタクト領域９２を介してエミッタ電極９３が接続されている。９４は、素子分離酸化膜層（ＬＯＣＯＳ）、９５は絶縁膜である。
【０００４】
ＮＭＯＳトランジスタ９０は、Ｐ型シリコン基板８１内にＡｓを拡散させてＮ+層からなるソース領域９６およびドレイン領域９７を形成し、ソース領域９６とドレイン領域９７との中間領域上にＳｉＯ2膜からなるゲート絶縁膜９８を介してゲート電極９９を形成してなる。ゲート電極９９の周辺には、Ｐ（リン）を拡散させたＮ-からなるＬＤＤ領域１００が形成されている。ソース領域９６にはソース電極１０１が接続され、ドレイン領域９７にはドレイン電極１０２が接続されている。
【０００５】
【発明が解決しようとする課題】
上述したように、従来の半導体装置のＮＰＮトランジスタ８０には、コレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させる目的でコレクタウォール８６が設けられている。コレクタウォール８６は、高濃度不純物熱拡散により埋込層８２に到達するほど深く形成されるため、横方向へも広範囲に拡がってしまう。このためコレクタ電極８８とベース電極９１との間隔が大きくなり、トランジスタサイズが大きくなってしまうという問題があった。また、コレクタウォール８６を埋込層８２に到達するほど深く形成するためには、コレクタウォール ８６を形成するための専用の熱拡散工程が必要であるため、ＮＰＮトランジスタ ８０ひいてはＮＰＮトランジスタ８０を有する半導体装置の製造工程数の増大を招くという問題があった。
【０００６】
本発明はこのような状況に鑑みてなされたもので、その目的は、コレクタ−エミッタ間飽和電圧が低く、サイズか小さく、少ない工程数で製造できるバイポーラトランジスタ、およびこのバイポーラトランジスタとＭＯＳトランジスタとを同一基板上に形成してなる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明のバイポーラトランジスタでは、コレクタ領域内にベース領域を形成し、当該ベース領域内にエミッタ領域を形成してなるバイポーラトランジスタにおいて、前記ベース領域のほぼ全周を囲むように、前記ＭＯＳトランジスタのソース領域およびドレイン領域あるいはこれらの領域に設けられた低濃度拡散領域（ＬＤＤ領域）である静電破壊対策用の領域などの他の工程と同一工程でコレクタ−エミッタ間飽和電圧を低減し得る程度の深さでコレクタ領域と同一導電型を有し、かつコレクタ領域と接続してコレクタウォールの機能を有する高濃度領域を形成した。
【０００８】
この高濃度領域は、ベース領域のほぼ全周を囲むように形成しているため、従来のバイポーラトランジスタにおけるコレクタウォールのように埋込層に到達するほど深く形成することなく、コレクタエミッタ間飽和電圧の低減をはかることができるため、横方向への拡がりを小さくできる。したがって、バイポーラトランジスタのサイズを従来よりも小さくすることができる。また、このバイポーラトランジスタと共に同一基板上に形成される他の素子の製造工程を利用して高濃度領域を形成することができるので、高濃度領域を形成するための専用の拡散工程を省き、少ない工程数でバイポーラトランジスタを製造することができる。
【０００９】
本発明の半導体装置は、コレクタ領域内にベース領域を形成し、当該ベース領域内にエミッタ領域を形成してなるバイポーラトランジスタとＭＯＳトランジスタとを同一基板上に形成してなる半導体装置において、前記ベース領域のほぼ全周を取り囲むように、コレクタ−エミッタ間飽和電圧を低減し得る程度の深さの高濃度領域を形成した。
【００１０】
この高濃度領域は、従来のバイポーラトランジスタにおけるコレクタウォールのように埋込層に到達するほど深く形成する必要がないため、横方向への拡がりを小さくできる。したがって、バイポーラトランジスタのサイズを従来よりも小さくすることができる。また、このバイポーラトランジスタと共に同一基板上に形成されるＭＯＳトランジスタの製造工程を利用して高濃度領域を形成することができるので、高濃度領域を形成するための専用の拡散工程を省くことができるため、拡散に伴う熱処理工程を低減することができるため、すでに形成された拡散領域の拡散長の伸びを低減することができ、高精度で信頼性の高い半導体装置を提供することができる。また、拡散工程が１回減るため、少ない工程数で半導体装置を製造することができる。
【００１１】
前記高濃度領域は、前記ＭＯＳトランジスタのソース領域およびドレイン領域と同一工程で形成され、前記ソース領域およびドレイン領域とほぼ同一深さを有するようにしてもよい。このように、ＭＯＳトランジスタのソース領域およびドレイン領域と同一工程でバイポーラトランジスタのコレクタ−エミッタ間飽和電圧を低減させるための高濃度領域を形成することにより、高濃度領域を形成するための専用の拡散工程を省き、少ない工程数で半導体装置を製造することができる。
【００１２】
前記高濃度領域は、前記ＭＯＳトランジスタのソース領域およびドレイン領域に設けられた静電破壊対策用の領域と同一工程で形成されることが望ましい。このように、ＭＯＳトランジスタの静電破壊対策用の領域と同一工程でバイポーラトランジスタのコレクタ−エミッタ間飽和電圧を低減させるための高濃度領域を形成することにより、高濃度領域を形成するための専用の拡散工程を省き、少ない工程数で半導体装置を製造することができる。
【００１３】
前記高濃度領域は、前記ＭＯＳトランジスタのソース領域およびドレイン領域に設けられた静電破壊対策用の領域と同一工程で形成される第１領域と、前記ＭＯＳトランジスタのソース領域およびドレイン領域と同一工程で形成される第２領域とからなることが望ましい。このように、ＭＯＳトランジスタの静電破壊対策用の領域と同一工程で形成された第１領域と、ソース領域およびドレイン領域と同一工程で形成された第２領域とでバイポーラトランジスタのコレクタ−エミッタ間飽和電圧を低減させるための高濃度領域を構成することによっても、半導体装置を従来よりも少ない工程数で製造することができる。
【００１４】
【発明の実施の形態】
つぎに、図面を参照しつつ本発明の実施の形態について説明する。
【００１５】
図１（ａ）は本発明にかかる半導体装置の第１の実施の形態を示す平面図、図１（ｂ）は断面図である。この半導体装置１は、ＮＰＮトランジスタ１０とＮＭＯＳトランジスタ２０とを同一シリコン基板３０上に形成してなる。
【００１６】
ＮＰＮトランジスタ１０は、Ｐ型シリコン基板３０内にＡｓ（ヒ素）、Ｓｂ（アンチモン）などを拡散させてＮ+埋込層１１を形成し、その上にＮ-層からなるコレクタ領域１２を形成し、コレクタ領域１２内にＰ-層からなるベース領域１３を形成し、ベース領域１３内にＮ層からなるエミッタ領域１４を形成してなる。
【００１７】
コレクタ領域１２には、ベース領域１３の全周を完全に取り囲むようにして、コレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させるための高濃度領域１５が形成され、高濃度領域１５にコレクタ電極１６が接続されている。高濃度領域１５は、Ａｓ（ヒ素）を拡散させたＮ+層からなる。
【００１８】
ベース領域１３にはＰ+層からなるベースコンタクト領域１７が形成され、ベースコンタクト領域１７の表面にベース電極１８が接続されている。エミッタ領域１４にはエミッタコンタクト領域１９を介してエミッタ電極２１が接続されている。２２は、素子分離酸化膜層（ＬＯＣＯＳ）、２３は絶縁膜である。
【００１９】
ＮＭＯＳトランジスタ２０は、Ｐ型シリコン基板３０内にＡｓを拡散させてＮ+層からなるソース領域２４およびドレイン領域２５を形成し、ソース領域２４とドレイン領域２５との中間領域上にはＳｉＯ2膜からなるゲート絶縁膜２６を介してゲート電極２７を形成してなる。ゲート電極２７の周辺には、Ｐ（リン）を拡散させたＮ-層からなる低濃度拡散領域（ＬＤＤ）領域２８が形成されている。ソース領域２４にはソース電極３１が接続され、ドレイン領域２５にはドレイン電極３２が接続されている。
【００２０】
高濃度領域１５は、ＮＭＯＳトランジスタ２０のソース領域２４およびドレイン領域２５を形成する際に同一工程で形成される。すなわち、Ｐ型シリコン基板３０内にＡｓを拡散させてＮ+層からなるソース領域２４およびドレイン領域２５を形成する際、コレクタ領域１２内にソース領域２４およびドレイン領域２５と同濃度のＡｓ（ヒ素）を拡散させてＮ+層からなる高濃度領域１５が形成される。
【００２１】
この高濃度領域１５は、図５に示した従来構造のＮＰＮトランジスタ８０におけるコレクタウォール８６のように埋込層８２（１１）に到達するほど深く形成する必要がないため、横方向への拡がりを小さくできる。したがって、ＮＰＮトランジスタ１０のサイズを従来よりも小さくすることができる。
【００２２】
また、ＮＭＯＳトランジスタ２０のソース領域２４およびドレイン領域２５の形成工程を利用してＮＰＮトランジスタ１０のコレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させるための高濃度領域１５を形成したことにより、高濃度領域１５を形成するための専用の拡散工程を省き、少ない工程数で半導体装置１を製造することができる。
【００２３】
また、高濃度領域１５は、寄生トランジスタの形成を防止するガードリングとしても機能する。
【００２４】
図２は本発明にかかる半導体装置の第２の実施の形態を示す断面図である。この半導体装置２は、ＮＰＮトランジスタ４０とＮＭＯＳトランジスタ５０とを同一シリコン基板３０上に形成してなる。図１の半導体装置１と異なるのは、ＮＰＮトランジスタ４０のコレクタ領域１２に形成された高濃度領域４１がＡｓ（ヒ素）よりも拡散係数の大きいＰ（リン）を拡散させたＮ+層からなる点、並びにＮＭＯＳトランジスタ５０のソース領域２４およびドレイン領域２５にＰ（リン）を拡散させてなる静電破壊対策用の領域５１が形成されている点である。
【００２５】
高濃度領域４１は、ＮＭＯＳトランジスタ５０の静電破壊対策用の領域５１を形成する際に同一工程で形成される。すなわち、Ｐ型シリコン基板３０内にＰ（リン）を拡散させてＮ+層からなる静電破壊対策用の領域５１を形成する際、コレクタ領域１２内に静電破壊対策用の領域５１と同濃度のＰ（リン）を拡散させてＮ+層からなる高濃度領域４１が形成される。
【００２６】
このように、ＮＭＯＳトランジスタ５０の静電破壊対策用の領域５１の形成工程を利用してＮＰＮトランジスタ４０のコレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させるための高濃度領域４１を形成することにより、高濃度領域４１を形成するための専用の拡散工程を省き、少ない工程数で半導体装置２を製造することができる。
【００２７】
図３は本発明にかかる半導体装置の第３の実施の形態を示す断面図である。この半導体装置３は、ＮＰＮトランジスタ６０とＮＭＯＳトランジスタ７０とを同一シリコン基板３０上に形成してなる。図２の半導体装置２と異なるのは、ＮＰＮトランジスタ６０のコレクタ領域１２に形成された高濃度領域６１がＰ（リン）を拡散させたＮ+層からなる第１領域６１Ａと、Ａｓ（ヒ素）を拡散させたＮ+層からなる第２領域６１Ｂとで構成されている点である。
【００２８】
高濃度領域６１の第１領域６１Ａは、ＮＭＯＳトランジスタ７０の静電破壊対策用の領域５１を形成する際同一工程で形成され、第２領域６１Ｂは、ソース領域２４およびドレイン領域２５を形成する際に同一工程で形成される。すなわち、Ｐ型シリコン基板３０内にＰ（リン）を拡散させてＮ+層からなる静電破壊対策用の領域５１を形成する際、コレクタ領域１２内に静電破壊対策用の領域５１と同濃度のＰ（リン）を拡散させてＮ+層からなる第１領域６１Ａが形成され、静電破壊対策用の領域５１内にＡｓを拡散させてＮ+層からなるソース領域２４およびドレイン領域２５を形成する際、第１領域６１Ａ内にソース領域２４およびドレイン領域２５と同濃度のＡｓを拡散させてＮ+層からなる第２領域６１Ｂが形成される。
【００２９】
このように、ＮＭＯＳトランジスタ７０の静電破壊対策用の領域５１の形成工程並びにソース領域２４およびドレイン領域２５の形成工程を利用して、ＮＰＮトランジスタ４０のコレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させるための高濃度領域６１を形成することにより、高濃度領域６１を形成するための専用の拡散工程を省き、少ない工程数で半導体装置３を製造することができる。
【００３０】
図４に、図５に示した従来構造のＮＰＮトランジスタと図１〜図３に示した実施の形態の構造のＮＰＮトランジスタとにおけるコレクタ−エミッタ間抵抗特性（ＶCE（ｓａｔ）／ＩC）、すなわちコレクタ電流ＩCに対するコレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）の変化特性の測定結果を示す。この測定結果から分かるように、曲線ｂに示すように、第１の実施の形態の場合は、従来構造の場合（曲線ｃ）よりもコレクタ電流ＩCの値が大きくなると若干抵抗値が大きくなるが、全体的には従来構造の場合とほぼ同じ特性を示している。第２および第３の実施の形態の場合は、曲線ｄに示すように、コレクタ電流ＩCの値が大きくなるほど従来構造の場合よりも抵抗値が小さくなる。ここで曲線ａは従来構造でコレクタウォールも形成しない場合の電流―電圧特性を示す図である。
【００３１】
なお、上記の実施の形態では、ＮＰＮトランジスタのコレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させるための高濃度領域を、ベース領域１３の全周を完全に取り囲むようにして形成したが、一部を欠いて形成してもよい。
【００３２】
また、上記の実施の形態では、ＮＰＮトランジスタとＮＭＯＳトランジスタとを同一基板上に形成してなる半導体装置について説明したが、本発明はＰＮＰトランジスタとＰＭＯＳトランジスタとを同一基板上に形成してなる半導体装置にも適用できる。その場合、上記実施の形態で説明したドーパントの型および各領域の導電型がすべて逆になるだけである。
【００３３】
【発明の効果】
以上説明したように、本発明のバイポーラトランジスタは、バイポーラトランジスタのベース領域のほぼ全周を囲むようにして、コレクタ−エミッタ間飽和電圧を低減させるための高濃度領域を形成したので、トランジスタサイズを増大させることなくコレクタ−エミッタ間飽和電圧を低減させることができる。また、このバイポーラトランジスタと共に同一基板上に形成される他の素子の製造工程を利用して高濃度領域を形成することができるので、高濃度領域を形成するための専用の拡散工程を省き、少ない工程数で製造することができる。
【００３４】
本発明の半導体装置は、バイポーラトランジスタのベース領域のほぼ全周を囲むようにして、コレクタ−エミッタ間飽和電圧を低減させるための高濃度領域を形成したので、トランジスタサイズを増大させることなくコレクタ−エミッタ間飽和電圧を低減させることができる。また、バイポーラトランジスタと共に同一基板上に形成されるＭＯＳトランジスタの製造工程を利用して高濃度領域を形成することができるので、高濃度領域を形成するための専用の拡散工程が不要となり拡散に伴い熱処理工程が少なくなるため、高精度で信頼性の高い半導体装置を、少ない工程数で製造することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明にかかる半導体装置の第１の実施の形態を示す平面図、図１（ｂ）は断面図である。
【図２】本発明にかかる半導体装置の第２の実施の形態を示す断面図である。
【図３】本発明にかかる半導体装置の第３の実施の形態を示す断面図である。
【図４】コレクタ−エミッタ間抵抗特性（ＶCE（ｓａｔ）／ＩC）の測定結果を示す図である。
【図５】（ａ）は従来の半導体装置の構造を示す平面図、（ｂ）は断面図である。
【符号の説明】
１：半導体装置
２：半導体装置
３：半導体装置
１０：ＮＰＮトランジスタ（バイポーラトランジスタ）
１１：埋込層
１２：コレクタ領域
１３：ベース領域
１４：エミッタ領域
１５：高濃度領域
１６：コレクタ電極
１８：ベース電極
２０：ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）
２１：エミッタ電極
２４：ソース領域
２５：ドレイン領域
２７：ゲート電極
３０：シリコン基板
３１：ソース電極
３２：ドレイン電極
４０：ＮＰＮトランジスタ（バイポーラトランジスタ）
４１：高濃度領域
５０：ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）
５１：静電破壊対策用の領域
６０：ＮＰＮトランジスタ（バイポーラトランジスタ）
６１：高濃度領域
６１Ａ：第１領域
６１Ｂ：第２領域
７０：ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）
【発明の属する技術分野】
本発明はバイポーラトランジスタ及び半導体装置に関する。さらに詳しくは、コレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させたバイポーラトランジスタ及びこのバイポーラトランジスとＭＯＳトランジスタとを同一基板上に形成してなる半導体装置に関する。
【０００２】
【従来の技術】
図５にＮＰＮトランジスタとＮＭＯＳトランジスタとを同一基板上に形成してなる従来の半導体装置の構造を示す。図５（ａ）は平面図、図５（ｂ）は断面図である。
【０００３】
ＮＰＮトランジスタ８０は、Ｐ型シリコン基板８１内にＡｓ（ヒ素）、Ｓｂ（アンチモン）などを含むＮ+埋込層８２を形成し、その上にＮ-層からなるコレクタ領域８３を形成し、コレクタ領域８３内にＰ-層からなるベース領域８４を形成し、ベース領域８４内にＮ層からなるエミッタ領域８５を形成してなる。コレクタ領域８３にはＰ（リン）を拡散させたＮ+層からなるコレクタウォール８６が形成され、コレクタウォール８６内にＡｓを拡散させたＮ＋層からなるコレクタコンタクト領域８７が形成され、コレクタコンタクト領域８７の表面にコレクタ電極８８が接続されている。コレクタウォール８６は、ＮＰＮトランジスタ８０のコレクタ直列抵抗を低くしてコレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させるために設けられる。ベース領域８４にはＰ+層からなるベースコンタクト領域８９を介してベース電極９１が接続されている。エミッタ領域８５にはエミッタコンタクト領域９２を介してエミッタ電極９３が接続されている。９４は、素子分離酸化膜層（ＬＯＣＯＳ）、９５は絶縁膜である。
【０００４】
ＮＭＯＳトランジスタ９０は、Ｐ型シリコン基板８１内にＡｓを拡散させてＮ+層からなるソース領域９６およびドレイン領域９７を形成し、ソース領域９６とドレイン領域９７との中間領域上にＳｉＯ2膜からなるゲート絶縁膜９８を介してゲート電極９９を形成してなる。ゲート電極９９の周辺には、Ｐ（リン）を拡散させたＮ-からなるＬＤＤ領域１００が形成されている。ソース領域９６にはソース電極１０１が接続され、ドレイン領域９７にはドレイン電極１０２が接続されている。
【０００５】
【発明が解決しようとする課題】
上述したように、従来の半導体装置のＮＰＮトランジスタ８０には、コレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させる目的でコレクタウォール８６が設けられている。コレクタウォール８６は、高濃度不純物熱拡散により埋込層８２に到達するほど深く形成されるため、横方向へも広範囲に拡がってしまう。このためコレクタ電極８８とベース電極９１との間隔が大きくなり、トランジスタサイズが大きくなってしまうという問題があった。また、コレクタウォール８６を埋込層８２に到達するほど深く形成するためには、コレクタウォール ８６を形成するための専用の熱拡散工程が必要であるため、ＮＰＮトランジスタ ８０ひいてはＮＰＮトランジスタ８０を有する半導体装置の製造工程数の増大を招くという問題があった。
【０００６】
本発明はこのような状況に鑑みてなされたもので、その目的は、コレクタ−エミッタ間飽和電圧が低く、サイズか小さく、少ない工程数で製造できるバイポーラトランジスタ、およびこのバイポーラトランジスタとＭＯＳトランジスタとを同一基板上に形成してなる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明のバイポーラトランジスタでは、コレクタ領域内にベース領域を形成し、当該ベース領域内にエミッタ領域を形成してなるバイポーラトランジスタにおいて、前記ベース領域のほぼ全周を囲むように、前記ＭＯＳトランジスタのソース領域およびドレイン領域あるいはこれらの領域に設けられた低濃度拡散領域（ＬＤＤ領域）である静電破壊対策用の領域などの他の工程と同一工程でコレクタ−エミッタ間飽和電圧を低減し得る程度の深さでコレクタ領域と同一導電型を有し、かつコレクタ領域と接続してコレクタウォールの機能を有する高濃度領域を形成した。
【０００８】
この高濃度領域は、ベース領域のほぼ全周を囲むように形成しているため、従来のバイポーラトランジスタにおけるコレクタウォールのように埋込層に到達するほど深く形成することなく、コレクタエミッタ間飽和電圧の低減をはかることができるため、横方向への拡がりを小さくできる。したがって、バイポーラトランジスタのサイズを従来よりも小さくすることができる。また、このバイポーラトランジスタと共に同一基板上に形成される他の素子の製造工程を利用して高濃度領域を形成することができるので、高濃度領域を形成するための専用の拡散工程を省き、少ない工程数でバイポーラトランジスタを製造することができる。
【０００９】
本発明の半導体装置は、コレクタ領域内にベース領域を形成し、当該ベース領域内にエミッタ領域を形成してなるバイポーラトランジスタとＭＯＳトランジスタとを同一基板上に形成してなる半導体装置において、前記ベース領域のほぼ全周を取り囲むように、コレクタ−エミッタ間飽和電圧を低減し得る程度の深さの高濃度領域を形成した。
【００１０】
この高濃度領域は、従来のバイポーラトランジスタにおけるコレクタウォールのように埋込層に到達するほど深く形成する必要がないため、横方向への拡がりを小さくできる。したがって、バイポーラトランジスタのサイズを従来よりも小さくすることができる。また、このバイポーラトランジスタと共に同一基板上に形成されるＭＯＳトランジスタの製造工程を利用して高濃度領域を形成することができるので、高濃度領域を形成するための専用の拡散工程を省くことができるため、拡散に伴う熱処理工程を低減することができるため、すでに形成された拡散領域の拡散長の伸びを低減することができ、高精度で信頼性の高い半導体装置を提供することができる。また、拡散工程が１回減るため、少ない工程数で半導体装置を製造することができる。
【００１１】
前記高濃度領域は、前記ＭＯＳトランジスタのソース領域およびドレイン領域と同一工程で形成され、前記ソース領域およびドレイン領域とほぼ同一深さを有するようにしてもよい。このように、ＭＯＳトランジスタのソース領域およびドレイン領域と同一工程でバイポーラトランジスタのコレクタ−エミッタ間飽和電圧を低減させるための高濃度領域を形成することにより、高濃度領域を形成するための専用の拡散工程を省き、少ない工程数で半導体装置を製造することができる。
【００１２】
前記高濃度領域は、前記ＭＯＳトランジスタのソース領域およびドレイン領域に設けられた静電破壊対策用の領域と同一工程で形成されることが望ましい。このように、ＭＯＳトランジスタの静電破壊対策用の領域と同一工程でバイポーラトランジスタのコレクタ−エミッタ間飽和電圧を低減させるための高濃度領域を形成することにより、高濃度領域を形成するための専用の拡散工程を省き、少ない工程数で半導体装置を製造することができる。
【００１３】
前記高濃度領域は、前記ＭＯＳトランジスタのソース領域およびドレイン領域に設けられた静電破壊対策用の領域と同一工程で形成される第１領域と、前記ＭＯＳトランジスタのソース領域およびドレイン領域と同一工程で形成される第２領域とからなることが望ましい。このように、ＭＯＳトランジスタの静電破壊対策用の領域と同一工程で形成された第１領域と、ソース領域およびドレイン領域と同一工程で形成された第２領域とでバイポーラトランジスタのコレクタ−エミッタ間飽和電圧を低減させるための高濃度領域を構成することによっても、半導体装置を従来よりも少ない工程数で製造することができる。
【００１４】
【発明の実施の形態】
つぎに、図面を参照しつつ本発明の実施の形態について説明する。
【００１５】
図１（ａ）は本発明にかかる半導体装置の第１の実施の形態を示す平面図、図１（ｂ）は断面図である。この半導体装置１は、ＮＰＮトランジスタ１０とＮＭＯＳトランジスタ２０とを同一シリコン基板３０上に形成してなる。
【００１６】
ＮＰＮトランジスタ１０は、Ｐ型シリコン基板３０内にＡｓ（ヒ素）、Ｓｂ（アンチモン）などを拡散させてＮ+埋込層１１を形成し、その上にＮ-層からなるコレクタ領域１２を形成し、コレクタ領域１２内にＰ-層からなるベース領域１３を形成し、ベース領域１３内にＮ層からなるエミッタ領域１４を形成してなる。
【００１７】
コレクタ領域１２には、ベース領域１３の全周を完全に取り囲むようにして、コレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させるための高濃度領域１５が形成され、高濃度領域１５にコレクタ電極１６が接続されている。高濃度領域１５は、Ａｓ（ヒ素）を拡散させたＮ+層からなる。
【００１８】
ベース領域１３にはＰ+層からなるベースコンタクト領域１７が形成され、ベースコンタクト領域１７の表面にベース電極１８が接続されている。エミッタ領域１４にはエミッタコンタクト領域１９を介してエミッタ電極２１が接続されている。２２は、素子分離酸化膜層（ＬＯＣＯＳ）、２３は絶縁膜である。
【００１９】
ＮＭＯＳトランジスタ２０は、Ｐ型シリコン基板３０内にＡｓを拡散させてＮ+層からなるソース領域２４およびドレイン領域２５を形成し、ソース領域２４とドレイン領域２５との中間領域上にはＳｉＯ2膜からなるゲート絶縁膜２６を介してゲート電極２７を形成してなる。ゲート電極２７の周辺には、Ｐ（リン）を拡散させたＮ-層からなる低濃度拡散領域（ＬＤＤ）領域２８が形成されている。ソース領域２４にはソース電極３１が接続され、ドレイン領域２５にはドレイン電極３２が接続されている。
【００２０】
高濃度領域１５は、ＮＭＯＳトランジスタ２０のソース領域２４およびドレイン領域２５を形成する際に同一工程で形成される。すなわち、Ｐ型シリコン基板３０内にＡｓを拡散させてＮ+層からなるソース領域２４およびドレイン領域２５を形成する際、コレクタ領域１２内にソース領域２４およびドレイン領域２５と同濃度のＡｓ（ヒ素）を拡散させてＮ+層からなる高濃度領域１５が形成される。
【００２１】
この高濃度領域１５は、図５に示した従来構造のＮＰＮトランジスタ８０におけるコレクタウォール８６のように埋込層８２（１１）に到達するほど深く形成する必要がないため、横方向への拡がりを小さくできる。したがって、ＮＰＮトランジスタ１０のサイズを従来よりも小さくすることができる。
【００２２】
また、ＮＭＯＳトランジスタ２０のソース領域２４およびドレイン領域２５の形成工程を利用してＮＰＮトランジスタ１０のコレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させるための高濃度領域１５を形成したことにより、高濃度領域１５を形成するための専用の拡散工程を省き、少ない工程数で半導体装置１を製造することができる。
【００２３】
また、高濃度領域１５は、寄生トランジスタの形成を防止するガードリングとしても機能する。
【００２４】
図２は本発明にかかる半導体装置の第２の実施の形態を示す断面図である。この半導体装置２は、ＮＰＮトランジスタ４０とＮＭＯＳトランジスタ５０とを同一シリコン基板３０上に形成してなる。図１の半導体装置１と異なるのは、ＮＰＮトランジスタ４０のコレクタ領域１２に形成された高濃度領域４１がＡｓ（ヒ素）よりも拡散係数の大きいＰ（リン）を拡散させたＮ+層からなる点、並びにＮＭＯＳトランジスタ５０のソース領域２４およびドレイン領域２５にＰ（リン）を拡散させてなる静電破壊対策用の領域５１が形成されている点である。
【００２５】
高濃度領域４１は、ＮＭＯＳトランジスタ５０の静電破壊対策用の領域５１を形成する際に同一工程で形成される。すなわち、Ｐ型シリコン基板３０内にＰ（リン）を拡散させてＮ+層からなる静電破壊対策用の領域５１を形成する際、コレクタ領域１２内に静電破壊対策用の領域５１と同濃度のＰ（リン）を拡散させてＮ+層からなる高濃度領域４１が形成される。
【００２６】
このように、ＮＭＯＳトランジスタ５０の静電破壊対策用の領域５１の形成工程を利用してＮＰＮトランジスタ４０のコレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させるための高濃度領域４１を形成することにより、高濃度領域４１を形成するための専用の拡散工程を省き、少ない工程数で半導体装置２を製造することができる。
【００２７】
図３は本発明にかかる半導体装置の第３の実施の形態を示す断面図である。この半導体装置３は、ＮＰＮトランジスタ６０とＮＭＯＳトランジスタ７０とを同一シリコン基板３０上に形成してなる。図２の半導体装置２と異なるのは、ＮＰＮトランジスタ６０のコレクタ領域１２に形成された高濃度領域６１がＰ（リン）を拡散させたＮ+層からなる第１領域６１Ａと、Ａｓ（ヒ素）を拡散させたＮ+層からなる第２領域６１Ｂとで構成されている点である。
【００２８】
高濃度領域６１の第１領域６１Ａは、ＮＭＯＳトランジスタ７０の静電破壊対策用の領域５１を形成する際同一工程で形成され、第２領域６１Ｂは、ソース領域２４およびドレイン領域２５を形成する際に同一工程で形成される。すなわち、Ｐ型シリコン基板３０内にＰ（リン）を拡散させてＮ+層からなる静電破壊対策用の領域５１を形成する際、コレクタ領域１２内に静電破壊対策用の領域５１と同濃度のＰ（リン）を拡散させてＮ+層からなる第１領域６１Ａが形成され、静電破壊対策用の領域５１内にＡｓを拡散させてＮ+層からなるソース領域２４およびドレイン領域２５を形成する際、第１領域６１Ａ内にソース領域２４およびドレイン領域２５と同濃度のＡｓを拡散させてＮ+層からなる第２領域６１Ｂが形成される。
【００２９】
このように、ＮＭＯＳトランジスタ７０の静電破壊対策用の領域５１の形成工程並びにソース領域２４およびドレイン領域２５の形成工程を利用して、ＮＰＮトランジスタ４０のコレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させるための高濃度領域６１を形成することにより、高濃度領域６１を形成するための専用の拡散工程を省き、少ない工程数で半導体装置３を製造することができる。
【００３０】
図４に、図５に示した従来構造のＮＰＮトランジスタと図１〜図３に示した実施の形態の構造のＮＰＮトランジスタとにおけるコレクタ−エミッタ間抵抗特性（ＶCE（ｓａｔ）／ＩC）、すなわちコレクタ電流ＩCに対するコレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）の変化特性の測定結果を示す。この測定結果から分かるように、曲線ｂに示すように、第１の実施の形態の場合は、従来構造の場合（曲線ｃ）よりもコレクタ電流ＩCの値が大きくなると若干抵抗値が大きくなるが、全体的には従来構造の場合とほぼ同じ特性を示している。第２および第３の実施の形態の場合は、曲線ｄに示すように、コレクタ電流ＩCの値が大きくなるほど従来構造の場合よりも抵抗値が小さくなる。ここで曲線ａは従来構造でコレクタウォールも形成しない場合の電流―電圧特性を示す図である。
【００３１】
なお、上記の実施の形態では、ＮＰＮトランジスタのコレクタ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させるための高濃度領域を、ベース領域１３の全周を完全に取り囲むようにして形成したが、一部を欠いて形成してもよい。
【００３２】
また、上記の実施の形態では、ＮＰＮトランジスタとＮＭＯＳトランジスタとを同一基板上に形成してなる半導体装置について説明したが、本発明はＰＮＰトランジスタとＰＭＯＳトランジスタとを同一基板上に形成してなる半導体装置にも適用できる。その場合、上記実施の形態で説明したドーパントの型および各領域の導電型がすべて逆になるだけである。
【００３３】
【発明の効果】
以上説明したように、本発明のバイポーラトランジスタは、バイポーラトランジスタのベース領域のほぼ全周を囲むようにして、コレクタ−エミッタ間飽和電圧を低減させるための高濃度領域を形成したので、トランジスタサイズを増大させることなくコレクタ−エミッタ間飽和電圧を低減させることができる。また、このバイポーラトランジスタと共に同一基板上に形成される他の素子の製造工程を利用して高濃度領域を形成することができるので、高濃度領域を形成するための専用の拡散工程を省き、少ない工程数で製造することができる。
【００３４】
本発明の半導体装置は、バイポーラトランジスタのベース領域のほぼ全周を囲むようにして、コレクタ−エミッタ間飽和電圧を低減させるための高濃度領域を形成したので、トランジスタサイズを増大させることなくコレクタ−エミッタ間飽和電圧を低減させることができる。また、バイポーラトランジスタと共に同一基板上に形成されるＭＯＳトランジスタの製造工程を利用して高濃度領域を形成することができるので、高濃度領域を形成するための専用の拡散工程が不要となり拡散に伴い熱処理工程が少なくなるため、高精度で信頼性の高い半導体装置を、少ない工程数で製造することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明にかかる半導体装置の第１の実施の形態を示す平面図、図１（ｂ）は断面図である。
【図２】本発明にかかる半導体装置の第２の実施の形態を示す断面図である。
【図３】本発明にかかる半導体装置の第３の実施の形態を示す断面図である。
【図４】コレクタ−エミッタ間抵抗特性（ＶCE（ｓａｔ）／ＩC）の測定結果を示す図である。
【図５】（ａ）は従来の半導体装置の構造を示す平面図、（ｂ）は断面図である。
【符号の説明】
１：半導体装置
２：半導体装置
３：半導体装置
１０：ＮＰＮトランジスタ（バイポーラトランジスタ）
１１：埋込層
１２：コレクタ領域
１３：ベース領域
１４：エミッタ領域
１５：高濃度領域
１６：コレクタ電極
１８：ベース電極
２０：ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）
２１：エミッタ電極
２４：ソース領域
２５：ドレイン領域
２７：ゲート電極
３０：シリコン基板
３１：ソース電極
３２：ドレイン電極
４０：ＮＰＮトランジスタ（バイポーラトランジスタ）
４１：高濃度領域
５０：ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）
５１：静電破壊対策用の領域
６０：ＮＰＮトランジスタ（バイポーラトランジスタ）
６１：高濃度領域
６１Ａ：第１領域
６１Ｂ：第２領域
７０：ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）
Claims (2)
- コレクタ領域内にベース領域を形成し、当該ベース領域内にエミッタ領域を形成してなるバイポーラトランジスタとＭＯＳトランジスタとを同一基板上に形成してなる半導体装置において、
前記ＭＯＳトランジスタのソース領域およびドレイン領域に設けられた低濃度拡散領域（ＬＤＤ領域）である静電破壊対策用の領域と同一工程で、前記ベース領域のほぼ全周を囲むように、コレクタ領域と同一導電型を有し、かつコレクタ領域と接続してコレクタウォールの機能を有する高濃度領域を形成し、コレクタ−エミッタ間飽和電圧を低減し得るようにしたことを特徴とする半導体装置。 - コレクタ領域内にベース領域を形成し、当該ベース領域内にエミッタ領域を形成してなるバイポーラトランジスタとＭＯＳトランジスタとを同一基板上に形成してなる半導体装置において、
前記ベース領域のほぼ全周を囲むように、前記ＭＯＳトランジスタのソース領域およびドレイン領域に設けられた低濃度拡散領域（ＬＤＤ領域）である静電破壊対策用の領域と同一工程で形成された第１領域と、前記ＭＯＳトランジスタのソース領域およびドレイン領域と同一工程で形成された第２領域とからなり、コレクタ領域と同一導電型を有し、かつコレクタ領域と接続してコレクタウォールの機能を有する高濃度領域を具備し、コレクタ−エミッタ間飽和電圧を低減し得るようにしたことを特徴とする半導体装置。
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