TWI447906B - 半導體結構及其製作方法 - Google Patents

Description

半導體結構及其製作方法

本發明是有關於一種半導體結構及其製作方法，且特別是一種有關於雙載子接面電晶體(Bipolar Junction Transistor，BJT)之半導體結構及其製作方法。

雙載子電晶體是近年來重要的半導體元件之一。它是由兩組非常緊密的pn接面(junction)所組成的三接點(three terminal)元件，這三個接點分別稱為射極(emitter)、基極(base)與集極(collector)，其中基極為雙載子電晶體三個接點裡的中間接點。由於雙載子電晶體係同時利用電子和電洞兩種載子來傳導電流，所以雙載子元件具有速度快以及可以在一較小的空間中提供一較大之電流的優點，因此利用雙載子電晶體與互補式金氧半導體電晶體(CMOS)所組合而成之雙載子互補電晶體(BiCMOS)結構已被提出，用以提昇電晶體的運作速度。

然而，在設計雙載子接面電晶體時，為了提高射極的注入效率而提高射極的雜質濃度，勢必會降低射極與基極之間的崩潰電壓，而降低雙載子電晶體的性能。

本發明係有關於一種半導體結構及其製作方法，用以改善共射極電路之電流增益，並提高逆向偏壓操作時之PN接面的崩潰電壓。

根據本發明之一方面，提出一種半導體結構，包括一基底、一第一導電型之井區、一第二導電型之井區、一本體區、一第一摻雜區、一第二摻雜區、一第三摻雜區以及一場板。第一導電型之井區與第二導電型之井區分別形成於基底中。本體區形成於第二導電型之井區中。第一摻雜區與一第二摻雜區分別形成於第一導電型之井區中與本體區中。第二摻雜區的極性與第一摻雜區的極性相同，且第二摻雜區的雜質濃度大於第一摻雜區的雜質濃度。第三摻雜區形成於第二導電型之井區，且位於第一摻雜區與第二摻雜區之間。第三摻雜區的極性與第一摻雜區的極性相反。場板形成於第二摻雜區與第三摻雜區之間的表面區域。

根據本發明之另一方面，提出一種半導體結構之製作方法，包括下列步驟。提供一基底。分別形成一第一導電型之井區與一第二導電型之井區於基底中。形成一本體區於第二導電型之井區中。分別形成一第一摻雜區與一第二摻雜區於第一導電型之井區與本體區中。第二摻雜區的極性與第一摻雜區的極性相同，且第二摻雜區的雜質濃度大於第一摻雜區的雜質濃度。形成一第三摻雜區於第二導電型之井區中，且位於第一摻雜區與第二摻雜區之間。第三摻雜區的極性與第一摻雜區的極性相反。形成一第一場板於第二摻雜區與第三摻雜區之間的表面區域。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

本實施例之半導體結構及其製作方法，係以場板（第一場板及/或第二場板）覆蓋P型摻雜區與N型摻雜區之間的表面區域，例如覆蓋射極摻雜區與基極摻雜區之間的表面區域、基極摻雜區與集極摻雜區之間的表面區域或兩者皆有，以提高逆向偏壓操作時射極與基極之間的接面崩潰電壓、基極與集極之間的接面崩潰電壓或兩者皆有。此外，增加場板，不僅能提高接面崩潰電壓，更可避免射極摻雜區與集極摻雜區的空乏區接合而發生擊穿效應。另外，為了提高射極的注入效率（injection efficiency），高雜質濃度之射極摻雜區例如以離子植入法形成在本體區中，以降低射極的電阻率，使載子更容易流動於射極與基極之間，以放大集極端的電流，進而提高共射極（Common-emitter）放大電路之電流增益（current gain）。

以下係提出各種實施例進行詳細說明，實施例僅用以作為範例說明，並非用以限縮本發明欲保護之範圍。

第一實施例

第1～3圖分別繪示依照本發明一實施例之三種半導體結構的剖面示意圖。請先參照第1圖，半導體結構100例如為共射極之雙載子接面電晶體，其包括一基底110、一第一導電型之井區121、一第二導電型之井區122、一本體區123、一第一摻雜區131、一第二摻雜區132、一第三摻雜區133以及一場板140。基底110例如為P型矽基底，第一導電型之井區121與第二導電型之井區122例如為P型井區，其分別形成於基底110中。第一導電型例如為P型，而第二導電型例如為N型，但本發明對此不加以限制，亦可第一導電型為N型，第二導電型為P型。

本體區123例如為P型摻雜區，其形成於第二導電型之井區122中。本體區123具有一P型雜質濃度，較佳為大於第一導電型之井區121的雜質濃度。

第一摻雜區131與第二摻雜區132分別形成於第一導電型之井區121（例如P型井區）與本體區123中，以做為集極摻雜區與射極摻雜區。第二摻雜區132的極性與第一摻雜區131的極性相同，例如摻雜極性相同的雜質（例如P型雜質）。但是，由於本體區123的雜質濃度大於第一導電型之井區121的雜質濃度，故第二摻雜區132的雜質濃度也會大於第一摻雜區131的雜質濃度。第二摻雜區132例如為P+摻雜區，可做為射極端E的接觸區，以降低第二摻雜區132的電阻率。

此外，第三摻雜區133位於第一摻雜區131與第二摻雜區132之間，且位於第二導電型之井區122（例如為N型井區）的表面區域，以做為基極摻雜區。第三摻雜區133的極性與第一摻雜區131的極性相反，例如分別摻雜N型雜質與P型雜質，因此可形成PNP接面的電晶體，但本發明不以此為限，亦可形成NPN接面的電晶體。

以PNP接面的電晶體為例，當射極端E與基極端B的接面施加順向電壓，且集極端C與基極端B的接面施加逆向電壓時，流經基極端B的微小載子電流可使集極端E的電流得以放大，因而集極端C的電流（Ic）與基極端B的電流(Ib)比值可介於20～200之間，達到電流增益的效果。在本實施例中，增加射極摻雜區內的雜質濃度，可使射極摻雜區的電阻值下降，並在較小的基極端B的電流(Ib)注入下放大集極端C的電流（Ic），故可提高電流增益的效果。

接著，請參照第1圖，場板140形成於第二摻雜區132與第三摻雜區133之間的表面區域，並覆蓋本體區123的部分表面區域。場板140可直接覆蓋在未形成場氧化物136的井區表面區域。在一實施例中，場氧化物136之材質例如為二氧化矽，用以隔離第一摻雜區131（例如集極摻雜區）與第三摻雜區133（例如基極摻雜區）。場板140的材質例如為多晶矽。由於場板140能改變第二摻雜區132與第三摻雜區133之間的電場分佈，加大空乏區的範圍，故可提高逆向偏壓操作時射極端E與基極端B之間的接面崩潰電壓（BVebo）。此外，增加場板140，更可避免射極摻雜區與集極摻雜區的空乏區接合而發生擊穿效應。

接著，請參照第2圖之半導體結構101，場板包括形成在第二摻雜區132與第三摻雜區133之間的第一場板140以及形成在第一摻雜區131與第三摻雜區133之間的第二場板141。如上所述，第一場板140能增加射極端E與基極端B之間的接面崩潰電壓（BVebo）。同樣，第二場板141能增加集極端C與基極端B之間的接面崩潰電壓（BVcbo），且藉由增加第一場板140與第二場板141，亦可避免第一摻雜區131與第二摻雜區132之間發生擊穿效應。

請參照第3圖之半導體結構102，場板141僅形成在第一摻雜區131與第三摻雜區133之間，而原先形成在第二摻雜區132與第三摻雜區133之間的第一場板140則以場氧化物136取代。藉由場板141，亦可達到增加集極端C與基極端B之間的接面崩潰電壓（BVcbo）以及避免第一摻雜區131與第二摻雜區132之間發生擊穿效應。

以下介紹半導體結構100之製作方法。請參照第4A圖，分別形成一第一導電型之井區121與一第二導電型之井區122於該基底110中，並形成一本體區123於第二導電型之井區122中，本體區123具有第一導電型之雜質濃度，較佳為大於第一導電型之井區121的雜質濃度。請參照第4B圖，形成一場氧化物136於部分表面區域，用以隔離元件並定義第一摻雜區131所在的位置及尺寸。接著，形成一場板140於未形成場氧化物136之部分表面區域，以精確地定義第二摻雜區132與第三摻雜區133所在的位置及尺寸。請參照第4C圖，進行一摻雜製程，以植入第一導電型雜質於第一摻雜區131與第二摻雜區132中，並植入第二導電型雜質於第三摻雜區133中。第一導電型例如為P型，而第二導電型例如為N型，因此可形成PNP接面的電晶體，但本發明不以此為限，亦可形成NPN接面的電晶體。

由於第二摻雜區132埋入於P型本體區123中，故第二摻雜區132的雜質濃度相對於第一摻雜區131的雜質濃度較高。此外，場板140位於第二摻雜區132與第三摻雜區133之間，且覆蓋在本體區123的部分表面區域上。然而，場板亦可形成在第一摻雜區131與第三摻雜區133之間，如第2圖及第3圖所示之場板141，在此不再贅述。

第二實施例

第5～7圖分別繪示依照本發明一實施例之三種半導體結構的剖面示意圖。請先參照第5圖，半導體結構200例如為共射極之雙載子接面電晶體，其包括一基底210、一第一導電型之井區221、一第二導電型之井區222、一本體區223、一第一摻雜區231、一第二摻雜區232、一第三摻雜區233、一場氧化物236以及一場板240。本實施例與第一實施例不同之處在於：先形成一場氧化物236，再形成覆蓋場氧化物236之場板240。場氧化物236用以隔離元件並定義各個摻雜區所在的位置及尺寸，場氧化物236例如以熱氧化法形成之局部矽氧化物(local oxidation of silicon)或以蝕刻形成之淺溝渠隔離物（shallow trench isolation, STI）。相對於第一實施例，由於場板240未直接覆蓋在井區表面區域，第三摻雜區233（例如基極摻雜區）的寬度尺寸容易受到場氧化物236的尺寸變異（鳥嘴區）而無法精確地控制。但在第一實施例中，當場板直接覆蓋在井區表面區域，摻雜區的尺寸不會受到場氧化物136的影響而變異，故可精確地控制第三摻雜區133（例如基極摻雜區）的寬度尺寸，以提高可靠度。

在第5圖中，場板240形成在第二摻雜區232與第三摻雜區233之間的表面區域，以改變第二摻雜區232與第三摻雜區233之間的電場分佈，加大空乏區的範圍，故可提高逆向偏壓操作時射極端E與基極端B之間的接面崩潰電壓（BVebo）。此外，第6圖中之第一場板240與第二場板241，以及第7圖中之場板241的配置方式與第一實施例相似，在此不再贅述。

有關半導體結構200之製作方法，其步驟大致上與第4A～4C圖相同。請參照第8A圖，分別形成一第一導電型之井區221與一第二導電型之井區222於該基底210中，並形成一本體區223於第二導電型之井區222中，本體區223具有第一導電型雜質濃度，較佳為大於第一導電型之井區221的雜質濃度。請參照第8B圖，形成一場氧化物236於部分表面區域，用以隔離元件並定義第一摻雜區231與第三摻雜區233所在的位置及尺寸。接著，形成一場板240於場氧化物236上及本體區232的部分表面區域上，以定義第二摻雜區232所在的位置及尺寸。請參照第8C圖，進行一摻雜製程，以植入第一導電型雜質於第一摻雜區231與第二摻雜區232中，並植入第二導電型雜質於第三摻雜區233中。第一導電型例如為P型，而第二導電型例如為N型，因此可形成PNP接面的電晶體，但本發明不以此為限，亦可形成NPN接面的電晶體。

由於第二摻雜區232埋入於P型本體區223中，故第二摻雜區232的雜質濃度相對於第一摻雜區231的雜質濃度較高。此外，場板240位於第二摻雜區232與第三摻雜區233之間，且覆蓋在本體區223的部分表面區域上。然而，場板240亦可形成在第一摻雜區231與第三摻雜區233之間，如第6圖及第7圖所示之場板241，在此不再贅述。

請參照第9至10圖，其分別繪示依照本發明一實施例之二種保護電路的示意圖。在第9圖中，雙載子接面電晶體300的射極E與集極C分別連接於高電位Vdd與低電位Vss，且射極E與基極B相連。如上所述，雙載子接面電晶體300可藉由增加場板，以提高崩潰電壓，因而可做為電源間靜電放電保護之箝制電路。此外，在第10圖中，二雙載子接面電晶體310、320分別與N型金氧半導體電晶體302與P型金氧半導體電晶體304並聯，且雙載子接面電晶體310的集極C與另一雙載子接面電晶體320的射極E連接至一輸出/入接墊306。如上所述，此二雙載子接面電晶體310、320藉由場板提高崩潰電壓，因而可做為輸出/入接墊306之靜電放電保護電路。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100~102、200~202．．．半導體結構

110、210．．．基底

121、221．．．第一導電型之井區

122、222．．．第二導電型之井區

123、223．．．本體區

131、231．．．第一摻雜區

132、232．．．第二摻雜區

133、233．．．第三摻雜區

136、236．．．場氧化物

140、240．．．場板(第一場板)

141、241．．．場板(第二場板)

300、310、320．．．雙載子接面電晶體

302．．．N型金氧半導體電晶體

304．．．P型金氧半導體電晶體

306．．．輸出/入接墊

Vdd．．．高電位

Vss．．．低電位

B．．．基極端

C．．．集極端

E．．．射極端

第1～3圖分別繪示依照本發明一實施例之三種半導體結構的剖面示意圖。

第4A～4C圖分別繪示半導體結構之製作方法的流程圖。

第5～7圖分別繪示依照本發明一實施例之三種半導體結構的剖面示意圖。

第8A～8C圖分別繪示半導體結構之製作方法的流程圖。

第9至10圖分別繪示依照本發明一實施例之二種保護電路的示意圖。

100．．．半導體結構

110．．．基底

121．．．第一導電型之井區

122．．．第二導電型之井區

123．．．本體區

131．．．第一摻雜區

132．．．第二摻雜區

133．．．第三摻雜區

136．．．場氧化物

140．．．場板

B．．．基極端

C．．．集極端

E．．．射極端

Claims (10)

1. 一種半導體結構，包括：一基底；一第一導電型之井區與一第二導電型之井區，分別形成於該基底中；一本體區，形成於該第二導電型之井區中；一第一摻雜區與一第二摻雜區，分別形成於該第一導電型之井區中與該本體區中，該第二摻雜區的極性與該第一摻雜區的極性相同，且該第二摻雜區的雜質濃度大於該第一摻雜區的雜質濃度；一第三摻雜區，形成於該第二導電型之井區，且位於該第一摻雜區與該第二摻雜區之間，該第三摻雜區的極性與該第一摻雜區的極性相反；以及一第一場板，形成於該第二摻雜區與該第三摻雜區之間的表面區域，且該第一場板覆蓋該本體區的一部分以及該第二導電型之井區的一部分表面區域。
2. 如申請專利範圍第1項所述之半導體結構，更包括一第二場板，形成於該第一摻雜區與該第三摻雜區之間的表面區域，該第二場板之材質為多晶矽。
3. 如申請專利範圍第2項所述之半導體結構，更包括一場氧化物，形成於該第一摻雜區與該第三摻雜區之間的表面區域，且該第二場板覆蓋該場氧化物。
4. 如申請專利範圍第1項所述之半導體結構，更包括一場氧化物，形成於該第二摻雜區與該第三摻雜區之間 的表面區域，該第一場板覆蓋該場氧化物，且覆蓋在該本體區的部分表面區域，該第一場板之材質為多晶矽。
5. 一種半導體結構，包括：一基底；一第一導電型之井區與一第二導電型之井區，分別形成於該基底中；一本體區，形成於該第二導電型之井區中；一第一摻雜區與一第二摻雜區，分別形成於該第一導電型之井區中與該本體區中，該第二摻雜區的極性與該第一摻雜區的極性相同，且該第二摻雜區的雜質濃度大於該第一摻雜區的雜質濃度；一第三摻雜區，形成於該第二導電型之井區，且位於該第一摻雜區與該第二摻雜區之間，該第三摻雜區的極性與該第一摻雜區的極性相反；以及一場板，形成於該第一摻雜區與該第三摻雜區之間的表面區域，該場板之材質為多晶矽，且該場板覆蓋該本體區的一部分以及該第二導電型之井區的一部分表面區域。
6. 一種半導體結構之製作方法，該方法包括：提供一基底；分別形成一第一導電型之井區與一第二導電型之井區於該基底中；形成一本體區於該第二導電型之井區中；分別形成一第一摻雜區與一第二摻雜區於該第一導 電型之井區與該本體區中，該第二摻雜區的極性與該第一摻雜區的極性相同，且該第二摻雜區的雜質濃度大於該第一摻雜區的雜質濃度；形成一第三摻雜區於該第二導電型之井區中，且位於該第一摻雜區與該第二摻雜區之間，該第三摻雜區的極性與該第一摻雜區的極性相反；以及形成一第一場板於該第二摻雜區與該第三摻雜區之間的表面區域，且該第一場板覆蓋該本體區的一部分以及該第二導電型之井區的一部分表面區域。
7. 如申請專利範圍第6項所述之方法，更包括形成一第二場板於該第一摻雜區與該第三摻雜區之間的表面區域，其中形成該第二場板之前，更包括形成一場氧化物於該第一摻雜區與該第三摻雜區之間的表面區域，且形成該第二場板之後，該第二場板係覆蓋該場氧化物，且該第二場板之材質為多晶矽。
8. 如申請專利範圍第6項所述之方法，其中形成該第一場板之前，更包括形成一場氧化物於該第二摻雜區與該第三摻雜區之間的表面區域，且形成該第一場板之後，該第一場板係覆蓋該場氧化物，且該第一場板覆蓋該本體區之部分表面區域，該第一場板之材質為多晶矽。
9. 一種半導體結構之製作方法，包括：提供一基底；分別形成一第一導電型之井區與一第二導電型之井區於該基底中；形成一本體區於該第二導電型之井區中； 分別形成一第一摻雜區與一第二摻雜區於該第一導電型之井區與該本體區中，該第二摻雜區的極性與該第一摻雜區的極性相同，且該第二摻雜區的雜質濃度大於該第一摻雜區的雜質濃度；形成一第三摻雜區於該第二導電型之井區中，且位於該第一摻雜區與該第二摻雜區之間，該第三摻雜區的極性與該第一摻雜區的極性相反；以及形成一場板於該第一摻雜區與該第三摻雜區之間的表面區域，該場板之材質為多晶矽，且該場板覆蓋該本體區的一部分以及該第二導電型之井區的一部分表面區域。
10. 如申請專利範圍第9項所述之方法，其中形成該場板之前，更包括形成一場氧化物於該第一摻雜區與該第三摻雜區之間的表面區域，且形成該場板之後，該場板係覆蓋該場氧化物。