TWI655746B - 二極體與二極體串電路 - Google Patents

Abstract

二極體包含基板、第一絕緣層、第二絕緣層、井區、深摻雜區、第一摻雜區與第二摻雜區。第一絕緣層設置於基板上。第二絕緣層設置於基板上，並與第一絕緣層定義元件區域。井區設置於基板上以及元件區域下方。深摻雜區設置於井區內，並位於元件區域下方。第一摻雜區設置於元件區域內，並位於深摻雜區上。第二摻雜區位於深摻雜區上並相鄰設置於該第一摻雜區旁。第二摻雜區經由深摻雜區以及第一摻雜區而與井區電性絕緣。

Description

二極體與二極體串電路

本案是有關於一種靜電放電防護裝置，且特別是有關於靜電放電防護裝置中的二極體。

靜電放電防護(electrostatic discharge,ESD)裝置常應用於各種電子裝置中，以增加電子裝置的可靠度。

現有的ESD裝置常利用二極體串所實現的箝位電路來進行靜電放電保護的操作。例如，電子裝置中的系統電壓至地之間可能會設置一組二極體串電路，以提供靜電放電的路徑。

然而，在現有的製程實現二極體串電路時，會因為寄生的雙極性接面電晶體(bipolar junction transistor,BJT)所引起的電流放大效應，造成二極體串電路中的漏電流增加。

此外，在現有的製程中，在實現二極體串電路時，需要採用深N井(deep N-well)的特殊製程來容納多個二極體，造成佈局面積與製造成本明顯增加。

為了解決上述問題，本揭露內容之一態樣提出一 種二極體。二極體包含基板、第一絕緣層、第二絕緣層、井區、深摻雜區、第一摻雜區與第二摻雜區。第一絕緣層設置於基板上。第二絕緣層設置於基板上，並與第一絕緣層定義元件區域。井區設置於基板上以及元件區域下方。深摻雜區設置於井區內，並位於元件區域下方。第一摻雜區具有一第一導電型，其中第一摻雜區設置於元件區域內，並位於深摻雜區上。第二摻雜區具有第二導電型，並相鄰設置於該第一摻雜區旁。其中第二摻雜區位於深摻雜區上，並經由深摻雜區以及第一摻雜區而與井區電性絕緣。

本揭露內容之另一態樣提出一種二極體串電路。 二極體串電路包含基板、多個絕緣層、井區、第一二極體與第二二極體。多個絕緣層設置於基板上，並用以定義第一元件區域與第二元件區域。第一二極體包含第一深摻雜區、第一摻雜區以及第二摻雜區。第一深摻雜區設置於井區內，並位於第一元件區域下方。第一摻雜區具有第一導電型，其中第一摻雜區設置於第一元件區域內，並位於第一深摻雜區上。第二摻雜區具有第二導電型，其中第二摻雜區位於第一深摻雜區上與第一摻雜區旁，並經由第一深摻雜區以及第一摻雜區而與井區電性絕緣。第二二極體包含第二深摻雜區、第三摻雜區以及第四摻雜區。第二深摻雜區設置於井區內，並位於第二元件區域下方。第三摻雜區具有第一導電型，並耦接至第二摻雜區，其中第三摻雜區設置於第二元件區域內，並位於第二深摻雜區上。 第四摻雜區具有第二導電型，其中第四摻雜區位於第二深摻雜 區上與第三摻雜區旁，並經由第二深摻雜區以及第三摻雜區而與井區電性絕緣。

綜上所述，本揭示內容所示的二極體與其二極體 串可實現於各種類型的靜電放電防護裝置。同時，藉由設置深摻雜區，本案的二極體可大幅降低漏電流的影響。進一步地，本案的二極體串的多個二極體可設置於同一井區，故可節省佈局面積，降低製造上的成本。

100、200、220、300、D1、D2、600‧‧‧二極體

110、410‧‧‧基板

112、114、412、414、416、501‧‧‧絕緣層

120‧‧‧井區

140、440、442‧‧‧深摻雜區

201‧‧‧間隔區

M1‧‧‧N型場效電晶體

M2‧‧‧P型場效電晶體

P1‧‧‧陽極

P2‧‧‧陰極

C1、C2‧‧‧元件區域

202、560、562‧‧‧閘極電極

400‧‧‧二極體串電路

500、520‧‧‧靜電放電防護裝置

160、162、301、460、462、464、466、540、542、544‧‧‧摻雜區

為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為根據本揭示內容之一實施例所繪示的一種二極體的剖面示意圖；第2A圖為根據本揭示內容之一實施例所繪示的一種二極體的剖面示意圖；第2B圖為根據本揭示內容之一實施例所繪示的一種二極體的剖面示意圖；第3圖為根據本揭示內容之一實施例所繪示的一種二極體的剖面示意圖；第4圖為根據本揭示內容之一實施例所繪示的一種二極體串電路的剖面示意圖；第5A圖為根據本揭示內容之一實施例所繪示的一種靜電放電防護裝置的剖面示意圖；第5B圖為根據本揭示內容之一實施例所繪示的一種靜 電放電防護裝置的剖面示意圖；以及第6圖為根據本揭示內容之一實施例所繪示的一種二極體的剖面示意圖。

下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。

在本文中，使用第一、第二與第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本發明的本意。

在本文中，當一個元件被稱為『在…上』時，它可泛指該元件直接在其他元件上，也可以是有其他元件存在於兩者之中。相反地，當一個元件被稱為『直接在』另一元件，它是不能有其他元件存在於兩者之中間。如本文所用，詞彙『與/或』包含了列出的關聯項目中的一個或多個的任何組合。

再者，本文中的相對詞彙，如『下』或『底部』 與『上』或『頂部』，用來描述文中在附圖中所示的一元件與另一元件之關係。相對詞彙是用來描述裝置在附圖中所描述之外的不同方位是可以被理解的。例如，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下』側將被定向為位於其他元件之『上』側。例示性的詞彙『下』，根據附圖的特定方位可以包含『下』和『上』兩種方位。同樣地，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下方』或『之下』將被定向為位於其他元件上之『上方』。例示性的詞彙『下方』或『之下』，可以包含『上方』和『下 方』兩種方位。

另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

請參照第1圖，第1圖為根據本揭示內容之一實施例所繪示的一種二極體的剖面示意圖。如第1圖所示，二極體100包含基板110、絕緣層112、絕緣層114、井區120、深摻雜區140、摻雜區160以及摻雜區162。

於各個實施例中，基板110可為P型基板(P-substrate)。如第1圖所示，絕緣層112與絕緣層114設置於基板110上，以定義元件區域C1。於一些實施例中，如第1圖所示，絕緣層112與絕緣層114可利用淺溝槽(Shallow Trench Isolation,STI)隔離實現。或者，於另一些實施例中，絕緣層112與絕緣層114更可為氮化矽層(silicon nitride layer)等其他電性絕緣材料。

於此例中，井區120為N型井。如第1圖所示，井 區120設置於基板110上，並位於元件區域C1下。深摻雜區140設置於井區120內。摻雜區160具有第一導電型，並設置於元件區域C1。摻雜區162具有第二導電型，並設置於元件區域C1內。例如，於此例中，摻雜區160為P型的摻雜區，且摻雜區162為N型摻雜區。摻雜區160耦接至二極體100的陽極P1，摻雜區162耦接至二極體100的陰極P2，並相鄰設置於摻雜區160旁，而使二極體100內的多個載子可在PN接面間沿著虛線路徑傳遞。摻雜區160與摻雜區162兩者皆位於深摻雜區140上，並與深摻雜區140接觸。如此，摻雜區162可經由深摻雜區140以及摻雜區160而與井區120電性絕緣。

於一些實施例中，上述的深摻雜區140可為P型深 摻雜區，例如可為P型靜電放電防護層(P-ESD layer)。舉例而言，在互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor,CMOS)的製程技術中，靜電放電防護層可應用於各種類型的靜電放電防護裝置中，例如用以實現前述的雙極性接面電晶體等等。藉由設置深摻雜區140，摻雜區162可與井區120電性絕緣。藉由上述方式，利用二極體100所形成的二極體串電路(如後第4圖所示)可設置於同一井區120，故能夠在不需額外光罩或複雜製程(例如：深N井)下降低二極體串電路所使用的電路面積。如此一來，二極體100的製造成本可明顯降低。此外，本領域具有通常知識者可根據實際應用的需求，而藉由調整深摻雜區140的製程參數(例如：厚度)來調整二極體100的相關元件參數(例如：臨界電壓、崩潰電壓 等)。

再者，為了避免寄生的BJT造成的漏電流的影 響，於一些實施例中，前述的井區120設置以接收高電壓。藉由此設置方式，二極體100內的漏電流可明顯降低，以降低不必要的功耗。

以下將以圖式說明本揭示內容之多個實施方式。 為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭示內容。也就是說，在本揭示內容的部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

請參照第2A圖，第2A圖為根據本揭示內容之一 實施例所繪示的一種二極體的剖面示意圖。相較於前述第1圖中的二極體100，於此實施例中，二極體200更包含了間隔區201。間隔區201設置於深摻雜區140上，並位於摻雜區160與摻雜區162之間。如第2A圖所示，二極體200內的多個載子可在PN接面間沿著兩條虛線路徑傳遞。於一些實施例中，間隔區201可在無摻雜下由井區120直接形成。或者，於一些實施例中，間隔區201可為輕摻雜區，且此輕摻雜區的導電型與井區120相同。

請參照第2B圖，第2B圖為根據本揭示內容之一 實施例所繪示的一種二極體的剖面示意圖。相較於前述第1圖中的二極體100，於此實施例中，二極體220更包含了閘極電極202。閘極電極202設置於元件區域C1上，並位於摻雜區160 與摻雜區162之間。於各個實施例中，閘極電極202可為多晶矽層。

請參照第3圖，第3圖為根據本揭示內容之一實施 例所繪示的一種二極體的剖面示意圖。相較於前述第1圖中的二極體100，於此實施例中，二極體300更包含了摻雜區301。 摻雜區301與摻雜區160設置以具有相同導電型，例如皆為P型摻雜區。於此實施例中，摻雜區162設置於摻雜區160與摻雜區301之間，以藉由深摻雜區140、摻雜區160與摻雜區301而與井區120電性絕緣。

請參照第4圖，第4圖為根據本揭示內容之一實施 例所繪示的一種二極體串電路的剖面示意圖。上述各個實施例所示的二極體100、二極體200、二極體220或二極體300可更進一步地應用於二極體串電路中。如第4圖所示，二極體串電路400包含基板410、絕緣層412、絕緣層414、絕緣層416、井區420、深摻雜區440、深摻雜區442、摻雜區460、摻雜區462、摻雜區464以及摻雜區466。

於此例中，基板410為P型基板。絕緣層412、絕 緣層414、絕緣層416設置於基板410上，其中絕緣層412與絕緣層414設置以定義元件區域C1，且絕緣層414與絕緣層416設置以定義元件區域C2。於此例中，井區420為N型井，且井區420設置於基板410上，並位於元件區域C1與元件區域C2的下方。於一些實施例中，如先前所述，井區420可設置以接收高電壓。

於此例中，前述的元件區域C1用以設置二極體 D1(亦即深摻雜區440、摻雜區460以及摻雜區462)，且元件區域C2用以設置二極體D2(亦即深摻雜區442、摻雜區464以及摻雜區466)。

於此例中，深摻雜區440與深摻雜區442可為P型深摻雜區。具體而言，深摻雜區440設置於井區420內，並位於元件區域C1的下方。摻雜區460與摻雜區464為P型的摻雜區，且摻雜區462與摻雜區466為N型的摻雜區。摻雜區460設置於元件區域C1內，並位於深摻雜區440上。摻雜區462設置於元件區域C1內，並位於深摻雜區440上。如第4圖所示，於此例中，摻雜區462更相鄰設置摻雜區460旁，並位於摻雜區460與絕緣層414之間。如此，摻雜區462可藉由深摻雜區440、摻雜區460與絕緣層414而與井區 420電性絕緣。

再者，深摻雜區442設置於井區420內，並位於元件區域C2的下方。摻雜區464設置於元件區域C2內，並位於深摻雜區442上。摻雜區464經由導線電性連接至摻雜區462，以形成二極體串。摻雜區466設置於元件區域C2內，並位於深摻雜區442上。摻雜區466相鄰設置摻雜區464旁，並位於摻雜區464與絕緣層416之間。如此，摻雜區466可藉由深摻雜區442、摻雜區464與絕緣層416而與井區 420電性絕緣。

如先前所述，藉由設置深摻雜區440與深摻雜區442，二極體串電路400中的多個二極體D1以及二極體D2可設置於同一井區 420。如此，二極體串電路400的佈局面積可大幅減少，故製程上的成本可明顯降低。

需特別說明的是，第4圖中所示的二極體串電路 400僅以第1圖中的二極體100的結構實施為例進行說明，但本揭示內容並不僅此為限。例如，於一些實施例中，二極體串電路400的二極體D1或二極體D2亦可使用第2A圖的二極體200實施。於另一些實施例中，二極體串電路400的二極體D1或二極體D2亦可使用第2B圖的二極體220實施。或者，於又一些實施例中，二極體串電路400的二極體D1或二極體D2亦可使用第3圖的二極體300實施。

請參照第5A圖，第5A圖為根據本揭示內容之一 實施例所繪示的一種靜電放電防護裝置的剖面示意圖。上述各個實施例所示的二極體100、二極體200、二極體220或二極體300可更進一步地應用於靜電放電防護裝置。如第5A圖所示，靜電放電防護裝置500包含絕緣層501、N型場效電晶體M1與二極體100。N型場效電晶體M1設置於絕緣層501與絕緣層112之間。N型場效電晶體M1包含摻雜區540、摻雜區542以及閘極電極560，其中摻雜區540與摻雜區542為N型摻雜區。閘極電極560設置於摻雜區540與摻雜區542之間，並位於基板110的上方。摻雜區542更經由導線而電性連接至摻雜區160。換句話說，N型場效電晶體M1串聯耦接至二極體100。由於二極體100的結構與先前第1圖相似，故於此不再重複贅述。藉由此設置方式，前述的二極體100能夠與N型場效電晶體M1於同一製程製造，而實現各種類型的靜電放電防護裝置。

請參照第5B圖，第5B圖為根據本揭示內容之一 實施例所繪示的一種靜電放電防護裝置的剖面示意圖。相較於第5A圖中的靜電放電防護裝置500，此例中的靜電放電防護裝 置520包含P型場效電晶體M2與二極體100。如第5B圖所示，P型場效電晶體M2包含摻雜區544與閘極電極562，其中摻雜區544為P型摻雜區。如第5B圖所示，摻雜區544與閘極電極562設置於絕緣層112與摻雜區160之間，且P型場效電晶體M2與二極體100設置以共享摻雜區160。換句話說，藉由上述的設置方式，P型場效電晶體M2可在不用設置額外導線下，即可串聯耦接至二極體100。如此，靜電放電防護裝置520的佈局面積可更進一步地降低。

上述僅以單一場效電晶體與二極體100串聯的方 式為例說明本案二極體100的結構應用於靜電放電防護裝置的設置方式，但本案並不以此為限。本領域具有通常知識者可根據實際需求調整前述靜電放電防護裝置500或靜電放電防護裝置520使用合適的電晶體個數或二極體個數。

上述的各個實施例，僅P型深摻雜區為例進行說 明，但本揭示內容並不以此為限。應當瞭解到，上述各實施例中的二極體亦可由N型深摻雜區實施。

請參照第6圖，第6圖為根據本揭示內容之一實施 例所繪示的一種二極體的剖面示意圖。相較於第1圖中的二極體100，本例中的二極體600中的深摻雜區140為N型深摻雜區。相應地，井區120為P型井，摻雜區160為N型摻雜區，並耦接至陰極P2，且摻雜區162為P型摻雜區，並耦接至陽極P1。 如此，摻雜區162與摻雜區160可形成二極體600中的PN接面，且摻雜區162可經由深摻雜區140以及摻雜區160而與井區120電性絕緣。換句話說，於各個實施例中，井區120的導電 型與深摻雜區140的導電型設置為互相相反。

綜上所述，本揭示內容所示的二極體與其二極體串可實現於各種類型的靜電放電防護裝置。同時，藉由設置深摻雜區，本案的二極體可大幅降低漏電流的影響。進一步地，本案的二極體串的多個二極體可設置於同一井區，故可節省佈局面積，降低製造上的成本。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

1. 一種二極體，包含：一基板；一第一絕緣層，設置於該基板上；一第二絕緣層，設置於該基板上，並與該第一絕緣層定義一元件區域；一深摻雜區，具有一第一導電型，並位於該元件區域下方；一井區，具有一第二導電型，設置於該基板上，其中該井區設置於該元件區域下方，且該深摻雜區設置於該井區內；一第一摻雜區，具有該第一導電型，其中該第一摻雜區設置於該元件區域內，該第一摻雜區位於該深摻雜區上並直接接觸該井區；以及一第二摻雜區，具有該第二導電型，相鄰設置於該第一摻雜區旁，其中該第二摻雜區位於該深摻雜區上，並經由該深摻雜區以及該第一摻雜區而與該井區電性絕緣。
2. 如請求項1所述的二極體，更包含：一間隔區，設置於該深摻雜區上，並位於該第一摻雜區與該第二摻雜區之間。
3. 如請求項1所述的二極體，更包含：一閘極電極，設置於該元件區域上，並位於該第一摻雜區與該第二摻雜區之間。
4. 如請求項1所述的二極體，其中該井區的導電型與該深摻雜區的導電型互相相反。
5. 如請求項1所述的二極體，更包含：一第三摻雜區，具有該第一導電型，並位於該深摻雜區上，其中該第二摻雜區設置於該第一摻雜區與該第三摻雜區之間，並經由該深摻雜區、該第一摻雜區與該第三摻雜區而與該井區電性絕緣。
6. 一種二極體串電路，包含：一基板；複數個絕緣層，設置於該基板上，並用以定義一第一元件區域與一第二元件區域；一井區，設置於該基板上，其中該井區設置於該第一元件區域與該第二元件區域下；一第一二極體，包含：一第一深摻雜區，具有一第一導電型，設置於該井區內，並位於該第一元件區域下方，其中該井區具有一第二導電型；一第一摻雜區，具有該第一導電型，其中該第一摻雜區設置於該第一元件區域內，該第一摻雜區位於該第一深摻雜區上並直接接觸該井區；以及一第二摻雜區，具有該第二導電型，其中該第二摻雜區位於該第一深摻雜區上與該第一摻雜區旁，並經由 該第一深摻雜區以及該第一摻雜區而與該井區電性絕緣；以及一第二二極體，包含：一第二深摻雜區，具有該第一導電型，設置於該井區內，並位於該第二元件區域下方；一第三摻雜區，具有該第一導電型，並耦接至該第二摻雜區，其中該第三摻雜區設置於該第二元件區域內，該第三摻雜區位於該第二深摻雜區上並直接接觸；以及一第四摻雜區，具有該第二導電型，其中該第四摻雜區位於該第二深摻雜區上與該第三摻雜區旁，並經由該第二深摻雜區以及該第三摻雜區而與該井區電性絕緣。
7. 如請求項6所述的二極體串電路，更包含：一間隔區，位於該第一摻雜區與該第二摻雜區之間。
8. 如請求項6所述的二極體串電路，更包含：一間隔區，位於該第三摻雜區與該第四摻雜區之間。
9. 如請求項6所述的二極體串電路，更包含：一第五摻雜區，具有該第一導電型，位於該第一深摻雜區上以及位於該第二摻雜區與該些絕緣層之一第一者之間，以使該第二摻雜區經由該第一深摻雜區與該第五摻雜區而與該井區電性絕緣。
10. 如請求項6所述的二極體串電路，更包含：一第五摻雜區，具有該第一導電型，位於該第二深摻雜區上以及位於該第四摻雜區與該些絕緣層之一第二者之間，以使該第四摻雜區經由該第二深摻雜區與該第五摻雜區而與該井區電性絕緣。