TWI763029B - 垂直式雙極性電晶體裝置 - Google Patents

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Abstract

本發明係揭露一種垂直式雙極性電晶體裝置，其包含一重摻雜半導體基板、一第一半導體磊晶層、至少一摻雜井區、一隔離結構與一外部導體。重摻雜半導體基板與摻雜井區具有第一導電型，第一半導體磊晶層具有第二導電型。第一半導體磊晶層設於重摻雜半導體基板上。摻雜井區設於第一半導體磊晶層中。隔離結構設於重摻雜半導體基板中，並圍繞第一半導體磊晶層與摻雜井區。外部導體設於摻雜井區與第一半導體磊晶層之外側，並電性連接摻雜井區與第一半導體磊晶層。

Description

垂直式雙極性電晶體裝置
本發明係關於一種垂直式靜電放電技術，且特別關於一種垂直式雙極性電晶體裝置。
靜電放電（ESD）損壞已成為以奈米級互補式金氧半(CMOS)工藝製造的CMOS積體電路(IC)產品的主要可靠性問題。靜電放電保護裝置通常設計為用於釋放靜電放電能量，因此可以防止積體電路晶片受到靜電放電損壞。
靜電放電保護裝置的工作原理如第1圖所示，在印刷電路板（PCB）上，靜電放電保護裝置8並聯欲保護裝置9，當ESD情況發生時，靜電放電保護裝置8係瞬間被觸發，同時，靜電放電保護裝置8亦可提供一低電阻路徑，以供暫態之ESD電流進行放電，讓ESD暫態電流之能量透過靜電放電保護裝置8得以釋放。為了降低靜電放電保護裝置8所佔據的體積與面積，故實現垂直式暫態電壓抑制器以取代橫向暫態電壓抑制器。舉例來說，在美國專利號8928084中，橫向靜電放電保護裝置設於一磊晶層中，且電極設於靜電放電保護裝置之表面。因此，電極佔據許多足印(footprint)區域。在美國專利號9666700中，設於靜電放電保護裝置之表面的電極亦佔據許多足印區域。此外，傳統垂直式暫態電壓抑制器具有某些缺點。在美國專利號7750365中，雖然絕緣式閘極雙極性電晶體為垂直式暫態電壓抑制器，但絕緣式閘極雙極性電晶體需要在晶圓背面多進行一道佈植製程。在美國專利號7781826中，基板與磊晶層屬於相同導電型。此外，P型井區作為雙載子接面電晶體之基極。崩潰介面位於P型井區與磊晶層之間。因為P型井區之深度取決於基極之寬度，故介面之崩潰電壓是難以控制的。
因此，本發明係在針對上述的困擾，提出一種垂直式雙極性電晶體裝置，以解決習知所產生的問題。
本發明提供一種垂直式雙極性電晶體裝置，其係自由地調整雙載子接面電晶體之增益與崩潰電壓。
本發明提供一種垂直式雙極性電晶體裝置，其包含一重摻雜半導體基板、一第一半導體磊晶層、至少一摻雜井區、一隔離結構與一外部導體。重摻雜半導體基板與摻雜井區具有第一導電型，第一半導體磊晶層具有第二導電型。第一半導體磊晶層設於重摻雜半導體基板上，摻雜井區設於第一半導體磊晶層中。隔離結構設於重摻雜半導體基板與第一半導體磊晶層中，並圍繞第一半導體磊晶層與摻雜井區。外部導體設於摻雜井區與第一半導體磊晶層之外側，並電性連接摻雜井區與第一半導體磊晶層。
在本發明之一實施例中，第一導電型為N型，第二導電型為P型。
在本發明之一實施例中，第一導電型為P型，第二導電型為N型。
在本發明之一實施例中，垂直式雙極性電晶體裝置更包含至少一第一重摻雜區與至少一第二重摻雜區。第一重摻雜區具有第一導電型，第一重摻雜區設於摻雜井區中。第二重摻雜區具有第二導電型，第二重摻雜區設於第一半導體磊晶層中。第一半導體磊晶層透過第一重摻雜區、第二重摻雜區與外部導體電性連接摻雜井區。
在本發明之一實施例中，第二重摻雜區圍繞第一重摻雜區與摻雜井區。
在本發明之一實施例中，第一重摻雜區之數量為複數個，第二重摻雜區之數量為複數個，摻雜井區之數量為複數個，所有第一重摻雜區分別設於所有摻雜井區中，所有摻雜井區與所有第二重摻雜區交替設置。
在本發明之一實施例中，垂直式雙極性電晶體裝置更包含一重摻雜埋層，其係設於重摻雜半導體基板與第一半導體磊晶層之間，並位於摻雜井區之正下方。
在本發明之一實施例中，重摻雜埋層具有第一導電型，隔離結構之底部深於介於重摻雜埋層與第一半導體磊晶層之間的介面。
在本發明之一實施例中，重摻雜埋層具有第二導電型，隔離結構之底部深於介於重摻雜埋層與重摻雜半導體基板之間的介面。
在本發明之一實施例中，重摻雜埋層接觸隔離結構。
在本發明之一實施例中，重摻雜半導體基板電性連接一第一接腳，且外部導體電性連接一第二接腳。
在本發明之一實施例中，垂直式雙極性電晶體裝置更包含一第二半導體磊晶層，其係設於重摻雜半導體基板與第一半導體磊晶層之間，並位於摻雜井區之正下方。
在本發明之一實施例中，第二半導體磊晶層具有第一導電型，隔離結構之底部深於介於第二半導體磊晶層與第一半導體磊晶層之間的介面。
在本發明之一實施例中，第二半導體磊晶層具有第二導電型，隔離結構之底部深於介於第二半導體磊晶層與重摻雜半導體基板之間的介面。
基於上述，垂直式雙極性電晶體裝置根據第一半導體磊晶層之電阻率與厚度，自由地調整雙載子接面電晶體之增益與崩潰電壓。垂直式雙極性電晶體裝置可根據第一半導體磊晶層與重摻雜埋層之電阻率，具有大範圍之崩潰電壓。
茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
除非另有說明，否則某些條件句子或單詞，例如“可以”，“可能”，“可能”或“可能”，通常試圖表示本發明中的實施例具有的含義，但也可以解釋為可能不需要的功能，元素或步驟。 在其他實施例中，可能不需要這些特徵，元素或步驟。
於下文中關於“一個實施例”或“一實施例”之描述係指關於至少一實施例內所相關連之一特定元件、結構或特徵。因此，於下文中多處所出現之“一個實施例”或 “一實施例”之多個描述並非針對同一實施例。再者，於一或多個實施例中之特定構件、結構與特徵可依照一適當方式而結合。
在整個說明書和申請專利範圍中使用某些術語來指代特定部件。 本領域的技術人員意識到，組件可以被稱為不同的名稱。本公開內容不旨在區分名稱不同但功能相同的組件。在說明書和申請專利範圍中，術語“包括”以開放式方式使用，因此應解釋為表示“包括但不限於”。 短語“被耦合到”、“耦合到”和“正耦合到”旨在包括任何間接或直接連接。 因此，如果本揭露提到第一設備與第二設備耦合，則意味著第一設備可以通過電連接、無線通信、光通信或其他信號連接在有/無直接或間接地利用其他中間設備或連接方式連接到第二設備。
為了降低靜電放電保護裝置所佔據的面積，並在不需要增加靜電放電保護裝置所佔據的面積的前提下，增強靜電放電等級，且達到均勻的電流分布與優良的熱散逸，提供一種垂直式雙極性電晶體裝置。
第2圖為本發明之垂直式雙極性電晶體裝置之第一實施例之結構剖視圖。以下請參閱第2圖，並介紹本發明之垂直式雙極性電晶體裝置10之第一實施例，其係包含一重摻雜半導體基板12、一第一半導體磊晶層14、至少一摻雜井區16、一隔離結構18與一外部導體20。在第一實施例中，係使用一個或多個摻雜井區16。為了清楚與方便，第一實施例係以一個摻雜井區16為例。重摻雜半導體基板12與摻雜井區16具有第一導電型，第一半導體磊晶層14具有第二導電型。在第一實施例中，第一導電型為N型，第二導電型為P型。
第一半導體磊晶層14設於重摻雜半導體基板12上，摻雜井區16設於第一半導體磊晶層14中。重摻雜半導體基板12、第一半導體磊晶層14與摻雜井區16形成一雙載子接面電晶體，其中第一半導體磊晶層14作為雙載子接面電晶體之基極。因為第一半導體磊晶層14之電阻率與厚度容易調整，所以根據第一半導體磊晶層14之電阻率與厚度可以自由調整雙載子接面電晶體之增益與崩潰電壓。隔離結構18之材質可為氧化物或絕緣材質，但本發明並不以此為限。隔離結構18設於重摻雜半導體基板12與第一半導體磊晶層14中，並圍繞摻雜井區16與第一半導體磊晶層14。實際上，垂直式雙極性電晶體裝置10為從晶圓上切割下來之一晶粒。當晶粒從晶圓上切割下時，晶粒沿著隔離結構18之外側切割，以避免對介於重摻雜半導體基板12與第一半導體磊晶層14之間的崩潰介面造成傷害。外部導體20包含但不限於導電層及銲線。舉例來說，外部導體20可為設於第一半導體磊晶層14與摻雜井區16之外側之導電層。具體而言，導電層設於第一半導體磊晶層14與摻雜井區16之頂部。重摻雜半導體基板12電性連接一第一接腳22。外部導體20電性連接一第二接腳24。
當正靜電放電能量施加在第一接腳22，且第二接腳24接地時，靜電放電電流從第一接腳22經過重摻雜半導體基板12、第一半導體磊晶層14與摻雜井區16流至第二接腳24。由於外部導體20之存在，第一半導體磊晶層14與摻雜井區16具有相同電壓，所以電流擁擠(current crowding)效應不會發生在摻雜井區16之角落。
第3圖為本發明之垂直式雙極性電晶體裝置之第二實施例之結構剖視圖。請參閱第3圖，並介紹本發明之垂直式雙極性電晶體裝置之第二實施例如下。與第一實施例相比，第二實施例更包含至少一第一重摻雜區26與至少一第二重摻雜區28。第二實施例使用一個或多個第一重摻雜區26與一個或多個第二重摻雜區28。在第二實施例中，以一個第一重摻雜區26與一個第二重摻雜區28為例。第一重摻雜區26具有第一導電型，第二重摻雜區28具有第二導電型。第一重摻雜區26設於摻雜井區16中，第二重摻雜區28設於第一半導體磊晶層14中，第二重摻雜區28可圍繞摻雜井區16與第一重摻雜區26。摻雜井區16透過第一重摻雜區26電性連接外部導體20，第一半導體磊晶層14透過第二重摻雜區28電性連接外部導體20。第一半導體磊晶層14透過第一重摻雜區26、第二重摻雜區28與外部導體20電性連接摻雜井區16。如果外部導體20以導電層實現，則導電層可設於第一重摻雜區26與第二重摻雜區28之頂部。第一重摻雜區26與第二重摻雜區28分別作為摻雜井區16與第一半導體磊晶層14之歐姆接觸，並用來降低外部導體20與摻雜井區16之間的電阻及外部導體20與第一半導體磊晶層14之間的電阻。
當正靜電放電能量施加在第一接腳22，且第二接腳24接地時，靜電放電電流從第一接腳22經過重摻雜半導體基板12、第一半導體磊晶層14、摻雜井區16與第一重摻雜區26流至第二接腳24。崩潰介面位於重摻雜半導體基板12與第一半導體磊晶層14之間。由於外部導體20之存在，第一重摻雜區26、第二重摻雜區28、第一半導體磊晶層14與摻雜井區16具有相同電壓，所以電流擁擠(current crowding)效應不會發生在摻雜井區16之角落。
第4圖為本發明之垂直式雙極性電晶體裝置之第三實施例之結構剖視圖。請參閱第4圖，並介紹本發明之垂直式雙極性電晶體裝置之第三實施例如下。與第二實施例相比，第三實施例更包含一重摻雜埋層30，其係設於重摻雜半導體基板12與第一半導體磊晶層14之間，並位於摻雜井區16之正下方。重摻雜埋層30可與隔離結構18分開。重摻雜埋層30與摻雜井區16具有相同的水平位置。重摻雜埋層30具有第一導電型或第二導電型。
當重摻雜埋層30具有第一導電型時，崩潰介面位於重摻雜埋層30與第一半導體磊晶層14之間。雖然重摻雜埋層30與重摻雜半導體基板12屬於相同導電型，但重摻雜埋層30之離子之游離能經常大於重摻雜半導體基板12之離子之游離能，這是因為重摻雜埋層30與重摻雜半導體基板12使用不同材料摻雜。舉例來說，重摻雜埋層30使用磷原子摻雜，重摻雜半導體基板12使用砷原子摻雜。因此，介於重摻雜埋層30與第一半導體磊晶層14之間的介面之崩潰電壓經常低於介於第一半導體磊晶層14與重摻雜半導體基板12之間的介面之崩潰電壓。在這樣的情況下，隔離結構18之底部深於介於重摻雜埋層30與第一半導體磊晶層14之間的介面，使隔離結構18保護重摻雜埋層30與第一半導體磊晶層14之間的崩潰介面。當重摻雜埋層30具有第二導電型時，崩潰介面位於重摻雜埋層30與重摻雜半導體基板12之間。垂直式雙極性電晶體裝置10根據第一半導體磊晶層14與重摻雜埋層30之電阻率，可具有一較大範圍之崩潰電壓。在這樣的情況下，隔離結構18之底部深於介於重摻雜埋層30與重摻雜半導體基板12之間的介面，使隔離結構18保護重摻雜埋層30與重摻雜半導體基板12之間的崩潰介面。
當正靜電放電能量施加在第一接腳22，且第二接腳24接地時，靜電放電電流從第一接腳22經過重摻雜半導體基板12、重摻雜埋層30、第一半導體磊晶層14、摻雜井區16與第一重摻雜區26流至第二接腳24。崩潰介面位於重摻雜半導體基板12與重摻雜埋層30之間或位於重摻雜埋層30與第一半導體磊晶層14之間。此外，電流擁擠效應不會發生在摻雜井區16之角落，這是因為由於外部導體20之存在，第一重摻雜區26、第二重摻雜區28、第一半導體磊晶層14與摻雜井區16具有相同電壓。大部分的靜電放電電流僅通過重摻雜埋層30，而不是第一半導體磊晶層14之周圍。因此，靜電放電電流不會通過摻雜井區16之角落。垂直式雙極性電晶體裝置10根據第一半導體磊晶層14與重摻雜埋層30之電阻率，可具有一較大範圍之崩潰電壓。
第5圖為本發明之垂直式雙極性電晶體裝置之第四實施例之結構剖視圖。請參閱第5圖，並介紹本發明之垂直式雙極性電晶體裝置之第四實施例如下。與第三實施例相比，第四實施例之重摻雜埋層30更可完全覆蓋重摻雜半導體基板12，並接觸隔離結構18。重摻雜埋層30係以毯式植入(blanket implantation)方式形成，進而省下一道光罩製程，並減少製作成本。
第6圖為本發明之垂直式雙極性電晶體裝置之第五實施例之結構剖視圖。請參閱第6圖，並介紹本發明之垂直式雙極性電晶體裝置之第五實施例如下。與第四實施例相比，第五實施例係以複數個第一重摻雜區26、複數個第二重摻雜區28與複數個摻雜井區16為例。所有第一重摻雜區26分別設於所有摻雜井區16中。所有摻雜井區16與所有第二重摻雜區28交替式設置。
當正靜電放電能量施加在第一接腳22，且第二接腳24接地時，靜電放電電流從第一接腳22經過重摻雜半導體基板12、重摻雜埋層30、第一半導體磊晶層14、摻雜井區16與第一重摻雜區26流至第二接腳24。崩潰介面位於重摻雜半導體基板12與重摻雜埋層30之間或位於重摻雜埋層30與第一半導體磊晶層14之間。此外，電流擁擠效應不會發生在摻雜井區16之角落，這是因為由於外部導體20之存在，第一重摻雜區26、第二重摻雜區28、第一半導體磊晶層14與摻雜井區16具有相同電壓。在第五實施例中，有複數個雙極性接面電晶體，其中雙極性接面電晶體的數量取決於摻雜井區16之數量。由隔離結構18所圍繞之所有雙極性接面電晶體能增強靜電放電電流之均勻度與靜電放電等級。
第7圖為本發明之垂直式雙極性電晶體裝置之第六實施例之結構剖視圖。請參閱第7圖，並介紹本發明之垂直式雙極性電晶體裝置之第六實施例如下。第六實施例與第二實施例差別在於，第六實施例更可包含一第二半導體磊晶層32，其係設於重摻雜半導體基板12與第一半導體磊晶層14之間，並位於摻雜井區16之正下方。第二半導體磊晶層32可完全覆蓋重摻雜半導體基板12。第二半導體磊晶層32具有第一導電型或第二導電型。
當第二半導體磊晶層32具有第一導電型時，崩潰介面位於第二半導體磊晶層32與第一半導體磊晶層14之間。雖然第二半導體磊晶層32與重摻雜半導體基板12屬於相同導電型，但第二半導體磊晶層32之離子之游離能經常大於重摻雜半導體基板12之離子之游離能，這是因為第二半導體磊晶層32與重摻雜半導體基板12使用不同材料摻雜。舉例來說，第二半導體磊晶層32使用磷原子摻雜，重摻雜半導體基板12使用砷原子摻雜。因此，介於第二半導體磊晶層32與第一半導體磊晶層14之間的介面之崩潰電壓經常低於介於第一半導體磊晶層14與重摻雜半導體基板12之間的介面之崩潰電壓。在這樣的情況下，隔離結構18之底部深於介於第二半導體磊晶層32與第一半導體磊晶層14之間的介面，使隔離結構18保護第二半導體磊晶層32與第一半導體磊晶層14之間的崩潰介面。當第二半導體磊晶層32具有第二導電型時，崩潰介面位於第二半導體磊晶層32與重摻雜半導體基板12之間。垂直式雙極性電晶體裝置10根據第一半導體磊晶層14與第二半導體磊晶層32之電阻率，可具有一較大範圍之崩潰電壓。在這樣的情況下，隔離結構18之底部深於介於第二半導體磊晶層32與重摻雜半導體基板12之間的介面，使隔離結構18保護第二半導體磊晶層32與重摻雜半導體基板12之間的崩潰介面。
當正靜電放電能量施加在第一接腳22，且第二接腳24接地時，靜電放電電流從第一接腳22經過重摻雜半導體基板12、第二半導體磊晶層32、第一半導體磊晶層14、摻雜井區16與第一重摻雜區26流至第二接腳24。崩潰介面位於重摻雜半導體基板12與第二半導體磊晶層32之間或位於第二半導體磊晶層32與第一半導體磊晶層14之間。此外，電流擁擠效應不會發生在摻雜井區16之角落，這是因為由於外部導體20之存在，第一重摻雜區26、第二重摻雜區28、第一半導體磊晶層14與摻雜井區16具有相同電壓。因此，靜電放電電流不會通過摻雜井區16之角落。垂直式雙極性電晶體裝置10根據第一半導體磊晶層14與第二半導體磊晶層32之電阻率，可具有一較大範圍之崩潰電壓。
第8圖為本發明之垂直式雙極性電晶體裝置之第七實施例之結構剖視圖。請參閱第8圖，並介紹本發明之垂直式雙極性電晶體裝置之第七實施例如下。與第六實施例相比，第七實施例以複數個第一重摻雜區26、複數個第二重摻雜區28與複數個摻雜井區16為例。所有第一重摻雜區26分別設於所有摻雜井區16中。所有摻雜井區16與所有第二重摻雜區28交替式設置。
當正靜電放電能量施加在第一接腳22，且第二接腳24接地時，靜電放電電流從第一接腳22經過重摻雜半導體基板12、第二半導體磊晶層32、第一半導體磊晶層14、摻雜井區16與第一重摻雜區26流至第二接腳24。崩潰介面位於重摻雜半導體基板12與第二半導體磊晶層32之間或位於第二半導體磊晶層32與第一半導體磊晶層14之間。此外，電流擁擠效應不會發生在摻雜井區16之角落，這是因為由於外部導體20之存在，第一重摻雜區26、第二重摻雜區28、第一半導體磊晶層14與摻雜井區16具有相同電壓。在第七實施例中，有複數個雙極性接面電晶體，其中雙極性接面電晶體的數量取決於摻雜井區16之數量。由隔離結構18所圍繞之所有雙極性接面電晶體能增強靜電放電電流之均勻度與靜電放電等級。
第9圖為本發明之垂直式雙極性電晶體裝置之第八實施例之結構剖視圖。請參閱第9圖，並介紹本發明之垂直式雙極性電晶體裝置之第八實施例如下。第八實施例與第一實施例差別在於導電型。第八實施例之第一導電型與第二導電型分別為P型與N型，其餘結構已於第一實施例描述，於此不再贅述。
當正靜電放電能量施加在第二接腳24，且第一接腳22接地時，靜電放電電流從第二接腳24經過摻雜井區16、第一半導體磊晶層14與重摻雜半導體基板12流至第一接腳22。崩潰介面位於第一半導體磊晶層14與重摻雜半導體基板12之間。由於外部導體20之存在，第一半導體磊晶層14與摻雜井區16具有相同電壓，所以電流擁擠(current crowding)效應不會發生在摻雜井區16之角落。
第10圖為本發明之垂直式雙極性電晶體裝置之第九實施例之結構剖視圖。請參閱第10圖，並介紹本發明之垂直式雙極性電晶體裝置之第九實施例如下。第九實施例與第二實施例差別在於導電型。第九實施例之第一導電型與第二導電型分別為P型與N型，其餘結構已於第二實施例描述，於此不再贅述。
當正靜電放電能量施加在第二接腳24，且第一接腳22接地時，靜電放電電流從第二接腳24經過第一重摻雜區26、摻雜井區16、第一半導體磊晶層14與重摻雜半導體基板12流至第一接腳22。崩潰介面位於重摻雜半導體基板12與第一半導體磊晶層14之間。由於外部導體20之存在，第一重摻雜區26、第二重摻雜區28、第一半導體磊晶層14與摻雜井區16具有相同電壓，所以電流擁擠(current crowding)效應不會發生在摻雜井區16之角落。
第11圖為本發明之垂直式雙極性電晶體裝置之第十實施例之結構剖視圖。請參閱第11圖，並介紹本發明之垂直式雙極性電晶體裝置之第十實施例如下。第十實施例與第三實施例差別在於導電型。第十實施例之第一導電型與第二導電型分別為P型與N型，其餘結構已於第三實施例描述，於此不再贅述。
當正靜電放電能量施加在第二接腳24，且第一接腳22接地時，靜電放電電流從第二接腳24經過第一重摻雜區26、摻雜井區16、第一半導體磊晶層14、重摻雜埋層30與重摻雜半導體基板12流至第一接腳22。崩潰介面位於重摻雜半導體基板12與重摻雜埋層30之間或位於重摻雜埋層30與第一半導體磊晶層14之間。此外，電流擁擠效應不會發生在摻雜井區16之角落，這是因為由於外部導體20之存在，第一重摻雜區26、第二重摻雜區28、第一半導體磊晶層14與摻雜井區16具有相同電壓。大部分的靜電放電電流僅通過重摻雜埋層30，而不是第一半導體磊晶層14之周圍。因此，靜電放電電流不會通過摻雜井區16之角落。垂直式雙極性電晶體裝置10根據第一半導體磊晶層14與重摻雜埋層30之電阻率，可具有一較大範圍之崩潰電壓。
第12圖為本發明之垂直式雙極性電晶體裝置之第十一實施例之結構剖視圖。請參閱第12圖，並介紹本發明之垂直式雙極性電晶體裝置之第十一實施例如下。第十一實施例與第四實施例差別在於導電型。第十一實施例之第一導電型與第二導電型分別為P型與N型，其餘結構已於第四實施例描述，於此不再贅述。
第13圖為本發明之垂直式雙極性電晶體裝置之第十二實施例之結構剖視圖。請參閱第13圖，並介紹本發明之垂直式雙極性電晶體裝置之第十二實施例如下。第十二實施例與第五實施例差別在於導電型。第十二實施例之第一導電型與第二導電型分別為P型與N型，其餘結構已於第五實施例描述，於此不再贅述。
當正靜電放電能量施加在第二接腳24，且第一接腳22接地時，靜電放電電流從第二接腳24經過第一重摻雜區26、摻雜井區16、第一半導體磊晶層14、重摻雜埋層30與重摻雜半導體基板12流至第一接腳22。崩潰介面位於重摻雜半導體基板12與重摻雜埋層30之間或位於重摻雜埋層30與第一半導體磊晶層14之間。此外，電流擁擠效應不會發生在摻雜井區16之角落，這是因為由於外部導體20之存在，第一重摻雜區26、第二重摻雜區28、第一半導體磊晶層14與摻雜井區16具有相同電壓。在第十二實施例中，有複數個雙極性接面電晶體，其中雙極性接面電晶體的數量取決於摻雜井區16之數量。由隔離結構18所圍繞之所有雙極性接面電晶體能增強靜電放電電流之均勻度與靜電放電等級。
第14圖為本發明之垂直式雙極性電晶體裝置之第十三實施例之結構剖視圖。請參閱第14圖，並介紹本發明之垂直式雙極性電晶體裝置之第十三實施例如下。第十三實施例與第六實施例差別在於導電型。第十三實施例之第一導電型與第二導電型分別為P型與N型，其餘結構已於第六實施例描述，於此不再贅述。
當正靜電放電能量施加在第二接腳24，且第一接腳22接地時，靜電放電電流從第二接腳24經過第一重摻雜區26、摻雜井區16、第一半導體磊晶層14、第二半導體磊晶層32與重摻雜半導體基板12流至第一接腳22。崩潰介面位於重摻雜半導體基板12與第二半導體磊晶層32之間或位於第二半導體磊晶層32與第一半導體磊晶層14之間。此外，電流擁擠效應不會發生在摻雜井區16之角落，這是因為由於外部導體20之存在，第一重摻雜區26、第二重摻雜區28、第一半導體磊晶層14與摻雜井區16具有相同電壓。因此，靜電放電電流不會通過摻雜井區16之角落。垂直式雙極性電晶體裝置10根據第一半導體磊晶層14與第二半導體磊晶層32之電阻率，可具有一較大範圍之崩潰電壓。
第15圖為本發明之垂直式雙極性電晶體裝置之第十四實施例之結構剖視圖。請參閱第15圖，並介紹本發明之垂直式雙極性電晶體裝置之第十四實施例如下。第十四實施例與第七實施例差別在於導電型。第十四實施例之第一導電型與第二導電型分別為P型與N型，第十四實施例之其餘結構已於第七實施例描述過，於此不再贅述。
當正靜電放電能量施加在第二接腳24，且第一接腳22接地時，靜電放電電流從第二接腳24經過第一重摻雜區26、摻雜井區16、第一半導體磊晶層14、第二半導體磊晶層32與重摻雜半導體基板12流至第一接腳22。崩潰介面位於重摻雜半導體基板12與第二半導體磊晶層32之間或位於第二半導體磊晶層32與第一半導體磊晶層14之間。此外，電流擁擠效應不會發生在摻雜井區16之角落，這是因為由於外部導體20之存在，第一重摻雜區26、第二重摻雜區28、第一半導體磊晶層14與摻雜井區16具有相同電壓。在第十四實施例中，有複數個雙極性接面電晶體，其中雙極性接面電晶體的數量取決於摻雜井區16之數量。由隔離結構18所圍繞之所有雙極性接面電晶體能增強靜電放電電流之均勻度與靜電放電等級。
根據上述實施例，垂直式雙極性電晶體裝置根據第一半導體磊晶層之電阻率與厚度，自由地調整雙載子接面電晶體之增益與崩潰電壓。垂直式雙極性電晶體裝置可根據第一半導體磊晶層與重摻雜埋層之電阻率，具有大範圍之崩潰電壓。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
8:靜電放電保護裝置 9:欲保護裝置 10:垂直式雙極性電晶體裝置 12:重摻雜半導體基板 14:第一半導體磊晶層 16:摻雜井區 18:隔離結構 20:外部導體 22:第一接腳 24:第二接腳 26:第一重摻雜區 28:第二重摻雜區 30:重摻雜埋層 32:第二半導體磊晶層
第1圖為先前技術之與積體電路晶片中的欲保護裝置連接之靜電放電保護裝置的電路方塊圖。 第2圖為本發明之垂直式雙極性電晶體裝置之第一實施例之結構剖視圖。 第3圖為本發明之垂直式雙極性電晶體裝置之第二實施例之結構剖視圖。 第4圖為本發明之垂直式雙極性電晶體裝置之第三實施例之結構剖視圖。 第5圖為本發明之垂直式雙極性電晶體裝置之第四實施例之結構剖視圖。 第6圖為本發明之垂直式雙極性電晶體裝置之第五實施例之結構剖視圖。 第7圖為本發明之垂直式雙極性電晶體裝置之第六實施例之結構剖視圖。 第8圖為本發明之垂直式雙極性電晶體裝置之第七實施例之結構剖視圖。 第9圖為本發明之垂直式雙極性電晶體裝置之第八實施例之結構剖視圖。 第10圖為本發明之垂直式雙極性電晶體裝置之第九實施例之結構剖視圖。 第11圖為本發明之垂直式雙極性電晶體裝置之第十實施例之結構剖視圖。 第12圖為本發明之垂直式雙極性電晶體裝置之第十一實施例之結構剖視圖。 第13圖為本發明之垂直式雙極性電晶體裝置之第十二實施例之結構剖視圖。 第14圖為本發明之垂直式雙極性電晶體裝置之第十三實施例之結構剖視圖。 第15圖為本發明之垂直式雙極性電晶體裝置之第十四實施例之結構剖視圖。
10:垂直式雙極性電晶體裝置
12:重摻雜半導體基板
14:第一半導體磊晶層
16:摻雜井區
18:隔離結構
20:外部導體
22:第一接腳
24:第二接腳

Claims (14)

  1. 一種垂直式雙極性電晶體裝置，包含： 一重摻雜半導體基板，具有第一導電型； 一第一半導體磊晶層，具有第二導電型，該第一半導體磊晶層設於該重摻雜半導體基板上； 至少一摻雜井區，具有該第一導電型，該至少一摻雜井區設於該第一半導體磊晶層中； 一隔離結構，設於該重摻雜半導體基板與該第一半導體磊晶層中，並圍繞該第一半導體磊晶層與該至少一摻雜井區；以及 一外部導體，設於該至少一摻雜井區與該第一半導體磊晶層之外側，並電性連接該至少一摻雜井區與該第一半導體磊晶層。
  2. 如請求項1所述之垂直式雙極性電晶體裝置，其中該第一導電型為N型，該第二導電型為P型。
  3. 如請求項1所述之垂直式雙極性電晶體裝置，其中該第一導電型為P型，該第二導電型為N型。
  4. 如請求項1所述之垂直式雙極性電晶體裝置，更包含： 至少一第一重摻雜區，具有該第一導電型，該至少一第一重摻雜區設於該至少一摻雜井區中；以及 至少一第二重摻雜區，具有該第二導電型，該至少一第二重摻雜區設於該第一半導體磊晶層中，其中該第一半導體磊晶層透過該至少一第一重摻雜區、該至少一第二重摻雜區與該外部導體電性連接該至少一摻雜井區。
  5. 如請求項4所述之垂直式雙極性電晶體裝置，其中該至少一第二重摻雜區圍繞該至少一第一重摻雜區與該至少一摻雜井區。
  6. 如請求項4所述之垂直式雙極性電晶體裝置，其中該至少一第一重摻雜區之數量為複數個，該至少一第二重摻雜區之數量為複數個，該至少一摻雜井區之數量為複數個，該些第一重摻雜區分別設於該些摻雜井區中，該些摻雜井區與該些第二重摻雜區交替設置。
  7. 如請求項4所述之垂直式雙極性電晶體裝置，更包含一重摻雜埋層，其係設於該重摻雜半導體基板與該第一半導體磊晶層之間，並位於該至少一摻雜井區之正下方。
  8. 如請求項7所述之垂直式雙極性電晶體裝置，其中該重摻雜埋層具有該第一導電型，該隔離結構之底部深於介於該重摻雜埋層與該第一半導體磊晶層之間的介面。
  9. 如請求項7所述之垂直式雙極性電晶體裝置，其中該重摻雜埋層具有該第二導電型，該隔離結構之底部深於介於該重摻雜埋層與該重摻雜半導體基板之間的介面。
  10. 如請求項7所述之垂直式雙極性電晶體裝置，其中該重摻雜埋層接觸該隔離結構。
  11. 如請求項1所述之垂直式雙極性電晶體裝置，其中該重摻雜半導體基板電性連接一第一接腳，且該外部導體電性連接一第二接腳。
  12. 如請求項4所述之垂直式雙極性電晶體裝置，更包含一第二半導體磊晶層，其係設於該重摻雜半導體基板與該第一半導體磊晶層之間，並位於該至少一摻雜井區之正下方。
  13. 如請求項12所述之垂直式雙極性電晶體裝置，其中該第二半導體磊晶層具有該第一導電型，該隔離結構之底部深於介於該第二半導體磊晶層與該第一半導體磊晶層之間的介面。
  14. 如請求項12所述之垂直式雙極性電晶體裝置，其中該第二半導體磊晶層具有該第二導電型，該隔離結構之底部深於介於該第二半導體磊晶層與該重摻雜半導體基板之間的介面。
TW109130770A 2020-07-28 2020-09-08 垂直式雙極性電晶體裝置 TWI763029B (zh)

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US16/940,789 2020-07-28
US16/940,789 US11508853B2 (en) 2020-07-28 2020-07-28 Vertical bipolar transistor device

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