JPH0590520A - 半導体保護装置 - Google Patents
半導体保護装置Info
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- JPH0590520A JPH0590520A JP3274614A JP27461491A JPH0590520A JP H0590520 A JPH0590520 A JP H0590520A JP 3274614 A JP3274614 A JP 3274614A JP 27461491 A JP27461491 A JP 27461491A JP H0590520 A JPH0590520 A JP H0590520A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
(57)【要約】
【目的】 異常電圧に起因する電流の大部分を既知の特
性を有する第２の保護回路へ流すことで、異常電圧印加
による素子自体の破壊を防止することができる半導体保
護装置を提供する。 【構成】 ＣＭＯＳトランジスタ、電源端子ＶDD、接地
端子ＶSSおよび入出力用外部端子を備えた半導体装置に
対し、前記外部端子に異常電圧が印加されたときにＣＭ
ＯＳトランジスタの破壊を防止するための半導体保護装
置において、電源端子ＶDDと接地端子ＶSSとの間に設け
られ、ＣＭＯＳトランジスタ内に形成される寄生素子２
７〜２９、３６、４０より低い電圧でブレークダウンす
るダイオード５７と、電源端子ＶDDと接地端子ＶSSとの
間に設けられ、ダイオード５７のブレークダウン電圧で
ターンオンするバイポーラトランジスタ５８とを設け
た。
性を有する第２の保護回路へ流すことで、異常電圧印加
による素子自体の破壊を防止することができる半導体保
護装置を提供する。 【構成】 ＣＭＯＳトランジスタ、電源端子ＶDD、接地
端子ＶSSおよび入出力用外部端子を備えた半導体装置に
対し、前記外部端子に異常電圧が印加されたときにＣＭ
ＯＳトランジスタの破壊を防止するための半導体保護装
置において、電源端子ＶDDと接地端子ＶSSとの間に設け
られ、ＣＭＯＳトランジスタ内に形成される寄生素子２
７〜２９、３６、４０より低い電圧でブレークダウンす
るダイオード５７と、電源端子ＶDDと接地端子ＶSSとの
間に設けられ、ダイオード５７のブレークダウン電圧で
ターンオンするバイポーラトランジスタ５８とを設け
た。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＳＤ（Electro-Stat
ic Discharge）等のサージによる破壊等からＣＭＯＳト
ランジスタを保護するための半導体保護装置に関する。
ic Discharge）等のサージによる破壊等からＣＭＯＳト
ランジスタを保護するための半導体保護装置に関する。
【０００２】
【従来の技術】図６および図７は、入力保護回路として
２個のダイオードを利用したＣＭＯＳトランジスタから
なる従来の半導体装置を示すもので、図６は装置の断面
図、図７は各種寄生素子を含んだ等価回路である。図６
において、半導体回路の電源端子および接地端子を
ＶDD、ＶSSで表している。
２個のダイオードを利用したＣＭＯＳトランジスタから
なる従来の半導体装置を示すもので、図６は装置の断面
図、図７は各種寄生素子を含んだ等価回路である。図６
において、半導体回路の電源端子および接地端子を
ＶDD、ＶSSで表している。
【０００３】図６で示されるように、入力保護回路を有
する半導体装置はＮ型半導体基板１１上に一体に形成さ
れており、１７、１８はそれぞれ入力保護回路を構成す
るプルアップ、プルダウンダイオード、２０、３０はそ
れぞれＣＭＯＳＦＥＴ（相補型金属酸化膜電界効果トラ
ンジスタ）を構成するＮＭＯＳＦＥＴおよびＰＭＯＳＦ
ＥＴである。
する半導体装置はＮ型半導体基板１１上に一体に形成さ
れており、１７、１８はそれぞれ入力保護回路を構成す
るプルアップ、プルダウンダイオード、２０、３０はそ
れぞれＣＭＯＳＦＥＴ（相補型金属酸化膜電界効果トラ
ンジスタ）を構成するＮＭＯＳＦＥＴおよびＰＭＯＳＦ
ＥＴである。
【０００４】プルアップダイオード１７は、Ｎ型半導体
基板１１の表面に高濃度Ｐ型拡散領域１３を形成するこ
とでこの基板１１上に形成されている。プルダウンダイ
オード１８は、Ｎ型半導体基板１１上に第１のＰ型ウェ
ル領域１２を形成し、この第１のＰ型ウェル領域１２の
表面に高濃度Ｎ型拡散領域１４を形成することでダイオ
ード１７と同一基板上に形成されている。
基板１１の表面に高濃度Ｐ型拡散領域１３を形成するこ
とでこの基板１１上に形成されている。プルダウンダイ
オード１８は、Ｎ型半導体基板１１上に第１のＰ型ウェ
ル領域１２を形成し、この第１のＰ型ウェル領域１２の
表面に高濃度Ｎ型拡散領域１４を形成することでダイオ
ード１７と同一基板上に形成されている。
【０００５】ダイオード１７のカソードを構成するＮ型
半導体基板１１は、その表面に形成された高濃度Ｎ型拡
散領域（基板コンタクト領域）１６を介して電源端子Ｖ
DDに接続され、ダイオード１７のアノードを構成する高
濃度Ｐ型拡散領域１３は入力端子に接続されている。一
方、ダイオード１８のカソードを構成する高濃度Ｎ型拡
散領域１４は入力端子に接続され、ダイオード１８のア
ノードを構成する第１のＰ型ウェル領域１２は、その表
面に形成された高濃度Ｐ型拡散領域（Ｐウェル領域コン
タクト領域）１５を介して接地端子ＶSSに接続されてい
る。
半導体基板１１は、その表面に形成された高濃度Ｎ型拡
散領域（基板コンタクト領域）１６を介して電源端子Ｖ
DDに接続され、ダイオード１７のアノードを構成する高
濃度Ｐ型拡散領域１３は入力端子に接続されている。一
方、ダイオード１８のカソードを構成する高濃度Ｎ型拡
散領域１４は入力端子に接続され、ダイオード１８のア
ノードを構成する第１のＰ型ウェル領域１２は、その表
面に形成された高濃度Ｐ型拡散領域（Ｐウェル領域コン
タクト領域）１５を介して接地端子ＶSSに接続されてい
る。
【０００６】入力保護回路を構成するダイオード１７、
１８は入力にＥＳＤ等の過電圧が印加された際にＣＭＯ
ＳＦＥＴのゲート酸化膜に過電圧が加わらないように、
電圧をクランプすることで入力保護回路として機能して
いるものである。
１８は入力にＥＳＤ等の過電圧が印加された際にＣＭＯ
ＳＦＥＴのゲート酸化膜に過電圧が加わらないように、
電圧をクランプすることで入力保護回路として機能して
いるものである。
【０００７】Ｎ型半導体基板１１には、これらダイオー
ド１７、１８に近接してＣＭＯＳＦＥＴが形成されてい
る。すなわち、Ｎ型半導体基板１１上には、第１のＰ型
ウェル領域１２の近傍に第２のＰ型ウェル領域２１が形
成されており、この第２のＰ型ウェル領域の表面には所
定間隔を置いて２つの高濃度Ｎ型拡散領域２３、２４が
形成されている。そして、高濃度Ｎ型拡散領域２３、２
４をそれぞれソース領域、ドレイン領域とし、それらの
間にゲート酸化膜２６を介して入力端子に接続されたゲ
ート電極２５が設けられたＮＭＯＳＦＥＴ２０が形成さ
れている。第２のＰ型ウェル領域２１は、その表面に形
成された高濃度Ｐ型拡散領域２２を介して接地端子ＶSS
に接続されている。
ド１７、１８に近接してＣＭＯＳＦＥＴが形成されてい
る。すなわち、Ｎ型半導体基板１１上には、第１のＰ型
ウェル領域１２の近傍に第２のＰ型ウェル領域２１が形
成されており、この第２のＰ型ウェル領域の表面には所
定間隔を置いて２つの高濃度Ｎ型拡散領域２３、２４が
形成されている。そして、高濃度Ｎ型拡散領域２３、２
４をそれぞれソース領域、ドレイン領域とし、それらの
間にゲート酸化膜２６を介して入力端子に接続されたゲ
ート電極２５が設けられたＮＭＯＳＦＥＴ２０が形成さ
れている。第２のＰ型ウェル領域２１は、その表面に形
成された高濃度Ｐ型拡散領域２２を介して接地端子ＶSS
に接続されている。
【０００８】同様に、Ｎ型半導体基板１１上には、所定
間隔を置いて２つの高濃度Ｐ型拡散領域３１、３２が形
成されており、高濃度拡散領域３１、３２をそれぞれド
レイン領域、ソース領域とし、それらの間にゲート酸化
膜３５を介して入力端子に接続したＰＭＯＳＦＥＴ３０
用ゲート電極３４が設けられたＰＭＯＳＦＥＴ３０が形
成されている。
間隔を置いて２つの高濃度Ｐ型拡散領域３１、３２が形
成されており、高濃度拡散領域３１、３２をそれぞれド
レイン領域、ソース領域とし、それらの間にゲート酸化
膜３５を介して入力端子に接続したＰＭＯＳＦＥＴ３０
用ゲート電極３４が設けられたＰＭＯＳＦＥＴ３０が形
成されている。
【０００９】ＮＭＯＳＦＥＴ２０のドレイン領域２４と
ＰＭＯＳＦＥＴ３０のドレイン領域３１とは次段回路の
入力端子（入力ゲート）に共通に接続されている。さら
に、ＰＭＯＳＦＥＴ３０近傍のＮ型半導体基板１１は、
高濃度Ｎ型拡散領域（基板コンタクト領域）３３を介し
て電源端子ＶDDに接続されている。
ＰＭＯＳＦＥＴ３０のドレイン領域３１とは次段回路の
入力端子（入力ゲート）に共通に接続されている。さら
に、ＰＭＯＳＦＥＴ３０近傍のＮ型半導体基板１１は、
高濃度Ｎ型拡散領域（基板コンタクト領域）３３を介し
て電源端子ＶDDに接続されている。
【００１０】３７、３９はそれぞれ層間絶縁膜、フィー
ルド酸化膜であり、３８は各素子を電気的に接続するた
めのアルミニウム等からなる金属配線である。
ルド酸化膜であり、３８は各素子を電気的に接続するた
めのアルミニウム等からなる金属配線である。
【００１１】図６に示す回路には、上述の素子に付随し
て各種の寄生素子が同時に形成されている。具体的に
は、ＮＭＯＳＦＥＴ２０のソース領域２３、ドレイン領
域２４および第２のＰ型ウェル領域２１（基板コンタク
ト領域２２）をそれぞれエミッタ、コレクタおよびベー
スとする寄生横型ＮＰＮトランジスタ２７が、ＮＭＯＳ
ＦＥＴ２０のソース領域２３、第２のＰ型ウェル領域２
１およびＮ型半導体基板１１をそれぞれエミッタ、ベー
スおよびコレクタとする寄生縦型ＮＰＮトランジスタ２
８がそれぞれ付随的に形成されている。また、ＰＭＯＳ
ＦＥＴ３０のソース領域３２、ドレイン領域３１および
Ｎ型半導体基板１１をそれぞれエミッタ、コレクタおよ
びベースとする寄生横型ＰＮＰトランジスタ３６が付随
的に形成されている。さらに、ＮＭＯＳＦＥＴ２０のド
レイン領域２４と第２のＰ型ウェル領域２１とにより寄
生ダイオード２９が、ＰＭＯＳＦＥＴ３０のドレイン領
域３１とＮ型半導体基板１１とにより寄生ダイオード４
０が付随的に形成されている。
て各種の寄生素子が同時に形成されている。具体的に
は、ＮＭＯＳＦＥＴ２０のソース領域２３、ドレイン領
域２４および第２のＰ型ウェル領域２１（基板コンタク
ト領域２２）をそれぞれエミッタ、コレクタおよびベー
スとする寄生横型ＮＰＮトランジスタ２７が、ＮＭＯＳ
ＦＥＴ２０のソース領域２３、第２のＰ型ウェル領域２
１およびＮ型半導体基板１１をそれぞれエミッタ、ベー
スおよびコレクタとする寄生縦型ＮＰＮトランジスタ２
８がそれぞれ付随的に形成されている。また、ＰＭＯＳ
ＦＥＴ３０のソース領域３２、ドレイン領域３１および
Ｎ型半導体基板１１をそれぞれエミッタ、コレクタおよ
びベースとする寄生横型ＰＮＰトランジスタ３６が付随
的に形成されている。さらに、ＮＭＯＳＦＥＴ２０のド
レイン領域２４と第２のＰ型ウェル領域２１とにより寄
生ダイオード２９が、ＰＭＯＳＦＥＴ３０のドレイン領
域３１とＮ型半導体基板１１とにより寄生ダイオード４
０が付随的に形成されている。
【００１２】一方、図８は出力保護回路を備えたＣＭＯ
ＳＦＥＴからなる従来の半導体装置を示す断面図であ
り、図９はその等価回路である。
ＳＦＥＴからなる従来の半導体装置を示す断面図であ
り、図９はその等価回路である。
【００１３】Ｎ型半導体基板７１上にはＰ型ウェル領域
７２が形成されており、このＰ型ウェル領域７２の表面
には所定間隔を置いて２つの高濃度Ｎ型拡散領域７４、
７５が形成されている。そして、高濃度Ｎ型拡散領域７
４、７５をそれぞれソース領域、ドレイン領域とし、そ
れらの間にゲート酸化膜９０を介してゲート入力端子に
接続されたゲート電極７６が設けられたＮＭＯＳＦＥＴ
７７が形成されている。Ｐ型ウェル領域７２は、その表
面に形成された高濃度Ｐ型拡散領域７３を介して接地端
子ＶSSに接続されている。
７２が形成されており、このＰ型ウェル領域７２の表面
には所定間隔を置いて２つの高濃度Ｎ型拡散領域７４、
７５が形成されている。そして、高濃度Ｎ型拡散領域７
４、７５をそれぞれソース領域、ドレイン領域とし、そ
れらの間にゲート酸化膜９０を介してゲート入力端子に
接続されたゲート電極７６が設けられたＮＭＯＳＦＥＴ
７７が形成されている。Ｐ型ウェル領域７２は、その表
面に形成された高濃度Ｐ型拡散領域７３を介して接地端
子ＶSSに接続されている。
【００１４】また、Ｎ型半導体基板７１上には所定間隔
を置いて２つの高濃度Ｐ型拡散領域７９、８０が形成さ
れており、高濃度拡散領域７９、８０をそれぞれソース
領域、ドレイン領域とし、それらの間にゲート酸化膜９
１を介してゲート入力端子に接続されたゲート電極８１
が設けられたＰＭＯＳＦＥＴ８２が形成されている。Ｎ
ＭＯＳＦＥＴ７７のドレイン領域７５とＰＭＯＳＦＥＴ
８２のドレイン領域８０とは出力端子に共通に接続され
ている。さらに、ＰＭＯＳＦＥＴ８２近傍のＮ型半導体
基板７１は、高濃度Ｎ型拡散領域（基板コンタクト領
域）７８を介して電源端子ＶDDに接続されている。
を置いて２つの高濃度Ｐ型拡散領域７９、８０が形成さ
れており、高濃度拡散領域７９、８０をそれぞれソース
領域、ドレイン領域とし、それらの間にゲート酸化膜９
１を介してゲート入力端子に接続されたゲート電極８１
が設けられたＰＭＯＳＦＥＴ８２が形成されている。Ｎ
ＭＯＳＦＥＴ７７のドレイン領域７５とＰＭＯＳＦＥＴ
８２のドレイン領域８０とは出力端子に共通に接続され
ている。さらに、ＰＭＯＳＦＥＴ８２近傍のＮ型半導体
基板７１は、高濃度Ｎ型拡散領域（基板コンタクト領
域）７８を介して電源端子ＶDDに接続されている。
【００１５】図８に示す回路にも、各素子に付随して各
種の寄生素子が同時に形成されている。具体的には、Ｎ
ＭＯＳＦＥＴ７７のソース領域７４、ドレイン領域７５
およびＰ型ウェル領域７２（基板コンタクト領域７３）
をそれぞれエミッタ、コレクタおよびベースとする寄生
横型ＮＰＮトランジスタ８３が、ＮＭＯＳＦＥＴ７７の
ソース領域７４、Ｐ型ウェル領域７２およびＮ型半導体
基板７１をそれぞれエミッタ、ベースおよびコレクタと
する寄生縦型ＮＰＮトランジスタ８４がそれぞれ付随的
に形成されている。また、ＰＭＯＳＦＥＴ８２のソース
領域７９、ドレイン領域８０およびＮ型半導体基板７１
をそれぞれエミッタ、コレクタおよびベースとする寄生
横型ＰＮＰトランジスタ８５が付随的に形成されてい
る。さらに、ＮＭＯＳＦＥＴ７７のドレイン領域７５と
Ｐ型ウェル領域７２とにより寄生ダイオード８６が、Ｐ
ＭＯＳＦＥＴ８２のドレイン領域８０とＮ型半導体基板
７１とにより寄生ダイオード８７がそれぞれ付随的に形
成されている。
種の寄生素子が同時に形成されている。具体的には、Ｎ
ＭＯＳＦＥＴ７７のソース領域７４、ドレイン領域７５
およびＰ型ウェル領域７２（基板コンタクト領域７３）
をそれぞれエミッタ、コレクタおよびベースとする寄生
横型ＮＰＮトランジスタ８３が、ＮＭＯＳＦＥＴ７７の
ソース領域７４、Ｐ型ウェル領域７２およびＮ型半導体
基板７１をそれぞれエミッタ、ベースおよびコレクタと
する寄生縦型ＮＰＮトランジスタ８４がそれぞれ付随的
に形成されている。また、ＰＭＯＳＦＥＴ８２のソース
領域７９、ドレイン領域８０およびＮ型半導体基板７１
をそれぞれエミッタ、コレクタおよびベースとする寄生
横型ＰＮＰトランジスタ８５が付随的に形成されてい
る。さらに、ＮＭＯＳＦＥＴ７７のドレイン領域７５と
Ｐ型ウェル領域７２とにより寄生ダイオード８６が、Ｐ
ＭＯＳＦＥＴ８２のドレイン領域８０とＮ型半導体基板
７１とにより寄生ダイオード８７がそれぞれ付随的に形
成されている。
【００１６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の入力保護回路もしくは出力保護回路を有する半
導体回路にあっては、ＥＳＤ等のサージが入力端子もし
くは出力端子から与えられた場合、入力保護回路もしく
は出力保護回路以外に半導体回路に寄生した寄生素子に
も過剰の電流が流れることになる。この場合、半導体回
路の各素子の特性によっては一部の寄生素子にサージ電
流が集中し、半導体回路自体を破壊する可能性がある、
という問題があった。以下、サージ電圧に起因するサー
ジ電流の経路について図７および図９の等価回路を参照
して説明する。
た従来の入力保護回路もしくは出力保護回路を有する半
導体回路にあっては、ＥＳＤ等のサージが入力端子もし
くは出力端子から与えられた場合、入力保護回路もしく
は出力保護回路以外に半導体回路に寄生した寄生素子に
も過剰の電流が流れることになる。この場合、半導体回
路の各素子の特性によっては一部の寄生素子にサージ電
流が集中し、半導体回路自体を破壊する可能性がある、
という問題があった。以下、サージ電圧に起因するサー
ジ電流の経路について図７および図９の等価回路を参照
して説明する。
【００１７】図７に等価回路で示す回路の入力−電源端
子ＶDD間に入力端子から負のサージ電圧が印加された場
合、半導体回路内のサージ電流の経路としては、プルア
ップダイオード１７のブレークダウン電流として電源端
子（ＶDD）側から入力端子側へ流れる経路以外に、寄生
素子に起因する以下の２つの経路が考えられる。１つの
経路は、サージ電圧印加によりＣＭＯＳＦＥＴを構成す
るＰＭＯＳＦＥＴ３０がターンオンすることで寄生横型
ＮＰＮトランジスタ２７がブレークダウンし、これら電
源端子ＶDD、ＰＭＯＳＦＥＴ３０およびトランジスタ２
７を通して接地端子ＶSSにブレークダウン電流が流れ、
さらに接地側ダイオード１８を通して入力端子へ流出す
る経路である。他の経路は、寄生ラテラルＮＰＮトラン
ジスタ２７とほぼ同時に寄生バーティカルＮＰＮトラン
ジスタ２８がターンオンし、電源端子ＶDD、トランジス
タ２８および接地側ダイオード１８を通して入力端子側
へ流れる経路である。
子ＶDD間に入力端子から負のサージ電圧が印加された場
合、半導体回路内のサージ電流の経路としては、プルア
ップダイオード１７のブレークダウン電流として電源端
子（ＶDD）側から入力端子側へ流れる経路以外に、寄生
素子に起因する以下の２つの経路が考えられる。１つの
経路は、サージ電圧印加によりＣＭＯＳＦＥＴを構成す
るＰＭＯＳＦＥＴ３０がターンオンすることで寄生横型
ＮＰＮトランジスタ２７がブレークダウンし、これら電
源端子ＶDD、ＰＭＯＳＦＥＴ３０およびトランジスタ２
７を通して接地端子ＶSSにブレークダウン電流が流れ、
さらに接地側ダイオード１８を通して入力端子へ流出す
る経路である。他の経路は、寄生ラテラルＮＰＮトラン
ジスタ２７とほぼ同時に寄生バーティカルＮＰＮトラン
ジスタ２８がターンオンし、電源端子ＶDD、トランジス
タ２８および接地側ダイオード１８を通して入力端子側
へ流れる経路である。
【００１８】ここで、寄生ラテラルＮＰＮトランジスタ
２７および寄生縦型ＮＰＮトランジスタ２８のエミッタ
は内部回路であるので有効面積（電流の流出入面積）が
小さく、さらにゲート電極２５近傍の拡散層２３のエッ
ジには電流が集中し易いので、これらの流出入経路を流
れるサージ電流の大きさによっては、破壊しやすいとい
う問題点がある。
２７および寄生縦型ＮＰＮトランジスタ２８のエミッタ
は内部回路であるので有効面積（電流の流出入面積）が
小さく、さらにゲート電極２５近傍の拡散層２３のエッ
ジには電流が集中し易いので、これらの流出入経路を流
れるサージ電流の大きさによっては、破壊しやすいとい
う問題点がある。
【００１９】一方、図７の回路の入力−接地端子ＶSS間
に入力端子から正のサージ電圧が印加された場合、半導
体回路内のサージ電流の経路としては、接地側ダイオー
ド１８のブレークダウン電流として入力端子側から接地
端子（ＶSS）側へ流れる経路以外に以下の経路がある。
すなわち、サージ電圧の印加によりダイオード１８のブ
レークダウンと同時にＮＭＯＳＦＥＴ２０がターンオン
し、寄生トランジスタ３６がブレークダウンする。この
トランジスタ３６のブレークダウンにより、サージ電圧
が入力端子からダイオード１７を通って電源端子ＶDDへ
流れ、さらにブレークダウンした寄生トランジスタ３６
からターンオンしたＮＭＯＳＦＥＴ２０を通って接地端
子ＶSSへと流れる経路である。この場合、寄生ＰＮＰト
ランジスタ３６はその耐圧が高いため、この経路を流れ
るサージ電流はダイオード１８のブレークダウンによる
サージ電流に比し無視できる量である。従ってサージ電
流の大部分がプルダウンダイオード１８のブレークダウ
ン電流として流れるため、ダイオード１８が破壊しやす
くなる。
に入力端子から正のサージ電圧が印加された場合、半導
体回路内のサージ電流の経路としては、接地側ダイオー
ド１８のブレークダウン電流として入力端子側から接地
端子（ＶSS）側へ流れる経路以外に以下の経路がある。
すなわち、サージ電圧の印加によりダイオード１８のブ
レークダウンと同時にＮＭＯＳＦＥＴ２０がターンオン
し、寄生トランジスタ３６がブレークダウンする。この
トランジスタ３６のブレークダウンにより、サージ電圧
が入力端子からダイオード１７を通って電源端子ＶDDへ
流れ、さらにブレークダウンした寄生トランジスタ３６
からターンオンしたＮＭＯＳＦＥＴ２０を通って接地端
子ＶSSへと流れる経路である。この場合、寄生ＰＮＰト
ランジスタ３６はその耐圧が高いため、この経路を流れ
るサージ電流はダイオード１８のブレークダウンによる
サージ電流に比し無視できる量である。従ってサージ電
流の大部分がプルダウンダイオード１８のブレークダウ
ン電流として流れるため、ダイオード１８が破壊しやす
くなる。
【００２０】次に、図９に等価回路で示す回路の出力−
電源端子（ＶDD）間に出力から負のサージ電圧が印加さ
れた場合、寄生ダイオード８７、すなわち寄生横型ＰＮ
Ｐトランジスタ８５がブレークダウンし、ブレークダウ
ン電流として出力端子側に流出する。この場合、ＰＮＰ
トランジスタ８５の耐圧は高く、２次降伏も起こさない
ため、電源端子（ＶDD）から寄生縦型ＮＰＮトランジス
タ８４、寄生ダイオード８６を通って出力端子へ流れる
電流の経路はない。従って、寄生横型ＰＮＰトランジス
タ８５にのみサージ電流が集中するので、図９に示す回
路によっても、高いサージ耐量を得ることが困難とな
る。
電源端子（ＶDD）間に出力から負のサージ電圧が印加さ
れた場合、寄生ダイオード８７、すなわち寄生横型ＰＮ
Ｐトランジスタ８５がブレークダウンし、ブレークダウ
ン電流として出力端子側に流出する。この場合、ＰＮＰ
トランジスタ８５の耐圧は高く、２次降伏も起こさない
ため、電源端子（ＶDD）から寄生縦型ＮＰＮトランジス
タ８４、寄生ダイオード８６を通って出力端子へ流れる
電流の経路はない。従って、寄生横型ＰＮＰトランジス
タ８５にのみサージ電流が集中するので、図９に示す回
路によっても、高いサージ耐量を得ることが困難とな
る。
【００２１】以上述べたように、従来の入出力回路に対
する保護装置では、寄生素子の一部に集中的にサージ電
流が流れて素子自体を破壊するおそれがあった。
する保護装置では、寄生素子の一部に集中的にサージ電
流が流れて素子自体を破壊するおそれがあった。
【００２２】本発明の目的は、異常電圧に起因する電流
の大部分を電源端子（ＶDD），接地端子（ＶSS）間に形
成された既知の特性を有する第２の保護回路へ流すこと
で、異常電圧印加による素子自体の破壊を防止すること
ができる半導体保護装置を提供することにある。
の大部分を電源端子（ＶDD），接地端子（ＶSS）間に形
成された既知の特性を有する第２の保護回路へ流すこと
で、異常電圧印加による素子自体の破壊を防止すること
ができる半導体保護装置を提供することにある。
【００２３】
【課題を解決するための手段】一実施例を示す図１およ
び図２により説明すると、本発明は、外部端子と、該外
部端子に接続され第１導電形の半導体基板１１表面に形
成されたＣＭＯＳトランジスタ２０，３０とを有する半
導体保護装置において、前記半導体基板１１表面に形成
された第２導電形の第１の領域５２と、少なくとも前記
第１の領域５２表面に形成された第２の領域５５と、該
第２の領域５５の底面もしくは側面に接し、前記第２の
領域５５と反対の導電形を有する第３の領域５６とを有
し、前記第２の領域５５と第３の領域５６とから構成さ
れ、前記ＣＭＯＳトランジスタに形成される寄生素子よ
り低い電圧でブレークダウンするダイオード５７と、前
記半導体基板１１をコレクタ、前記第１の領域５２をベ
ース、前記第１の領域表面に形成された第１導電形の第
４の領域５３をエミッタとして構成され、電源端子ＶDD
および接地端子ＶSS間に接続されると共に前記第１の領
域５２および前記第４の領域５３は同電位とされ、前記
ダイオードのブレークダウンに基づきターンオンする縦
型バイポーラトランジスタ５８とを有することを特徴と
する。
び図２により説明すると、本発明は、外部端子と、該外
部端子に接続され第１導電形の半導体基板１１表面に形
成されたＣＭＯＳトランジスタ２０，３０とを有する半
導体保護装置において、前記半導体基板１１表面に形成
された第２導電形の第１の領域５２と、少なくとも前記
第１の領域５２表面に形成された第２の領域５５と、該
第２の領域５５の底面もしくは側面に接し、前記第２の
領域５５と反対の導電形を有する第３の領域５６とを有
し、前記第２の領域５５と第３の領域５６とから構成さ
れ、前記ＣＭＯＳトランジスタに形成される寄生素子よ
り低い電圧でブレークダウンするダイオード５７と、前
記半導体基板１１をコレクタ、前記第１の領域５２をベ
ース、前記第１の領域表面に形成された第１導電形の第
４の領域５３をエミッタとして構成され、電源端子ＶDD
および接地端子ＶSS間に接続されると共に前記第１の領
域５２および前記第４の領域５３は同電位とされ、前記
ダイオードのブレークダウンに基づきターンオンする縦
型バイポーラトランジスタ５８とを有することを特徴と
する。
【００２４】
【作用】サージ電圧等の異常電圧が外部端子と電源端子
間または外部端子と接地端子間に印加されると、電源端
子ＶDDと接地端子ＶSS間に設けられた第２および第３の
領域からなるダイオード５７がＣＭＯＳトランジスタ内
に形成される寄生素子２７〜２９、３６、４０よりも先
にブレークダウンする。そして、ダイオード５７を介し
て第１の領域５２に電流がながれ、第１の領域５２をベ
ースとする縦型バイポーラトランジスタ５８がターンオ
ンする。これにより異常電圧に起因する電流の大部分は
ＣＭＯＳトランジスタを経ることなく流出する。
間または外部端子と接地端子間に印加されると、電源端
子ＶDDと接地端子ＶSS間に設けられた第２および第３の
領域からなるダイオード５７がＣＭＯＳトランジスタ内
に形成される寄生素子２７〜２９、３６、４０よりも先
にブレークダウンする。そして、ダイオード５７を介し
て第１の領域５２に電流がながれ、第１の領域５２をベ
ースとする縦型バイポーラトランジスタ５８がターンオ
ンする。これにより異常電圧に起因する電流の大部分は
ＣＭＯＳトランジスタを経ることなく流出する。
【００２５】なお、本発明の構成を説明する上記課題を
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。
【００２６】
【実施例】−第１実施例− 図１〜図３は、本発明による半導体保護装置の第１実施
例が適用された半導体装置を示す図であって、図１およ
び図２は断面図、図３はその等価回路図である。図１お
よび図２は切断線Ａ−Ａ′を介して連続する図である。
なお、本実施例は、図６に示す入力保護回路および半導
体回路に付設されたものであり、従って、同一の構成要
素については同一の符号を付し、その説明を簡略化す
る。
例が適用された半導体装置を示す図であって、図１およ
び図２は断面図、図３はその等価回路図である。図１お
よび図２は切断線Ａ−Ａ′を介して連続する図である。
なお、本実施例は、図６に示す入力保護回路および半導
体回路に付設されたものであり、従って、同一の構成要
素については同一の符号を付し、その説明を簡略化す
る。
【００２７】図１および図２において、Ｎ型半導体基板
１１の表面にはＰ型ウェル領域５２が形成され、Ｐ型ウ
ェル領域５２の表面には、所定距離を置いて高濃度Ｎ型
拡散領域５３と高濃度Ｐ型拡散領域（Ｐウェル領域コン
タクト領域）５４とが形成されている。これら高濃度Ｎ
型拡散領域５３および高濃度Ｐ型拡散領域５４は共に接
地端子ＶSSに接続されている。そして、高濃度Ｎ型拡散
領域５３、Ｐ型ウェル領域５２およびＮ型基板１１によ
り、これらをそれぞれエミッタ、ベースおよびコレクタ
とするバーティカルＮＰＮトランジスタ５８が形成され
ている。
１１の表面にはＰ型ウェル領域５２が形成され、Ｐ型ウ
ェル領域５２の表面には、所定距離を置いて高濃度Ｎ型
拡散領域５３と高濃度Ｐ型拡散領域（Ｐウェル領域コン
タクト領域）５４とが形成されている。これら高濃度Ｎ
型拡散領域５３および高濃度Ｐ型拡散領域５４は共に接
地端子ＶSSに接続されている。そして、高濃度Ｎ型拡散
領域５３、Ｐ型ウェル領域５２およびＮ型基板１１によ
り、これらをそれぞれエミッタ、ベースおよびコレクタ
とするバーティカルＮＰＮトランジスタ５８が形成され
ている。
【００２８】トランジスタ５８のベースと接地端子ＶSS
とはＰ型ウェル領域５２中の寄生抵抗Ｒを介して接続さ
れている。この寄生抵抗はベース抵抗であり、バーティ
カルＮＰＮトランジスタ５８をターンオンしやすくする
ために意図的に設けられている。ベース抵抗Ｒの抵抗値
はＮ型拡散領域５３，Ｐ型拡散領域５４の距離およびＰ
型ウェル領域５２の不純物濃度で定まり、後述のツェナ
ーダイオード５７のブレークダウン電流，ひいてはバー
ティカルＮＰＮトランジスタ５８のベース電流の大きさ
を決め、このトランジスタ５８の駆動電流を決める。
とはＰ型ウェル領域５２中の寄生抵抗Ｒを介して接続さ
れている。この寄生抵抗はベース抵抗であり、バーティ
カルＮＰＮトランジスタ５８をターンオンしやすくする
ために意図的に設けられている。ベース抵抗Ｒの抵抗値
はＮ型拡散領域５３，Ｐ型拡散領域５４の距離およびＰ
型ウェル領域５２の不純物濃度で定まり、後述のツェナ
ーダイオード５７のブレークダウン電流，ひいてはバー
ティカルＮＰＮトランジスタ５８のベース電流の大きさ
を決め、このトランジスタ５８の駆動電流を決める。
【００２９】Ｎ型半導体基板１１とＰ型ウェル領域５２
との間には、これらの表面にまたがるように高濃度Ｎ型
拡散領域５５が形成されている。この高濃度Ｎ型拡散領
域５５には電源端子ＶDDを介して電源電圧が印加されて
いる。さらに、Ｐ型ウェル領域５２に接する高濃度Ｎ型
拡散領域５５の底部もしくは側部には高濃度Ｐ型拡散領
域５６が形成されており、これら高濃度Ｎ型拡散領域５
５と高濃度Ｐ型拡散領域５６とでツェナーダイオード５
７が構成されている。このツェナーダイオード５７は、
そのブレークダウン電圧が各種ダイオード１７、１８、
２９、４０または各種寄生バイポーラトランジスタ２
７、２８、３６の耐圧より小さくなるように、拡散領域
５５、５６の不純物濃度等が設定されている。
との間には、これらの表面にまたがるように高濃度Ｎ型
拡散領域５５が形成されている。この高濃度Ｎ型拡散領
域５５には電源端子ＶDDを介して電源電圧が印加されて
いる。さらに、Ｐ型ウェル領域５２に接する高濃度Ｎ型
拡散領域５５の底部もしくは側部には高濃度Ｐ型拡散領
域５６が形成されており、これら高濃度Ｎ型拡散領域５
５と高濃度Ｐ型拡散領域５６とでツェナーダイオード５
７が構成されている。このツェナーダイオード５７は、
そのブレークダウン電圧が各種ダイオード１７、１８、
２９、４０または各種寄生バイポーラトランジスタ２
７、２８、３６の耐圧より小さくなるように、拡散領域
５５、５６の不純物濃度等が設定されている。
【００３０】なお、請求の範囲と実施例との対応におい
て、Ｎ型半導体基板１１は第一導電型の半導体基板を、
寄生横型ＮＰＮトランジスタ２７、寄生縦型ＮＰＮトラ
ンジスタ２８、寄生ダイオード２９、寄生横型ＰＮＰト
ランジスタ３６および寄生ダイオード４０は寄生素子
を、ダイオード１７、１８は第１の保護回路を、ツェナ
ーダイオード５７はダイオードを、バーティカルＮＰＮ
トランジスタ５８はバイポーラトランジスタをそれぞれ
構成している。
て、Ｎ型半導体基板１１は第一導電型の半導体基板を、
寄生横型ＮＰＮトランジスタ２７、寄生縦型ＮＰＮトラ
ンジスタ２８、寄生ダイオード２９、寄生横型ＰＮＰト
ランジスタ３６および寄生ダイオード４０は寄生素子
を、ダイオード１７、１８は第１の保護回路を、ツェナ
ーダイオード５７はダイオードを、バーティカルＮＰＮ
トランジスタ５８はバイポーラトランジスタをそれぞれ
構成している。
【００３１】次に、図３を参照して、本実施例の半導体
保護装置の動作について説明する。図３の入力回路の入
力−電源端子（ＶDD）間に入力から負のサージ電圧が印
加された場合、上述のようにツェナーダイオード５７の
ブレークダウン電圧は各種ダイオード１７、１８、４
０、２９等または各種寄生バイポーラトランジスタ２
７、３６、２８等の耐圧よりも小さく設定されているの
で、まず最初にツェナーダイオード５７がブレークダウ
ンする。このブレークダウン電流は抵抗Ｒ，ダイオード
１７を通って入力端子へ流れる。同時に、バーティカル
ＮＰＮトランジスタ５８のベース−エミッタ間に電位差
が生じ、これによりバーティカルＮＰＮトランジスタ５
８がターンオンする。従って、サージ電流は電源端子Ｖ
DDからバーティカルＮＰＮトランジスタ５８、ダイオー
ド１８を通って入力端子へ流れる。
保護装置の動作について説明する。図３の入力回路の入
力−電源端子（ＶDD）間に入力から負のサージ電圧が印
加された場合、上述のようにツェナーダイオード５７の
ブレークダウン電圧は各種ダイオード１７、１８、４
０、２９等または各種寄生バイポーラトランジスタ２
７、３６、２８等の耐圧よりも小さく設定されているの
で、まず最初にツェナーダイオード５７がブレークダウ
ンする。このブレークダウン電流は抵抗Ｒ，ダイオード
１７を通って入力端子へ流れる。同時に、バーティカル
ＮＰＮトランジスタ５８のベース−エミッタ間に電位差
が生じ、これによりバーティカルＮＰＮトランジスタ５
８がターンオンする。従って、サージ電流は電源端子Ｖ
DDからバーティカルＮＰＮトランジスタ５８、ダイオー
ド１８を通って入力端子へ流れる。
【００３２】また、サージ電流の大きさによっては、電
源端子ＶDDからダイオード１７を通って入力端子に流れ
る経路と、電源端子ＶDDからターンオンしたＰＭＯＳＦ
ＥＴ３０、ブレークダウンした寄生ラテラルＮＰＮトラ
ンジスタ２７およびダイオード１８を通って入力端子へ
流れる経路と、電源端子ＶDDから寄生ＮＰＮトランジス
タ２８、接地側ダイオード１８を通って入力端子へ流れ
る経路とがあるが、いずれにせよ大部分のサージ電流が
トランジスタ５８とダイオード１８を通って入力端子へ
流れてしまうので、寄生素子の破壊を防止することがで
きる。
源端子ＶDDからダイオード１７を通って入力端子に流れ
る経路と、電源端子ＶDDからターンオンしたＰＭＯＳＦ
ＥＴ３０、ブレークダウンした寄生ラテラルＮＰＮトラ
ンジスタ２７およびダイオード１８を通って入力端子へ
流れる経路と、電源端子ＶDDから寄生ＮＰＮトランジス
タ２８、接地側ダイオード１８を通って入力端子へ流れ
る経路とがあるが、いずれにせよ大部分のサージ電流が
トランジスタ５８とダイオード１８を通って入力端子へ
流れてしまうので、寄生素子の破壊を防止することがで
きる。
【００３３】−第１実施例の変形例− 図４は、図８で示される出力回路に本発明の第１実施例
を適用した例を示す等価回路図である。なお、半導体回
路の構成は図１および図２と実質的に同一であるのでそ
れらの説明は省略する。また、図８と同一の素子につい
ては同一の符号を付している。
を適用した例を示す等価回路図である。なお、半導体回
路の構成は図１および図２と実質的に同一であるのでそ
れらの説明は省略する。また、図８と同一の素子につい
ては同一の符号を付している。
【００３４】このような図４の出力回路の出力−電源端
子（ＶDD）間に出力から負のサージ電圧が印加された場
合、上述の第１実施例と同様に、ツェナーダイオード５
７のブレークダウン電圧は他のダイオードおよびトラン
ジスタの耐圧よりも小さく設定されているので、まず最
初にツェナーダイオード５７がブレークダウンし、バー
ティカルＮＰＮトランジスタ５８がターンオンする。従
って、大部分のサージ電流はトランジスタ５８を介して
ダイオード８６を通って出力端子へ流れるので、出力端
子においてもサージ耐量を向上することができる。
子（ＶDD）間に出力から負のサージ電圧が印加された場
合、上述の第１実施例と同様に、ツェナーダイオード５
７のブレークダウン電圧は他のダイオードおよびトラン
ジスタの耐圧よりも小さく設定されているので、まず最
初にツェナーダイオード５７がブレークダウンし、バー
ティカルＮＰＮトランジスタ５８がターンオンする。従
って、大部分のサージ電流はトランジスタ５８を介して
ダイオード８６を通って出力端子へ流れるので、出力端
子においてもサージ耐量を向上することができる。
【００３５】−第２実施例− 図５は、本発明による半導体保護装置の第２実施例を示
す断面図である。図５では半導体保護装置を単独で描い
ているが、本実施例も図１および図２で示される入力保
護回路および半導体回路に一体に設けられている。
す断面図である。図５では半導体保護装置を単独で描い
ているが、本実施例も図１および図２で示される入力保
護回路および半導体回路に一体に設けられている。
【００３６】図５において、Ｎ型半導体基板１１の表面
にはＰ型ウェル領域６２が形成され、Ｐ型ウェル領域６
２の表面には、所定距離を置いて高濃度Ｎ型拡散領域６
３と高濃度Ｐ型拡散領域（Ｐウェル領域コンタクト領
域）６４とが形成されている。これら高濃度Ｎ型拡散領
域６３および高濃度Ｐ型拡散領域６４は共に接地端子Ｖ
SSに接続されている。そして、高濃度Ｎ型拡散領域６
３、Ｐ型ウェル領域６２およびＮ型基板１１により、こ
れらをそれぞれエミッタ、ベースおよびコレクタとする
バーティカルＮＰＮトランジスタ６９が形成されてい
る。
にはＰ型ウェル領域６２が形成され、Ｐ型ウェル領域６
２の表面には、所定距離を置いて高濃度Ｎ型拡散領域６
３と高濃度Ｐ型拡散領域（Ｐウェル領域コンタクト領
域）６４とが形成されている。これら高濃度Ｎ型拡散領
域６３および高濃度Ｐ型拡散領域６４は共に接地端子Ｖ
SSに接続されている。そして、高濃度Ｎ型拡散領域６
３、Ｐ型ウェル領域６２およびＮ型基板１１により、こ
れらをそれぞれエミッタ、ベースおよびコレクタとする
バーティカルＮＰＮトランジスタ６９が形成されてい
る。
【００３７】トランジスタ６９のベースと接地端子ＶSS
とはＰ型ウェル領域６２中の寄生抵抗Ｒを介して接続さ
れている。この寄生抵抗はベース抵抗であり、バーティ
カルＮＰＮトランジスタ６９をターンオンしやすくする
ために意図的に設けられている。
とはＰ型ウェル領域６２中の寄生抵抗Ｒを介して接続さ
れている。この寄生抵抗はベース抵抗であり、バーティ
カルＮＰＮトランジスタ６９をターンオンしやすくする
ために意図的に設けられている。
【００３８】Ｎ型半導体基板１１とＰ型ウェル領域６２
との間には、これらの表面にまたがる様に高濃度のＰ型
拡散領域６５が形成されている。さらにＮ型基板１１に
接する高濃度Ｐ型拡散領域６５の底部もしくは側部には
高濃度Ｎ型拡散領域６６が形成されており、これら高濃
度Ｐ型拡散領域６５と高濃度Ｎ型拡散領域６６とでツェ
ナーダイオード６８が構成されている。なお、基板１１
はその表面に形成された高濃度Ｎ型拡散領域６７を介し
て電源端子ＶDDに接続されている。
との間には、これらの表面にまたがる様に高濃度のＰ型
拡散領域６５が形成されている。さらにＮ型基板１１に
接する高濃度Ｐ型拡散領域６５の底部もしくは側部には
高濃度Ｎ型拡散領域６６が形成されており、これら高濃
度Ｐ型拡散領域６５と高濃度Ｎ型拡散領域６６とでツェ
ナーダイオード６８が構成されている。なお、基板１１
はその表面に形成された高濃度Ｎ型拡散領域６７を介し
て電源端子ＶDDに接続されている。
【００３９】図５の半導体保護装置の断面構造は図１お
よび図２の半導体保護装置と異なるが、等価回路、保護
動作および効果は同一である。
よび図２の半導体保護装置と異なるが、等価回路、保護
動作および効果は同一である。
【００４０】なお、本発明の半導体保護装置は、その細
部が上述の各実施例に限定されず、種々の変形が可能で
ある。一例として、上述の各実施例はＰ型ウェル領域を
有するＮ型半導体基板についてのものであったが、Ｎ型
ウェル領域を有するＰ型半導体基板を用いても、各拡散
領域の不純物の導電型を逆にし、電圧の極性を逆にする
ことで同様の効果が得られる。
部が上述の各実施例に限定されず、種々の変形が可能で
ある。一例として、上述の各実施例はＰ型ウェル領域を
有するＮ型半導体基板についてのものであったが、Ｎ型
ウェル領域を有するＰ型半導体基板を用いても、各拡散
領域の不純物の導電型を逆にし、電圧の極性を逆にする
ことで同様の効果が得られる。
【００４１】さらに、本発明の半導体保護装置は入出力
回路を問わず全ての回路に対する保護装置として機能す
ることができるので、例えば同一基板上に各種の素子を
形成した一つのＬＳＩ上に本発明の半導体保護装置を最
低一つ設けるだけでもよい。また、上述した実施例では
第１の保護回路として２個のダイオード（プルアップダ
イオードおよびプルダウンダイオード）が用いられてい
たが、他の素子からなる保護回路を用いていても同一の
効果が得られることは言うまでもない。
回路を問わず全ての回路に対する保護装置として機能す
ることができるので、例えば同一基板上に各種の素子を
形成した一つのＬＳＩ上に本発明の半導体保護装置を最
低一つ設けるだけでもよい。また、上述した実施例では
第１の保護回路として２個のダイオード（プルアップダ
イオードおよびプルダウンダイオード）が用いられてい
たが、他の素子からなる保護回路を用いていても同一の
効果が得られることは言うまでもない。
【００４２】
【発明の効果】以上詳細に説明したように本発明によれ
ば、外部端子への異常電圧の印加に対して、これに起因
する電流の大部分を第２の保護回路を介して流出させる
ことができるので、ＣＭＯＳトランジスタおよびその寄
生素子へのサージ電流の集中的な流入を防ぎ、半導体回
路自体の破壊を防止することができる。そのためＥＳＤ
等のサージに対する破壊耐量の向上を計ることができ
る。
ば、外部端子への異常電圧の印加に対して、これに起因
する電流の大部分を第２の保護回路を介して流出させる
ことができるので、ＣＭＯＳトランジスタおよびその寄
生素子へのサージ電流の集中的な流入を防ぎ、半導体回
路自体の破壊を防止することができる。そのためＥＳＤ
等のサージに対する破壊耐量の向上を計ることができ
る。
【図１】本発明の第１実施例である半導体保護装置が適
用された半導体装置を示す断面図である。
用された半導体装置を示す断面図である。
【図２】図１に連続する図である。
【図３】図１および図２の半導体装置の等価回路を示す
図である。
図である。
【図４】第１実施例の変形例を示す等価回路図である。
【図５】本発明の第２実施例である半導体保護装置を示
す断面図である。
す断面図である。
【図６】従来の半導体保護装置の一例が適用された半導
体装置を示す断面図である。
体装置を示す断面図である。
【図７】図６の半導体装置の等価回路図である。
【図８】従来の半導体装置の他の例が適用された半導体
装置を示す断面図である。
装置を示す断面図である。
【図９】図８の半導体装置の等価回路図である。
ＶDD 電源端子 ＶSS 接地端子 １１ Ｎ型半導体基板 １７、１８ ダイオード ２０ ＮＭＯＳＦＥＴ ２１ Ｐ型ウェル領域 ２７ 寄生横型ＮＰＮトランジスタ ２８ 寄生縦型ＮＰＮトランジスタ ２９ 寄生ダイオード ３０ ＰＭＯＳＦＥＴ ３６ 寄生横型ＰＮＰトランジスタ ４０ 寄生ダイオード ５２ Ｐ型ウェル領域 ５３ 高濃度Ｎ型拡散領域 ５４ 高濃度Ｐ型拡散領域 ５５ 高濃度Ｎ型拡散領域 ５６ 高濃度Ｐ型拡散領域 ５７ ツェナーダイオード ５８ バーティカルＮＰＮトランジスタ
Claims (1)
- 【請求項１】 外部端子と、 該外部端子に接続され第１導電形の半導体基板表面に形
成されたＣＭＯＳトランジスタとを有する半導体保護装
置において、 前記半導体基板表面に形成された第２導電形の第１の領
域と、 少なくとも前記第１の領域表面に形成された第２の領域
と、 該第２の領域の底面もしくは側面に接し、前記第２の領
域と反対の導電形を有する第３の領域とを有し、前記第
２の領域と第３の領域とから構成され、前記ＣＭＯＳト
ランジスタに形成される寄生素子より低い電圧でブレー
クダウンするダイオードと、 前記半導体基板をコレクタ、前記第１の領域をベース、
前記第１の領域表面に形成された第１導電形の第４の領
域をエミッタとして構成され、電源端子および接地端子
間に接続されると共に前記第１の領域および前記第４の
領域は同電位とされ、前記ダイオードのブレークダウン
に基づきターンオンする縦型バイポーラトランジスタと
を有することを特徴とする半導体保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274614A JPH0590520A (ja) | 1991-09-26 | 1991-09-26 | 半導体保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274614A JPH0590520A (ja) | 1991-09-26 | 1991-09-26 | 半導体保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590520A true JPH0590520A (ja) | 1993-04-09 |
Family
ID=17544186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274614A Pending JPH0590520A (ja) | 1991-09-26 | 1991-09-26 | 半導体保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590520A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880514A (en) * | 1997-02-13 | 1999-03-09 | Oki Electric Industry Co., Ltd. | Protection circuit for semiconductor device |
| US6762439B1 (en) * | 2001-07-05 | 2004-07-13 | Taiwan Semiconductor Manufacturing Company | Diode for power protection |
| JP2009524248A (ja) * | 2006-01-18 | 2009-06-25 | ビシェイ−シリコニクス | 高い静電放電性能を有するフローティングゲート構造 |
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