JP2009524248A - 高い静電放電性能を有するフローティングゲート構造 - Google Patents

高い静電放電性能を有するフローティングゲート構造 Download PDF

Info

Publication number
JP2009524248A
JP2009524248A JP2008551423A JP2008551423A JP2009524248A JP 2009524248 A JP2009524248 A JP 2009524248A JP 2008551423 A JP2008551423 A JP 2008551423A JP 2008551423 A JP2008551423 A JP 2008551423A JP 2009524248 A JP2009524248 A JP 2009524248A
Authority
JP
Japan
Prior art keywords
diode
semiconductor structure
esd
embedded
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008551423A
Other languages
English (en)
Inventor
ルオ、ミン−イー
デミルリオグル、エシン
Original Assignee
ビシェイ−シリコニクス
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ビシェイ−シリコニクス filed Critical ビシェイ−シリコニクス
Publication of JP2009524248A publication Critical patent/JP2009524248A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本発明は、高い静電放電性能を有するフローティングゲート構造に関するシステム及び方法である。フローティングフィールドゲートデバイスを含む半導体構造であって、前記フローティングフィールドゲートデバイスは、ツェナーダイオードより小さな温度依存性を有することを特徴とする埋込みダイオードを含む。前記埋込みダイオードのスナップバック保持電圧は、関連する集積回路の動作電圧より高く、前記埋込みダイオードのスナップバックトリガー電圧は、前記半導体構造のブレークダウン電圧より低い。

Description

関連出願
本出願は、すべての目的のために参照によってその全体が本明細書に組み込まれる、ＬｕｏおよびＤｅｍｉｒｌｉｏｇｌｕによる「Ｌｏｗ Ｖｏｌｔａｇｅ Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ ｗｉｔｈ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｐｅｒｆｏｒｍａｎｃｅ」（高性能静電放電性能を有する低電圧出力ドライバ）と題する２００６年１月１８日に出願された、米国仮出願第６０／７６０，０８１号、代理人ドケットＶＩＳＨ−８７５９．ＰＲＯに対する優先権を主張する。
本出願は、すべての目的のために引例によってその全体がここに組み込まれている、「Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｐｒｏｔｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ」（集積回路のための静電放電保護回路）と題するＬｕｏらによる２００５年７月２６日に出願された、同時係属中の共通に所有される米国特許出願第１１／１９０，６８２号、代理人ドケットＮｏ．ＶＩＳＨ−８７４４の一部継続出願である。
本明細書に提示される実施形態は、集積回路の分野に関連する。より具体的には、本明細書に提示される実施形態は集積回路のための静電放電（ＥＳＤ）保護に関連する。
静電放電（ＥＳＤ）事象は、接触を介した、または、イオン化された周囲放電を介した、異なる静電ポテンシャル（静電電位）を有する物体間のエネルギー移動が存在するときに発生する。不十分なＥＳＤ保護を有する集積回路（ＩＣ）は、例えば、パッシベーション層の破裂、エレクトロサーマルマイグレーション、アルミニウムの飛散、コンタクトスパイク、絶縁障害などを含む、破局的障害を受ける。あるいは、ＥＳＤ事象は、デバイスが機能し続けていたとしても、そのデバイスにダメージを与えている可能性がある。このタイプのダメージは、隠れた欠陥を構成し、この欠陥は、検出が困難であり、また、このようなダメージを受けたＩＣの寿命を著しく短縮する。
従来技術の下では、静電放電保護を提供するために、出力（例えばオフチップ）ドライバ回路の物理的・電気的サイズに依存することが一般的である。出力ドライバ自体は一般に、マルチフィンガ（multiple-finger）構造の大きな全幅及び広いコンタクト・ツー・ポリ（contact-to-poly）間隔の使用を通して改善されたＥＳＤ保護を提供する。
しかしながら、静電放電保護に対するこの従来のアプローチの有効性は、集積回路技術が進歩するにつれて小さくなってきている。より小さなデバイスジオメトリ及び減少する回路面積の一般的傾向において、減少するチップサイズが望まれる。したがって、出力回路のために利用可能なダイ面積は減少し続け、このことは、このような出力回路のＥＳＤ吸収／緩和能力を低下させる。
不都合にも、以前より高いレベルの静電放電保護について、高まる必要性が存在する。このことは、ＥＳＤ保護のための出力ドライバと並行した別個のＥＳＤデバイスの使用を推進することとなる。
一般に出力ドライバのゲートは、例えば、出力される信号を受信するように内部回路に接続される。この形式の接続は一般に、出力ドライバのゲートがグランドされた場合よりＥＳＤ事象に応答して遥かに迅速に出力デバイスをスナップバックさせる。出力ドライバを完全に保護するために、別個のＥＳＤデバイスは出力ドライバのブレークダウン電圧より低いトリガー電圧を持たなくてはならず、また高いＥＳＤ電流状態（current regime）でも超低オン抵抗を有さなくてはならない。
本明細書で使用されるように、用語「ブレークダウン電圧」は、酸化物ブレークダウン電圧ならびにジャンクションブレークダウン電圧の両者を指す。一般にこれら２つの電圧のうちのより低い電圧は、集積回路が動作できなくなり、実際の物理的損傷が発生し得る点である。幅広い種々の構造およびプロセス変量に依存して、これらの電圧のどちらか一方は他方よりも（大きさにおいて）低いであろう。
ＥＳＤ保護デバイスはまた、回路がＥＳＤ事象時にターンオンされることを防止するために、回路の最大動作電圧より高い保持電圧を持つべきである。そうでなければ、回路は、この回路自体によって耐えることができない高いＥＳＤ電流のために永久的に損傷される可能性がある。スナップバックトリガー電圧がブレークダウン電圧より高いと、ＥＳＤ事象が最低ブレークダウン電圧より高い電圧を引き起こす場合に、集積回路の損傷が発生する可能性がある。
ＩＣ製造業者は、ＩＣ用のＥＳＤ保護デバイスにおける使用のためにスナップバックトリガー電圧とスナップバック保持電圧との間に望ましい関係を有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を設計しようと試みている。しかしながら、」これらのパラメータは、ＩＣ製造プロセス及び回路性能の事情によって制約される。したがって、スナップバックトリガー電圧とスナップバック保持電圧との最適な組合せは、常に用いることができるとは限らない。
したがって、高い静電放電性能を有するフローティングゲート構造のためのシステム及び方法の必要性が存在する。また上記の必要性を満たすスナップバックトリガー電圧とスナップバック保持電圧との望ましい組合せのためのシステム及び方法に対する必要性も存在する。集積回路の設計と製造の既存のシステム及び方法に適合し、また相互補完的である、高い静電放電性能を有するフローティングゲート構造のためのシステム及び方法についてのさらなる必要性が存在する。本発明による実施形態は、これらの必要性に備えている。
本発明による実施形態は、ダイオードデバイスをフローティングゲート静電放電保護構造に埋め込む。
したがって、高い静電放電性能を有するフローティングゲート構造のためのシステム及び方法が開示される。一実施形態では、半導体構造は、フローティング・フィールド・ゲート・デバイスを含む。このフローティング・フィールド・ゲート・デバイスは、ツェナーダイオードより小さな温度依存性を有することを特徴とする埋込みダイオードを含む。この埋込みダイオードのブレークダウン電圧は、関連する集積回路の動作電圧より高く、また埋込みダイオードのスナップバックトリガー電圧はこの半導体構造のブレークダウン電圧より低いであろう。
本発明のもう１つの実施形態によれば、静電放電保護のための半導体構造は、出力パッドに接続された複数の第１のフィンガと、第１のフィンガ間に交互に配置されてグランドパッドに接続された複数の第２のフィンガとを含む。この半導体構造は更に、第１と第２のフィンガ間に介装された複数のフローティング・フィールド・ゲートを含む。第１のフィンガは、半導体構造のブレークダウン電圧より低いダイオードブレークダウン電圧と半導体構造のブレークダウン電圧より低いスナップバックトリガー電圧とを有することを特徴とする埋込みハイブリッドダイオードを含む。
本発明の代替の実施形態によれば、半導体構造は、オフチップ（off-chip）出力を駆動するための回路を含む。この回路はプルダウンデバイスを含む。この半導体構造は更に、プルダウンデバイスのブレークダウン電圧より低いトリガー電圧を有することを特徴とする回路に埋め込まれたハイブリッドダイオードデバイスを含む。
本発明の更にもう１つの実施形態によれば、ＥＳＤ事象時に保護を与えるための集積回路（ＩＣ）用の静電放電（ＥＳＤ）保護回路は、電流制御コンポーネントと、この電流制御コンポーネントに直列に接続された電流方向制御コンポーネントと、を含む。この静電放電保護回路のスナップバック保持電圧は集積回路の動作電圧より高く、またこの静電放電保護回路のスナップバックトリガー電圧はＩＣの酸化物ブレークダウン電圧より低い。
本明細書の一部に組み込まれて、本明細書の一部を形成する付属図面は、本発明の実施形態を図示して、この説明と共に本発明の原理を説明する働きをしている。別に特筆されていなければ、これらの図面は原寸に比例していない。
ここで実施形態の例が付属図面に図示されている本発明の種々の実施形態についての言及が詳細に行われる。本発明はこれらの実施形態に関連して説明されるが、本発明をこれらの実施形態に限定するように意図されていないことは理解される。一方、本発明は、添付の特許請求の範囲によって定義されるような本発明の精神と範囲に含まれ得る代替、修正および均等物をカバーするように意図されている。更に、本発明の下記の詳細な説明では、本発明を十分に理解するために多数の特定の詳細事項が説明される。しかしながら本発明がこれらの特定の詳細事項なしに実施され得ることは当業者によって認められる。他の事例では、本発明の態様を不必要に不明瞭にしないために周知の方法、手順、コンポーネントおよび回路は詳細には説明されていない。
従来技術の下でダイオード、例えばツェナーダイオードは、改善された静電放電性能を与えるために出力ドライバ回路と共に利用され得る。従来、このようなダイオードは出力ドライバ回路に加えた別個の回路であった。本発明による実施形態は、フローティングゲートＥＳＤ保護構造のエミッタまたはソースにおいて埋込みダイオードを形成する。例えば、このようなダイオードは、別個のダイオードを用いる従来技術の方法とは対照的に、フローティングゲートＥＳＤ保護構造の部分である。この埋込みダイオードは、正の静電放電に応じて、トリガー電圧（Ｖｔｒｉｇ）の急激な減少と、基板電流（Ｉｓｕｂ）の大幅な増加をもたらす。大きな基板電流は、エミッタまたはソースからの電子注入を増強して、導電率調整によるオン抵抗の減少をもたらす。
しかしながら、この利益は、ディープｐ＋インプラントが実行されると、デバイスのガンメル数(Gummel number)の不利益な増加によって相殺される可能性がある。これを改善するために、ダイオードは、フローティング・フィールド・ゲート(floating field gate)を有するマルチフィンガフィールド(multiple-finger
field)ＥＳＤデバイスに形成され得る。用語「フィールドゲート」はポリシリコンを含むゲートを除外しないことを理解されたい。この場合、オン抵抗は１オームの数１０分の１程度にまで減らされる可能性がある。したがってこの新規なＥＳＤ構造は、低電圧出力保護によく適しており、人体モデル（ＨＢＭ）ＥＳＤ障害閾値を９ｋＶより高くすることができる。
図１Ａは、本発明の実施形態による、高い静電放電性能を有するフローティングゲート構造１００の一部分の側面図を示す。例えば、フローティングゲート構造１００は、フローティングゲートＥＳＤ保護構造のソースおよび／またはエミッタの一部として形成され得る。フローティングゲート構造１００は、例えば、ｐ型材料１６０で形成され得る。Ｐ型材料１６０は、ｐウェル、エピタキシャル層またはバルク基板であり得る。一般にｐ型材料１６０は、基板と同じ電位（ポテンシャル）にある。以下、図２に見られるように、図１に示された構造は、図１の断面の上方および下方に十分な広がりを有し、例えば、これらの構造はこの紙の内側と外側に延びている。
本発明による実施形態がｎ型材料での形成にも同様によく適していることを理解されたい。半導体構造の周知の二重性(duality)のために、当業者は、本発明の代替実施形態を作り出すためにｎ型導通をｐ型導通と入れ替えることが出来る。このような変形は、本発明の範囲内と考えられる。
フローティングゲート構造１００は、ｐ＋ジャンクション１２０の上に配置されたｎ＋＋領域１１０の複数のスタック１２５を含む。スタック１２５のｎ＋＋領域１１０は、出力パッド１５０に接続され、この出力パッドは典型的には集積回路パッケージの外部ピンに接続するためのパッシベーション化された金属を含む。
複数のフローティングゲート１３０、例えば、フィールド酸化物は、スタック１２５のいずれかの側（この図において）に隣接している。フローティングゲート１３０の他方の側、例えばスタック１２５の反対側には、ｎ型材料のグランド領域１４０がある。こうしてフローティングゲート構造１００は、フローティングゲート１３０と、スタック１２５と、フローティングゲート１３０と、グランド領域１４０と、からなる複合事例を含む。
図１におけるフローティングゲート構造１００のもう１つの見方として、スタック１２５は、２つの隣接フローティングゲート１３０を有している。各グランド領域１４０は、２つの隣接フローティングゲート１３０を有している。各フローティングゲート１３０は一側にスタック１２５、他側にグランド領域１４０を有する。
ｎ＋＋領域１１０と、フローティングゲート１３０と、ｎ＋領域１４０とからなる事例が、ｐ型材料１６０と連携して、ｐチャネル電界効果トランジスタを形成することを理解されたい。このようなデバイスは、出力パッド１５０をグランドに接続するために、例えば出力端子をプルダウンするために使用され得る。
図１Ｂは、本発明の実施形態によるスタック１２５の事例の詳細図である。スタック１２５は、ｐ＋材料の領域１２０の上に配置されたｎ＋＋材料の領域１１０を含む。領域１１０が領域１２０を越えて（図１Ｂの図では水平に）延びていることを理解されたい。例えば、領域１１０は、また、ｐ型材料１６０に接触している。
スタック１２５が２つの異なるタイプのダイオードを形成することを更に理解されたい。ダイオード１０７はカソードとして動作するｎ＋＋領域１１０と、アノードとして動作するｐ型材料１６０と、の間に形成される。ダイオード１０７は、正の温度係数を有するｐ／ｎ型ダイオードである。ダイオード１０５は、カソードとして動作するｎ＋＋領域１１０と、アノードとして動作するｐ＋ジャンクション１２０と、の間に形成される。ダイオード１０５は、負の温度係数を有するツェナー型ダイオードである。ツェナーダイオード１０５は一般に、ｎ＋＋領域１１０と、フローティングゲート１３０と、ｎ＋領域１４０とからなる事例が、ｐ型材料１６０と連携して形成したプルダウントランジスタ(pull down transistor)より低いトリガー電圧を有する。
反対の温度係数を有する２つのタイプのダイオードを組み合わせることによって、例えば正の温度係数を有するダイオードと、負の温度係数を有するダイオードと、を組み合わせることによって、スタック１２５は、従来技術のダイオードより実質的により小さな温度変化（大きさが）を有する新規なハイブリッドダイオード構造を形成する。ダイオード１０７の面積は、ドーピング濃度、抵抗などに依存して、ダイオード１０５の面積にほぼ等しくあるべきである。本発明による代替の実施形態では、新規なハイブリッドダイオードのための他の温度係数が望ましいこともあり、そして、このような他の温度係数がダイオード面積の異なる比率を形成することによって達成され得ることを理解されたい。
フローティングゲート構造１００のダイオードブレークダウン電圧が、ドーピング濃度などの周知の変化を介して調整され得ることを理解されたい。更に、ダイオードブレークダウン電圧は、関連する集積回路、例えばフローティングゲート構造１００によって保護された集積回路、のブレークダウン電圧とは異なるように構成され得る。このようなダイオードブレークダウン電圧は、関連する集積回路のブレークダウン電圧より低くあるべきである。
図２Ａは、本発明の実施形態による、高い静電放電性能を有する例示的なフローティングゲート構造２００の一部分の平面図を示す。フローティングゲート構造２００は、より少ない要素しか図示されていないが、図１Ａのフローティングゲート構造１００に概ね類似している。
フローティングゲート構造２００は、典型的には集積回路パッケージの外部ピンに接続するための、パッシベーション化された金属を含み得る出力パッド２５０を含む。出力パッド２５０の複数のフィンガは、ｎ＋＋材料２１０の領域上で下方に向かって延出する（図２における眺めにおいて）。その下にある特徴要素を示すために、これらのフィンガの全体の延びは示されていない。ｎ＋＋材料２１０は、図１に示すように、ｐ＋材料（図２では分かりにくい）の領域の上に配置される。有益な結果として、領域２１０は、その下にあるｐ＋材料とｐ型材料（図示せず）と連携して、図１Ｂに関して前に説明されたように、小さな温度係数を有する新規なハイブリッドダイオード構造を形成する。
領域２６０は、金属２８０の上に配置されたｐ＋材料からなるグランドパッドである。領域２８０の複数のフィンガは、ｎ型グランド領域２４０上で上方に向かって延出する（図２の眺めにおいて）。その下にある特徴要素を示すために、これらのフィンガの全体の延びは示されていない。グランドパッド２６０は、ｐウェル、エピタキシャル層またはバルク構造からグランドをピックアップしている。フローティングゲート２３０は、フィンガ２１０とフィンガ２４０との間に配置される。
特徴要素２１０の幅（図２の眺めにおける）は、出力ドライバフローティングゲート構造２００の静電放電性能において重要な役割を果たす。より高いＥＳＤ抵抗については、より大きな幅、特に接触部とフローティングゲート２３０との間のより大きな間隔２７０が望ましい。対照的にダイ面積について考慮すると、より小さな間隔２７０が望ましい。例示的なＢｉＣＭＯＳツインウェル、二重ゲート０．３μｍプロセスでは、約３〜５μｍの間隔２７０が最適であることがわかった。このような間隔は一般に所与のプロセスの接触部の分離のための最小デザインルールより遥かに大きいことを理解されたい。
フローティングゲート構造２００は、ハイブリッドダイオード１２５（図１Ｂ）の動作電圧より高いスナップバック保持電圧と、ホスト集積回路に損傷を引き起こすために必要とされる電圧より低いスナップバックトリガー電圧と、を示す。この電子配置構成は、ハイブリッドダイオード１２５動作電圧より低いスナップバック保持電圧によるラッチアップ、及び、高すぎるスナップバックトリガー電圧によるＩＣ損傷を防止する。
埋込みハイブリッドダイオード１２５の使用は、残りの保持電圧がラッチアップを引き起こすには不十分であるように、保持電圧の一部が導通モードでハイブリッドダイオードによって維持されることを保証し得る。その結果、ＥＳＤ事象時にハイブリッドダイオード１２５を含むフローティングゲート構造２００は、ＥＳＤ誘導電流をドレインし、それによって関連する集積回路（ＩＣ）のためのＥＳＤ保護デバイスとして働き得る。ＥＳＤ事象後、動作電圧は導通モードを維持できず、ハイブリッドダイオードをオフにし、それによってフローティングゲート構造２００及び関連する集積回路をダメージから保護する。
図２Ｂは、本発明の実施形態による埋込みハイブリッドダイオードの種々の代替のレイアウトを示す。代替のレイアウト２８２ではフローティングゲート２３１は、ｎ＋＋材料２１１の下に位置している。Ｐ＋材料２２１はｎ＋＋材料２１１の上に配置される。
代替のレイアウト２８４では、複数のｐ＋「アイランド」２２２、２２３は、ｎ＋＋材料２１２の上にある。ｐ＋「アイランド」２２２、２２３は、図示の円形と正方形とを含むがこれらに限定されない種々の形状を取り得る。代替のレイアウト２８６では、ｐ＋材料２２４の「ストリップ」が、ｎ＋＋材料２１３のエッジ付近に形成される。例えばストリップ２２４は、材料２１３の面の上方または下方にあり得る。
更にもう１つの代替のレイアウト２８８では、ｐ＋材料のアイランド、例えばアイランド２２２および／または２２３が、ｎ＋＋材料２１４のエッジ付近に形成される。これらおよび他の代替のレイアウトは本発明の実施形態による、新規な埋込みダイオードの特性を変更するために用いられ得る。
本発明による実施形態は、高い静電放電性能を有するフローティングゲート構造のためのシステム及び方法を提供する。本発明による実施形態はまた、スナップバックトリガー電圧とスナップバック保持電圧との望ましい組合せを提供する。更に、本発明による実施形態は、集積回路の設計および製造の既存のシステム及び方法に適合し、また相互補完的である高い静電放電性能を有するフローティングゲート構造を形成するためのシステム及び方法を提供する。
概してこの文書は、高い静電放電性能を有するフローティングゲート構造のためのシステム及び方法を開示している。一実施形態では半導体構造は、フローティングフィールドゲートデバイスを含む。このフローティングフィールドゲートデバイスは、ツェナーダイオードより小さな温度依存性を有することを特徴とする埋込みダイオードを含む。埋込みダイオードのブレークダウン電圧は関連する集積回路の動作電圧より高く、また埋込みダイオードのスナップバックトリガー電圧は半導体構造のブレークダウン電圧より低い。
本発明の種々の実施形態は、このように説明されている。本発明は特定の実施形態において説明されてきたが、本発明がこのような実施形態によって限定されるものと解釈されるべきでなく、むしろ前述の特許請求の範囲にしたがって解釈されるべきであることを理解されたい。
本発明の実施形態による、高い静電放電性能を有する例示的な低電圧出力ドライバ回路の一部分の側断面図である。 本発明の実施形態による、スタック構造の一事例の詳細図である。 本発明の実施形態による、高い静電放電性能を有する例示的な低電圧出力ドライバフローティングゲート構造２００の一部分の平面図である。 本発明の実施形態による、埋込みハイブリッドダイオードの種々の代替のレイアウトを示す図である。

Claims (22)

  1. フローティング・フィールド・ゲート・デバイスを含む半導体構造であって、
    前記フローティング・フィールド・ゲート・デバイスは、ツェナーダイオードより小さな温度依存性を有することを特徴とする埋込みダイオードを含む、半導体構造。
  2. 前記埋込みダイオードは、ｐ／ｎ型ダイオード含む、請求項１に記載の半導体構造。
  3. 前記埋込みダイオードは、さらに、ツェナーダイオードを含む、請求項２に記載の半導体構造。
  4. 前記ｐ／ｎ型ダイオードと前記ツェナーダイオードは、共通のカソードを含む、請求項３に記載の半導体構造。
  5. 前記埋込みダイオードのスナップバック保持電圧は、関連する集積回路の動作電圧より高く、前記埋込みダイオードのスナップバックトリガー電圧は、前記半導体構造のブレークダウン電圧より低い、請求項４に記載の半導体構造。
  6. ＥＳＤトリガー電圧によってトリガーされて動作可能な請求項５に記載の半導体構造であって、前記埋込みダイオードが導通しているときに、ＥＳＤ保持電圧の一部分が前記埋込みダイオードによって維持される、請求項５に記載の半導体構造。
  7. 前記埋込みダイオードは、静電放電（ＥＳＤ）事象後にオフになる、請求項６に記載の半導体構造。
  8. 出力パッドに接続された複数の第１のフィンガと、
    前記第１のフィンガ間に交互に配置されて、グランドパッドに接続されている複数の第２のフィンガと、
    前記第１および第２のフィンガ間に設けられた複数のフローティング・フィールド・ゲートと、を含む静電放電保護のための半導体構造であって、
    前記第１のフィンガは、前記半導体構造のブレークダウン電圧より低いダイオードブレークダウン電圧と前記半導体構造の前記ブレークダウン電圧より低いスナップバックトリガー電圧とを有することを特徴とする埋込みハイブリッドダイオードを含む、半導体構造。
  9. 前記埋込みハイブリッドダイオードは、ツェナーダイオードより小さな温度依存性を有することを特徴とする、請求項８に記載の半導体構造。
  10. 前記埋込みハイブリッドダイオードは、ｐ／ｎダイオードより小さな温度依存性を有することを特徴とする、請求項８に記載の半導体構造。
  11. 前記埋込みハイブリッドダイオードは、ツェナーダイオードを含む、請求項８に記載の半導体構造。
  12. 前記埋込みハイブリッドダイオードは、ｐ／ｎダイオードを含む、請求項８に記載の半導体構造。
  13. 前記ｐ／ｎダイオードは、アノード材料からなるウェルを含む、請求項１２に記載の半導体構造。
  14. 前記埋込みハイブリッドダイオードは、ツェナーダイオードとｐ／ｎダイオードとを含み、両者は共通のカソードを共有している、請求項８に記載の半導体構造。
  15. 前記ＥＳＤ構造は、そのブレークダウン電圧に対する調整を許容する、請求項８に記載の半導体構造。
  16. オフチップ出力を駆動する回路と、
    前記回路に埋め込まれたハイブリッドダイオードデバイスと、を含み、
    前記回路は、プルダウンデバイスを含んでおり、
    前記ハイブリッドダイオードデバイスは、前記プルダウンデバイスのブレークダウン電圧より低いトリガー電圧を有することを特徴としている、
    半導体構造。
  17. ＥＳＤ事象時に保護を提供するための集積回路（ＩＣ）の静電放電（ＥＳＤ）保護回路であって、前記回路は、
    電流制御コンポーネントと、
    前記電流制御コンポーネントに直列に接続された電流方向制御コンポーネントと、を含み、
    前記静電放電保護回路のスナップバック保持電圧は、前記集積回路の動作電圧より高く、前記静電放電保護回路のスナップバックトリガー電圧は、前記ＩＣの酸化物ブレークダウン電圧より低い、静電放電（ＥＳＤ）保護回路。
  18. 前記電流制御コンポーネントはトランジスタである、請求項１７に記載のＥＳＤ保護回路。
  19. 前記トランジスタはＭＯＳＦＥＴである、請求項１７に記載のＥＳＤ保護回路。
  20. 前記トランジスタと前記ダイオードはＥＳＤ事象後にシャットオフする、請求項１８に記載のＥＳＤ保護回路。
  21. 前記電流方向制御コンポーネントは、前記電流制御コンポーネントに埋め込まれたダイオードである、請求項１７に記載のＥＳＤ保護回路。
  22. ＥＳＤトリガー電圧によってトリガーされて動作可能な請求項２１に記載のＥＳＤ保護回路であって、前記ダイオードが導通しているときに、保持電圧の一部分が前記ダイオードによって維持される、請求項２１に記載のＥＳＤ保護回路。
JP2008551423A 2006-01-18 2007-01-18 高い静電放電性能を有するフローティングゲート構造 Pending JP2009524248A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US76008106P 2006-01-18 2006-01-18
PCT/US2007/001473 WO2007084688A1 (en) 2006-01-18 2007-01-18 Floating gate structure with high electrostatic discharge performance

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013001443A Division JP5738903B2 (ja) 2006-01-18 2013-01-09 高い静電放電性能を有するフローティングゲート構造

Publications (1)

Publication Number Publication Date
JP2009524248A true JP2009524248A (ja) 2009-06-25

Family

ID=38287959

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008551423A Pending JP2009524248A (ja) 2006-01-18 2007-01-18 高い静電放電性能を有するフローティングゲート構造
JP2013001443A Active JP5738903B2 (ja) 2006-01-18 2013-01-09 高い静電放電性能を有するフローティングゲート構造

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2013001443A Active JP5738903B2 (ja) 2006-01-18 2013-01-09 高い静電放電性能を有するフローティングゲート構造

Country Status (7)

Country Link
US (1) US9111754B2 (ja)
EP (1) EP1977450B1 (ja)
JP (2) JP2009524248A (ja)
KR (1) KR101139438B1 (ja)
CN (1) CN101361193B (ja)
TW (1) TWI435430B (ja)
WO (1) WO2007084688A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096211A (ja) * 2005-09-30 2007-04-12 Ricoh Co Ltd 半導体装置
US7544545B2 (en) 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode
JP5296450B2 (ja) * 2008-08-13 2013-09-25 セイコーインスツル株式会社 半導体装置
DE102008047850B4 (de) 2008-09-18 2015-08-20 Austriamicrosystems Ag Halbleiterkörper mit einer Schutzstruktur und Verfahren zum Herstellen derselben
US9124354B2 (en) * 2011-05-12 2015-09-01 St-Ericsson Sa Isolation and protection circuit for a receiver in a wireless communication device
CN105609500B (zh) * 2016-01-28 2018-10-12 嘉兴爱禾电子有限公司 一种共极集成二极管
US10381473B2 (en) 2016-12-02 2019-08-13 Vishay-Siliconix High-electron-mobility transistor with buried interconnect
US10693288B2 (en) 2018-06-26 2020-06-23 Vishay SIliconix, LLC Protection circuits with negative gate swing capability
US10833063B2 (en) 2018-07-25 2020-11-10 Vishay SIliconix, LLC High electron mobility transistor ESD protection structures
US11632142B1 (en) 2021-11-09 2023-04-18 Macom Technology Solutions Holdings, Inc. Hybrid diode silicon on insulator front end module and related method

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590520A (ja) * 1991-09-26 1993-04-09 Nissan Motor Co Ltd 半導体保護装置
JPH05183109A (ja) * 1991-01-16 1993-07-23 Micron Technol Inc 静電放電回路
JPH05291501A (ja) * 1992-04-13 1993-11-05 Nissan Motor Co Ltd 半導体保護装置
JPH11233641A (ja) * 1998-02-10 1999-08-27 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JP2000156421A (ja) * 1998-09-18 2000-06-06 Seiko Epson Corp 半導体装置
JP2001077314A (ja) * 1999-09-07 2001-03-23 Nec Corp 半導体装置及びその製造方法
JP2001168206A (ja) * 1999-12-03 2001-06-22 Seiko Epson Corp 半導体装置およびその製造方法
JP2004247455A (ja) * 2003-02-13 2004-09-02 Seiko Epson Corp 半導体装置
JP2004296883A (ja) * 2003-03-27 2004-10-21 Sharp Corp 半導体装置とその製造方法

Family Cites Families (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4677369A (en) * 1985-09-19 1987-06-30 Precision Monolithics, Inc. CMOS temperature insensitive voltage reference
US4748103A (en) 1986-03-21 1988-05-31 Advanced Power Technology Mask-surrogate semiconductor process employing dopant protective region
JP2667392B2 (ja) 1986-09-26 1997-10-27 株式会社デンソー 多結晶半導体ダイオードの製造方法
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US20020074585A1 (en) * 1988-05-17 2002-06-20 Advanced Power Technology, Inc., Delaware Corporation Self-aligned power MOSFET with enhanced base region
US4922371A (en) * 1988-11-01 1990-05-01 Teledyne Semiconductor ESD protection circuit for MOS integrated circuits
US5055896A (en) * 1988-12-15 1991-10-08 Siliconix Incorporated Self-aligned LDD lateral DMOS transistor with high-voltage interconnect capability
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5416351A (en) * 1991-10-30 1995-05-16 Harris Corporation Electrostatic discharge protection
US5648281A (en) * 1992-09-21 1997-07-15 Siliconix Incorporated Method for forming an isolation structure and a bipolar transistor on a semiconductor substrate
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
JP3167457B2 (ja) * 1992-10-22 2001-05-21 株式会社東芝 半導体装置
JP3311070B2 (ja) * 1993-03-15 2002-08-05 株式会社東芝 半導体装置
US5404041A (en) * 1993-03-31 1995-04-04 Texas Instruments Incorporated Source contact placement for efficient ESD/EOS protection in grounded substrate MOS integrated circuit
GB9306895D0 (en) 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
WO1994027325A1 (en) * 1993-05-07 1994-11-24 Vlsi Technology, Inc. Integrated circuit structure and method
US5430315A (en) * 1993-07-22 1995-07-04 Rumennik; Vladimir Bi-directional power trench MOS field effect transistor having low on-state resistance and low leakage current
US5416036A (en) * 1993-10-04 1995-05-16 United Microelectronics Corporation Method of improvement ESD for LDD process
US5374565A (en) * 1993-10-22 1994-12-20 United Microelectronics Corporation Method for ESD protection improvement
JP2630242B2 (ja) 1993-12-28 1997-07-16 日本電気株式会社 温度検出用ダイオード付パワーｍｏｓｆｅｔ
US5529941A (en) * 1994-03-28 1996-06-25 Vlsi Technology, Inc. Method for making an integrated circuit structure
JPH07273320A (ja) 1994-03-31 1995-10-20 Toshiba Corp 半導体装置
US5455444A (en) * 1994-04-22 1995-10-03 United Microelectronics Corporation Double polysilicon electrostatic discharge protection device for SRAM and DRAM memory devices
US5519242A (en) * 1994-08-17 1996-05-21 David Sarnoff Research Center, Inc. Electrostatic discharge protection circuit for a NMOS or lateral NPN transistor
US5545909A (en) * 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit
US5733794A (en) * 1995-02-06 1998-03-31 Motorola, Inc. Process for forming a semiconductor device with ESD protection
US5637900A (en) * 1995-04-06 1997-06-10 Industrial Technology Research Institute Latchup-free fully-protected CMOS on-chip ESD protection circuit
US5567634A (en) * 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US5998837A (en) * 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
US6078090A (en) * 1997-04-02 2000-06-20 Siliconix Incorporated Trench-gated Schottky diode with integral clamping diode
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
JP2988871B2 (ja) * 1995-06-02 1999-12-13 シリコニックス・インコーポレイテッド トレンチゲートパワーｍｏｓｆｅｔ
US6140678A (en) * 1995-06-02 2000-10-31 Siliconix Incorporated Trench-gated power MOSFET with protective diode
US5661322A (en) * 1995-06-02 1997-08-26 Siliconix Incorporated Bidirectional blocking accumulation-mode trench power MOSFET
EP0864178A4 (en) * 1995-10-02 2001-10-10 Siliconix Inc SLIDED GRID MOSFET HAVING AN INTEGRATED TEMPERATURE SENSING DIODE
JPH09129877A (ja) 1995-10-30 1997-05-16 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
US5672527A (en) * 1996-03-08 1997-09-30 United Microelectronics Corp. Method for fabricating an electrostatic discharge protection circuit
US5585299A (en) * 1996-03-19 1996-12-17 United Microelectronics Corporation Process for fabricating a semiconductor electrostatic discharge (ESD) protective device
US5912494A (en) * 1996-04-02 1999-06-15 Winbond Electronics Corporation Internal ESD protection structure with contact diffusion
US5674761A (en) * 1996-05-02 1997-10-07 Etron Technology, Inc. Method of making ESD protection device structure for low supply voltage applications
US5850095A (en) * 1996-09-24 1998-12-15 Texas Instruments Incorporated ESD protection circuit using zener diode and interdigitated NPN transistor
US5882967A (en) * 1997-05-07 1999-03-16 International Business Machines Corporation Process for buried diode formation in CMOS
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100239424B1 (ko) * 1997-09-26 2000-01-15 김영환 정전기 보호회로
US6268242B1 (en) * 1997-12-31 2001-07-31 Richard K. Williams Method of forming vertical mosfet device having voltage clamped gate and self-aligned contact
US6060752A (en) * 1997-12-31 2000-05-09 Siliconix, Incorporated Electrostatic discharge protection circuit
US5953601A (en) * 1998-02-17 1999-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. ESD implantation scheme for 0.35 μm 3.3V 70A gate oxide process
JP3705919B2 (ja) * 1998-03-05 2005-10-12 三菱電機株式会社 半導体装置及びその製造方法
US6044018A (en) * 1998-06-17 2000-03-28 Mosel Vitelic, Inc. Single-poly flash memory cell for embedded application and related methods
JP3413569B2 (ja) 1998-09-16 2003-06-03 株式会社日立製作所 絶縁ゲート型半導体装置およびその製造方法
KR100505619B1 (ko) * 1998-09-29 2005-09-26 삼성전자주식회사 반도체소자의정전하방전회로,그구조체및그구조체의제조방법
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6255683B1 (en) * 1998-12-29 2001-07-03 Infineon Technologies Ag Dynamic random access memory
JP3743189B2 (ja) * 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
US6268639B1 (en) * 1999-02-11 2001-07-31 Xilinx, Inc. Electrostatic-discharge protection circuit
US6277695B1 (en) * 1999-04-16 2001-08-21 Siliconix Incorporated Method of forming vertical planar DMOSFET with self-aligned contact
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6347026B1 (en) * 1999-05-26 2002-02-12 Lsi Logic Corporation Input and power protection circuit implemented in a complementary metal oxide semiconductor process using salicides
US6191447B1 (en) * 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
US6211018B1 (en) * 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device
JP3573674B2 (ja) * 1999-12-27 2004-10-06 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力保護装置とその保護方法
US6548860B1 (en) * 2000-02-29 2003-04-15 General Semiconductor, Inc. DMOS transistor structure having improved performance
JP2001257349A (ja) 2000-03-09 2001-09-21 Sanyo Electric Co Ltd Ｍｏｓｆｅｔの保護装置
JP3675303B2 (ja) * 2000-05-31 2005-07-27 セイコーエプソン株式会社 静電気保護回路が内蔵された半導体装置及びその製造方法
JP2002016080A (ja) 2000-06-28 2002-01-18 Toshiba Corp トレンチゲート型ｍｏｓｆｅｔの製造方法
US6700158B1 (en) * 2000-08-18 2004-03-02 Fairchild Semiconductor Corporation Trench corner protection for trench MOSFET
JP2002110978A (ja) 2000-10-02 2002-04-12 Toshiba Corp 電力用半導体素子
US6631060B2 (en) 2000-11-30 2003-10-07 Winbond Electronics Corporation Field oxide device with zener junction for electrostatic discharge (ESD) protection and other applications
JP2002208677A (ja) 2001-01-12 2002-07-26 Toyota Industries Corp 温度検出機能を備える半導体装置
US6815775B2 (en) * 2001-02-02 2004-11-09 Industrial Technology Research Institute ESD protection design with turn-on restraining method and structures
JP4932088B2 (ja) 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
JP2002270841A (ja) 2001-03-13 2002-09-20 Denso Corp 半導体装置及びその製造方法
JP2002274640A (ja) 2001-03-19 2002-09-25 Honda Motor Co Ltd パレットストッパ装置
US6882000B2 (en) * 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
US6514839B1 (en) * 2001-10-05 2003-02-04 Taiwan Semiconductor Manufacturing Company ESD implantation method in deep-submicron CMOS technology for high-voltage-tolerant applications with light-doping concentrations
US20030071310A1 (en) * 2001-10-11 2003-04-17 Salling Craig T. Method to increase substrate potential in MOS transistors used in ESD protection circuits
AU2002343551A1 (en) 2001-11-02 2003-11-11 Fairchild Semiconductor Corporation Improving the triggering of an esd nmos through the use of an n-type buried layer
KR100406180B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US6855593B2 (en) * 2002-07-11 2005-02-15 International Rectifier Corporation Trench Schottky barrier diode
US8629019B2 (en) 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US7190563B2 (en) * 2002-10-18 2007-03-13 Agere Systems Inc. Electrostatic discharge protection in a semiconductor device
JP3931138B2 (ja) * 2002-12-25 2007-06-13 三菱電機株式会社 電力用半導体装置及び電力用半導体装置の製造方法
TW200411897A (en) * 2002-12-30 2004-07-01 Winbond Electronics Corp Robust ESD protection structures
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US6919603B2 (en) * 2003-04-30 2005-07-19 Texas Instruments Incorporated Efficient protection structure for reverse pin-to-pin electrostatic discharge
US7019368B1 (en) * 2003-07-11 2006-03-28 Actel Corporation Low-capacitance input/output and electrostatic discharge circuit for protecting an integrated circuit from electrostatic discharge
US20050036251A1 (en) * 2003-08-12 2005-02-17 Micrel, Incorporated Electrostatic discharge protection for trim-diodes
US7129557B2 (en) 2004-05-25 2006-10-31 International Business Machines Corporation Autonomic thermal monitor and controller for thin film devices
US7781826B2 (en) * 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US7279773B2 (en) * 2005-03-15 2007-10-09 Delphi Technologies, Inc. Protection device for handling energy transients
US20060268479A1 (en) * 2005-05-31 2006-11-30 Atmel Germany Gmbh ESD protection structure
US7583485B1 (en) * 2005-07-26 2009-09-01 Vishay-Siliconix Electrostatic discharge protection circuit for integrated circuits
US7544545B2 (en) * 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode
JP2011233641A (ja) 2010-04-26 2011-11-17 Disco Abrasive Syst Ltd 板状物のレーザー加工方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183109A (ja) * 1991-01-16 1993-07-23 Micron Technol Inc 静電放電回路
JPH0590520A (ja) * 1991-09-26 1993-04-09 Nissan Motor Co Ltd 半導体保護装置
JPH05291501A (ja) * 1992-04-13 1993-11-05 Nissan Motor Co Ltd 半導体保護装置
JPH11233641A (ja) * 1998-02-10 1999-08-27 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JP2000156421A (ja) * 1998-09-18 2000-06-06 Seiko Epson Corp 半導体装置
JP2001077314A (ja) * 1999-09-07 2001-03-23 Nec Corp 半導体装置及びその製造方法
JP2001168206A (ja) * 1999-12-03 2001-06-22 Seiko Epson Corp 半導体装置およびその製造方法
JP2004247455A (ja) * 2003-02-13 2004-09-02 Seiko Epson Corp 半導体装置
JP2004296883A (ja) * 2003-03-27 2004-10-21 Sharp Corp 半導体装置とその製造方法

Also Published As

Publication number Publication date
EP1977450A1 (en) 2008-10-08
US9111754B2 (en) 2015-08-18
WO2007084688A1 (en) 2007-07-26
EP1977450A4 (en) 2010-07-21
KR20080100164A (ko) 2008-11-14
EP1977450B1 (en) 2015-06-10
JP5738903B2 (ja) 2015-06-24
CN101361193A (zh) 2009-02-04
CN101361193B (zh) 2013-07-10
TW200735324A (en) 2007-09-16
KR101139438B1 (ko) 2012-04-27
TWI435430B (zh) 2014-04-21
US20070236843A1 (en) 2007-10-11
JP2013123060A (ja) 2013-06-20

Similar Documents

Publication Publication Date Title
JP5738903B2 (ja) 高い静電放電性能を有するフローティングゲート構造
US7915638B2 (en) Symmetric bidirectional silicon-controlled rectifier
US7709896B2 (en) ESD protection device and method
US9704850B2 (en) Electrostatic discharge protection device comprising a silicon controlled rectifier
JP2010525575A (ja) 低下したトリガ電圧を有するｅｓｄ保護回路
US7282767B2 (en) Guardwall structures for ESD protection
JP2008524857A (ja) 低電圧トリガ要素を有するデバイス
US20100301418A1 (en) Electrostatic discharge protection device
US20110133247A1 (en) Zener-Triggered SCR-Based Electrostatic Discharge Protection Devices For CDM And HBM Stress Conditions
US7323752B2 (en) ESD protection circuit with floating diffusion regions
US20110121361A1 (en) Device for electrostatic discharge and method of manufacturing thereof
KR101043737B1 (ko) 정전기 방전 보호 소자
US8022505B2 (en) Semiconductor device structure and integrated circuit therefor
US20040190209A1 (en) Apparatus for providing ESD protection for MOS input devices having ultra-thin gate oxides
US7465994B2 (en) Layout structure for ESD protection circuits
KR100504203B1 (ko) 반도체장치의 보호소자
US7238969B2 (en) Semiconductor layout structure for ESD protection circuits
TWI531042B (zh) 半導體元件及其製造方法與操作方法
KR101130766B1 (ko) 정전기 방전 보호소자
US7843009B2 (en) Electrostatic discharge protection device for an integrated circuit
JP2006332144A (ja) 集積回路
TW200534460A (en) Silicon controlled rectifier
KR101159426B1 (ko) 정전기 방지 구조를 가진 금속 산화막 반도체 전계효과 트랜지스터
TWI458091B (zh) 靜電放電防護裝置
CN117937404A (zh) 静电放电保护电路以及电子电路

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120412

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120703

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120710

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120806

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120911

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130109

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130205

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130225

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20130308