JP2002270841A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2002270841A JP2002270841A JP2001070867A JP2001070867A JP2002270841A JP 2002270841 A JP2002270841 A JP 2002270841A JP 2001070867 A JP2001070867 A JP 2001070867A JP 2001070867 A JP2001070867 A JP 2001070867A JP 2002270841 A JP2002270841 A JP 2002270841A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- forming
- region
- insulating film
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 62
- 229920005591 polysilicon Polymers 0.000 claims abstract description 24
- 239000010410 layer Substances 0.000 claims description 76
- 239000000758 substrate Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 239000002344 surface layer Substances 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 claims 6
- 239000012535 impurity Substances 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
- H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 トレンチゲート構造の半導体装置において、
トレンチ間隔の縮小が図れるようにする。 【解決手段】 ゲート電極６を配置するためのトレンチ
４ａと同時にトレンチ４ｂを形成する。そして、トレン
チ４ａの内壁にゲート絶縁膜５を形成した後、各トレン
チ４ａ、４ｂを埋め込むようにポリシリコン膜を成膜す
る。そして、ポリシリコン膜を平坦化したのち、トレン
チ４ａを埋め込んだポリシリコン層によってゲート電極
６を形成すると共に、トレンチ４ｂを埋め込んだポリシ
リコン層によってｐ+型ボディ層７を形成する。
トレンチ間隔の縮小が図れるようにする。 【解決手段】 ゲート電極６を配置するためのトレンチ
４ａと同時にトレンチ４ｂを形成する。そして、トレン
チ４ａの内壁にゲート絶縁膜５を形成した後、各トレン
チ４ａ、４ｂを埋め込むようにポリシリコン膜を成膜す
る。そして、ポリシリコン膜を平坦化したのち、トレン
チ４ａを埋め込んだポリシリコン層によってゲート電極
６を形成すると共に、トレンチ４ｂを埋め込んだポリシ
リコン層によってｐ+型ボディ層７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチゲート構
造を有する半導体装置及びその製造方法に関するもので
ある。
造を有する半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来に
おけるトレンチゲート型のパワー半導体素子の一例とし
て、パワーＭＯＳＦＥＴの断面構造を図６に示す。この
パワーＭＯＳＦＥＴには、ｎ+型基板（図示せず）の上
に備えられたｎ-型ドリフト層Ｊ１、ｐ型ベース領域Ｊ
２及びｎ+型ソース領域Ｊ３と、ｐ型ベース領域Ｊ２及
びｎ+型ソース領域Ｊ３を貫通するように形成されたト
レンチＪ４と、トレンチＪ４内に埋め込まれたゲート酸
化膜Ｊ５及びゲート電極Ｊ６等が備えられている。そし
て、ｎ+型ソース領域Ｊ３、ｐ型ベース領域Ｊ２、ｎ+型
基板Ｊ１によって形成される寄生トランジスタの動作を
防止することを目的として、ｐ型ベース領域Ｊ２の抵抗
を小さくするために、高濃度のｐ型ボディ拡散層がＪ７
備えられている。
おけるトレンチゲート型のパワー半導体素子の一例とし
て、パワーＭＯＳＦＥＴの断面構造を図６に示す。この
パワーＭＯＳＦＥＴには、ｎ+型基板（図示せず）の上
に備えられたｎ-型ドリフト層Ｊ１、ｐ型ベース領域Ｊ
２及びｎ+型ソース領域Ｊ３と、ｐ型ベース領域Ｊ２及
びｎ+型ソース領域Ｊ３を貫通するように形成されたト
レンチＪ４と、トレンチＪ４内に埋め込まれたゲート酸
化膜Ｊ５及びゲート電極Ｊ６等が備えられている。そし
て、ｎ+型ソース領域Ｊ３、ｐ型ベース領域Ｊ２、ｎ+型
基板Ｊ１によって形成される寄生トランジスタの動作を
防止することを目的として、ｐ型ベース領域Ｊ２の抵抗
を小さくするために、高濃度のｐ型ボディ拡散層がＪ７
備えられている。
【０００３】近年、チップ当りの電流量を大きくするた
めに、ゲート電極Ｊ６が配置されるトレンチＪ４の間隔
を小さくすることが求められているが、上記従来構造で
はトレンチＪ４の間隔を小さくすると、ｐ型ボディ拡散
層Ｊ７の横方向拡散部分がトレンチ側壁に形成されるチ
ャネル領域に到達し、チャネル不純物濃度が上昇してし
まって、しきい値電圧Ｖｔが高くなるという問題が生じ
る。
めに、ゲート電極Ｊ６が配置されるトレンチＪ４の間隔
を小さくすることが求められているが、上記従来構造で
はトレンチＪ４の間隔を小さくすると、ｐ型ボディ拡散
層Ｊ７の横方向拡散部分がトレンチ側壁に形成されるチ
ャネル領域に到達し、チャネル不純物濃度が上昇してし
まって、しきい値電圧Ｖｔが高くなるという問題が生じ
る。
【０００４】一方、トレンチゲート型のパワーＭＯＳＦ
ＥＴと共に、温度センサとして用いるＰｏｌｙ−Ｓｉダ
イオードを形成する場合がある。この構造を図７に示
す。
ＥＴと共に、温度センサとして用いるＰｏｌｙ−Ｓｉダ
イオードを形成する場合がある。この構造を図７に示
す。
【０００５】この図に示されるパワーＭＯＳＦＥＴに
は、ドレイン領域となるｎ+型基板Ｊ３１の上に備えら
れたｎ-型ドリフト層Ｊ３２及びｐ-型ベース層Ｊ３３
と、ｐ-型ベース層Ｊ３３の表層部に形成されたｎ+型ソ
ース領域Ｊ３４及びｐ+型コンタクト領域Ｊ３５と、ｎ+
型ソース領域Ｊ３４及びｐ-型ベース層Ｊ３３を貫通す
るように形成されたトレンチＪ３６と、トレンチＪ３６
内に埋め込まれたゲート酸化膜Ｊ３７及びゲート電極Ｊ
３８とが備えられている。そして、ゲート電極Ｊ３８を
覆うように形成された第１、第２の絶縁膜Ｊ３９、Ｊ４
０と、ｎ+型ソース領域Ｊ３４及びｐ+型コンタクト領域
Ｊ３５に接するソース電極Ｊ４１と、ｎ+型基板Ｊ３１
の裏面側に形成されたドレイン電極Ｊ４２とが備えら
れ、パワーＭＯＳＦＥＴが構成されている。
は、ドレイン領域となるｎ+型基板Ｊ３１の上に備えら
れたｎ-型ドリフト層Ｊ３２及びｐ-型ベース層Ｊ３３
と、ｐ-型ベース層Ｊ３３の表層部に形成されたｎ+型ソ
ース領域Ｊ３４及びｐ+型コンタクト領域Ｊ３５と、ｎ+
型ソース領域Ｊ３４及びｐ-型ベース層Ｊ３３を貫通す
るように形成されたトレンチＪ３６と、トレンチＪ３６
内に埋め込まれたゲート酸化膜Ｊ３７及びゲート電極Ｊ
３８とが備えられている。そして、ゲート電極Ｊ３８を
覆うように形成された第１、第２の絶縁膜Ｊ３９、Ｊ４
０と、ｎ+型ソース領域Ｊ３４及びｐ+型コンタクト領域
Ｊ３５に接するソース電極Ｊ４１と、ｎ+型基板Ｊ３１
の裏面側に形成されたドレイン電極Ｊ４２とが備えら
れ、パワーＭＯＳＦＥＴが構成されている。
【０００６】また、Ｐｏｌｙ−Ｓｉダイオードは、ポリ
シリコンに不純物をドーピングすることで形成したｐ型
領域Ｊ４３及びｎ型領域Ｊ４４とによって構成され、こ
れらｐ型領域Ｊ４３及びｎ型領域Ｊ４４は、ｐ-型ベー
ス領域Ｊ３３よりも接合深さが深くされたディープウェ
ル領域Ｊ４５の上のフィールド酸化膜Ｊ４６の上に形成
されている。
シリコンに不純物をドーピングすることで形成したｐ型
領域Ｊ４３及びｎ型領域Ｊ４４とによって構成され、こ
れらｐ型領域Ｊ４３及びｎ型領域Ｊ４４は、ｐ-型ベー
ス領域Ｊ３３よりも接合深さが深くされたディープウェ
ル領域Ｊ４５の上のフィールド酸化膜Ｊ４６の上に形成
されている。
【０００７】このような構造のパワーＭＯＳＦＥＴ及び
Ｐｏｌｙ−Ｓｉダイオードの製造工程の一部を図８
（ａ）、（ｂ）に示す。上記構成のパワーＭＯＳＦＥＴ
及びＰｏｌｙ−Ｓｉダイオードにおいては、図８（ａ）
の製造工程に示されるように、厚いフィールド酸化膜Ｊ
４６上にＰｏｌｙ−Ｓｉダイオードを形成しておいてか
ら、トレンチＪ３６内をポリシリコン層で埋め込んだの
ち、ポリシリコン層をエッチバックすることで、図８
（ｂ）に示されるように、ゲート電極Ｊ３８を形成して
いる。
Ｐｏｌｙ−Ｓｉダイオードの製造工程の一部を図８
（ａ）、（ｂ）に示す。上記構成のパワーＭＯＳＦＥＴ
及びＰｏｌｙ−Ｓｉダイオードにおいては、図８（ａ）
の製造工程に示されるように、厚いフィールド酸化膜Ｊ
４６上にＰｏｌｙ−Ｓｉダイオードを形成しておいてか
ら、トレンチＪ３６内をポリシリコン層で埋め込んだの
ち、ポリシリコン層をエッチバックすることで、図８
（ｂ）に示されるように、ゲート電極Ｊ３８を形成して
いる。
【０００８】しかしながら、エッチバック時にＰｏｌｙ
−Ｓｉダイオードの側壁にポリシリコン層の残渣Ｊ４７
が形成されてしまう。この残渣Ｊ４７を残してしまう
と、後工程において残渣Ｊ４７が剥がれ、剥がれた残渣
Ｊ４７が付着してショート不良（例えば、ソース−ゲー
ト間でのショート）の問題を発生させることから、確実
に残渣Ｊ４７を除去する必要があるが、逆に、オーバエ
ッチ量が多いとゲート電極Ｊ３８が深くまでエッチング
され、パワーＭＯＳＦＥＴのしきい値電圧にバラツキを
発生させ、場合によってはパワーＭＯＳＦＥＴが正常に
動作しなくなるという問題を発生させる。
−Ｓｉダイオードの側壁にポリシリコン層の残渣Ｊ４７
が形成されてしまう。この残渣Ｊ４７を残してしまう
と、後工程において残渣Ｊ４７が剥がれ、剥がれた残渣
Ｊ４７が付着してショート不良（例えば、ソース−ゲー
ト間でのショート）の問題を発生させることから、確実
に残渣Ｊ４７を除去する必要があるが、逆に、オーバエ
ッチ量が多いとゲート電極Ｊ３８が深くまでエッチング
され、パワーＭＯＳＦＥＴのしきい値電圧にバラツキを
発生させ、場合によってはパワーＭＯＳＦＥＴが正常に
動作しなくなるという問題を発生させる。
【０００９】また、上述したように、Ｐｏｌｙ−Ｓｉダ
イオードを厚いフィールド酸化膜Ｊ４６の上に形成して
いる。これは、下地における電圧の影響を防止するた
め、ゲート電極Ｊ３８を形成するためのポリシリコン
層のエッチバック時に、下地となるシリコン等がエッチ
ングされてしまわないようにするためである。しかしな
がら、パワーＭＯＳＦＥＴが形成されたチップは、その
表裏両面が電極となる基板で挟み込まれる態様で使用さ
れることがあり、上記構成とすると、Ｐｏｌｙ−Ｓｉダ
イオード及び厚いフィールド酸化膜Ｊ４６による段差に
より、電極となる基板とチップとの密着性が悪くなると
共に、実装の際の機械的な力に対してダメージが入るこ
とが懸念される。
イオードを厚いフィールド酸化膜Ｊ４６の上に形成して
いる。これは、下地における電圧の影響を防止するた
め、ゲート電極Ｊ３８を形成するためのポリシリコン
層のエッチバック時に、下地となるシリコン等がエッチ
ングされてしまわないようにするためである。しかしな
がら、パワーＭＯＳＦＥＴが形成されたチップは、その
表裏両面が電極となる基板で挟み込まれる態様で使用さ
れることがあり、上記構成とすると、Ｐｏｌｙ−Ｓｉダ
イオード及び厚いフィールド酸化膜Ｊ４６による段差に
より、電極となる基板とチップとの密着性が悪くなると
共に、実装の際の機械的な力に対してダメージが入るこ
とが懸念される。
【００１０】さらに、Ｐｏｌｙ−Ｓｉダイオードを厚い
フィールド酸化膜Ｊ４６の上に形成する場合には、Ｐｏ
ｌｙ−Ｓｉダイオードの幅やフィールド酸化膜Ｊ４６の
幅が広くなり、素子の微細化に沿わないという問題もあ
る。
フィールド酸化膜Ｊ４６の上に形成する場合には、Ｐｏ
ｌｙ−Ｓｉダイオードの幅やフィールド酸化膜Ｊ４６の
幅が広くなり、素子の微細化に沿わないという問題もあ
る。
【００１１】本発明は上記点に鑑みて、トレンチゲート
構造の半導体装置において、トレンチ間隔の縮小が図れ
るようにすることを目的とする。また、トレンチゲート
構造の半導体装置とＰｏｌｙ−Ｓｉダイオードとを共に
形成する場合において、ショート不良を防止することを
目的とする。また、トレンチゲート構造の半導体装置と
Ｐｏｌｙ−Ｓｉダイオードとを共に形成する場合におい
て、チップの平坦性を向上することを目的とする。さら
に、トレンチゲート構造の半導体装置とＰｏｌｙ−Ｓｉ
ダイオードとを共に形成する場合において、Ｐｏｌｙ−
Ｓｉダイオードの縮小化が図れるようにすることを目的
とする。
構造の半導体装置において、トレンチ間隔の縮小が図れ
るようにすることを目的とする。また、トレンチゲート
構造の半導体装置とＰｏｌｙ−Ｓｉダイオードとを共に
形成する場合において、ショート不良を防止することを
目的とする。また、トレンチゲート構造の半導体装置と
Ｐｏｌｙ−Ｓｉダイオードとを共に形成する場合におい
て、チップの平坦性を向上することを目的とする。さら
に、トレンチゲート構造の半導体装置とＰｏｌｙ−Ｓｉ
ダイオードとを共に形成する場合において、Ｐｏｌｙ−
Ｓｉダイオードの縮小化が図れるようにすることを目的
とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１又は２に記載の発明では、第１のトレンチ
（４ａ）を埋め込むように、ゲート絶縁膜（５）上にゲ
ート電極（６）を形成し、第２のトレンチ（４ｂ）を埋
め込むように第２導電型のボディ層（７）を形成するこ
とを特徴としている。このように、第２のトレンチを利
用してボディ層を形成することで、ゲート電極が配置さ
れる第１のトレンチの間隔を狭くしても、ボディ層から
の不純物の横方向拡散によってチャネル不純物濃度が上
昇することを防止することができる。このため、第１の
トレンチの間隔を狭くすることが可能となり、素子の微
細化を図ることができる。
め、請求項１又は２に記載の発明では、第１のトレンチ
（４ａ）を埋め込むように、ゲート絶縁膜（５）上にゲ
ート電極（６）を形成し、第２のトレンチ（４ｂ）を埋
め込むように第２導電型のボディ層（７）を形成するこ
とを特徴としている。このように、第２のトレンチを利
用してボディ層を形成することで、ゲート電極が配置さ
れる第１のトレンチの間隔を狭くしても、ボディ層から
の不純物の横方向拡散によってチャネル不純物濃度が上
昇することを防止することができる。このため、第１の
トレンチの間隔を狭くすることが可能となり、素子の微
細化を図ることができる。
【００１３】なお、このような構成の半導体装置は、請
求項３に示すような製造方法によって製造される。この
場合において、請求項４に示すように、第１のトレンチ
を形成する工程と、第２のトレンチを形成する工程とを
同時に行うようにすれば、製造工程の簡略化を図ること
ができる。また、請求項５のように、第１のトレンチへ
の埋め込みや第２のトレンチへの埋め込みを同時に行う
ようにしても、製造工程の簡略化を図ることができる。
求項３に示すような製造方法によって製造される。この
場合において、請求項４に示すように、第１のトレンチ
を形成する工程と、第２のトレンチを形成する工程とを
同時に行うようにすれば、製造工程の簡略化を図ること
ができる。また、請求項５のように、第１のトレンチへ
の埋め込みや第２のトレンチへの埋め込みを同時に行う
ようにしても、製造工程の簡略化を図ることができる。
【００１４】請求項６乃至９に記載の発明では、第１導
電型の半導体層（３２）を備える基板（３１）に、トレ
ンチゲート構造を有する素子とＰｏｌｙ−Ｓｉダイオー
ドとを形成してなる半導体装置において、Ｐｏｌｙ−Ｓ
ｉダイオードは、半導体層に形成した第１のトレンチ
（４４）と、第１のトレンチ内に形成したトレンチ絶縁
膜（４５）と、第１のトレンチを埋め込むように、トレ
ンチ絶縁膜上に形成された第１導電型領域（４７）及び
第２導電型領域（４６）とを有して構成されていること
を特徴としている。
電型の半導体層（３２）を備える基板（３１）に、トレ
ンチゲート構造を有する素子とＰｏｌｙ−Ｓｉダイオー
ドとを形成してなる半導体装置において、Ｐｏｌｙ−Ｓ
ｉダイオードは、半導体層に形成した第１のトレンチ
（４４）と、第１のトレンチ内に形成したトレンチ絶縁
膜（４５）と、第１のトレンチを埋め込むように、トレ
ンチ絶縁膜上に形成された第１導電型領域（４７）及び
第２導電型領域（４６）とを有して構成されていること
を特徴としている。
【００１５】このように、Ｐｏｌｙ−Ｓｉダイオードを
第１のトレンチ内に配置することで、Ｐｏｌｙ−Ｓｉダ
イオードをウェハ表面に対して平坦とすることができ、
従来のような残渣も発生せず、残渣によるショート不良
の発生を防止することができると共に、各素子が形成さ
れたチップの平坦性を向上することができる。
第１のトレンチ内に配置することで、Ｐｏｌｙ−Ｓｉダ
イオードをウェハ表面に対して平坦とすることができ、
従来のような残渣も発生せず、残渣によるショート不良
の発生を防止することができると共に、各素子が形成さ
れたチップの平坦性を向上することができる。
【００１６】請求項９に記載の発明では、第１のトレン
チに形成されたトレンチ絶縁膜は、第２のトレンチに形
成されたゲート絶縁膜（３７）よりも厚くなっているこ
とを特徴としている。このように、トレンチ絶縁膜を厚
く構成することにより、確実にＰｏｌｙ−Ｓｉダイオー
ドと下地との絶縁分離が成されるようにでき、下地にお
ける電圧の影響を防止することができる。
チに形成されたトレンチ絶縁膜は、第２のトレンチに形
成されたゲート絶縁膜（３７）よりも厚くなっているこ
とを特徴としている。このように、トレンチ絶縁膜を厚
く構成することにより、確実にＰｏｌｙ−Ｓｉダイオー
ドと下地との絶縁分離が成されるようにでき、下地にお
ける電圧の影響を防止することができる。
【００１７】なお、このような構成の半導体装置は、例
えば、請求項１０に示す製造方法を用いて製造される。
この場合において、請求項１１に示すように、第１のト
レンチを形成する工程と、第２のトレンチを形成する工
程とを同時に行うようにすれば、製造工程の簡略化を図
ることができる。
えば、請求項１０に示す製造方法を用いて製造される。
この場合において、請求項１１に示すように、第１のト
レンチを形成する工程と、第２のトレンチを形成する工
程とを同時に行うようにすれば、製造工程の簡略化を図
ることができる。
【００１８】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１９】
【発明の実施の形態】（第１実施形態）図１に、本発明
の一実施形態を適用したパワーＭＯＳＦＥＴの断面構成
を示す。以下、図１に基づいてパワーＭＯＳＦＥＴの構
成についての説明を行う。
の一実施形態を適用したパワーＭＯＳＦＥＴの断面構成
を示す。以下、図１に基づいてパワーＭＯＳＦＥＴの構
成についての説明を行う。
【００２０】パワーＭＯＳＦＥＴは、ｎ+型基板１ａの
主表面上にｎ-型ドリフト層１ｂを形成したウェハに形
成されている。ｎ-型ドリフト層１ｂの上には、ｐ型ベ
ース領域２及びｎ+型ソース領域３が順に積層され、ｐ
型ベース領域２及びｎ+型ソース領域３を貫通するよう
にトレンチ４ａが形成されていると共に、このトレンチ
（第１のトレンチ）４ａと同等の深さとなるトレンチ
（第２のトレンチ）４ｂとが形成されている。
主表面上にｎ-型ドリフト層１ｂを形成したウェハに形
成されている。ｎ-型ドリフト層１ｂの上には、ｐ型ベ
ース領域２及びｎ+型ソース領域３が順に積層され、ｐ
型ベース領域２及びｎ+型ソース領域３を貫通するよう
にトレンチ４ａが形成されていると共に、このトレンチ
（第１のトレンチ）４ａと同等の深さとなるトレンチ
（第２のトレンチ）４ｂとが形成されている。
【００２１】トレンチ４ａ内にはゲート酸化膜５を介し
てゲート電極６が埋め込まれ、トレンチ４ｂ内にはｐ+
型ボディ層７が埋め込まれている。また、ゲート電極６
を覆うようにＢＰＳＧ等で構成された絶縁膜８が形成さ
れ、この絶縁膜８の上には、絶縁膜８に形成されたコン
タクトホール８ａを介してｎ+型ソース領域及びｐ+型ボ
ディ層７に電気的に接続されたソース電極９が形成され
ている。そして、ｎ+型基板１ａの裏面側にはドレイン
電極１０が備えられ、パワーＭＯＳＦＥＴが構成されて
いる。
てゲート電極６が埋め込まれ、トレンチ４ｂ内にはｐ+
型ボディ層７が埋め込まれている。また、ゲート電極６
を覆うようにＢＰＳＧ等で構成された絶縁膜８が形成さ
れ、この絶縁膜８の上には、絶縁膜８に形成されたコン
タクトホール８ａを介してｎ+型ソース領域及びｐ+型ボ
ディ層７に電気的に接続されたソース電極９が形成され
ている。そして、ｎ+型基板１ａの裏面側にはドレイン
電極１０が備えられ、パワーＭＯＳＦＥＴが構成されて
いる。
【００２２】次に、上記のように構成されるパワーＭＯ
ＳＦＥＴの製造工程を図２、図３に示し、これらの図に
基づきパワーＭＯＳＦＥＴの製造方法について説明す
る。
ＳＦＥＴの製造工程を図２、図３に示し、これらの図に
基づきパワーＭＯＳＦＥＴの製造方法について説明す
る。
【００２３】まず、図２（ａ）に示すように、ｎ+型基
板１ａの主表面上にｎ-型ドリフト層１ｂをエピタキシ
ャル成長させる。そして、ｎ-型ドリフト層１ｂの上に
ｐ型ベース領域２及びｎ+型ソース領域３を積層する。
そして、フォトリソグラフィによりｎ+型ソース領域３
の所定領域をマスクで覆ったのち、異方性ドライエッチ
ングを行うことで、図２（ｂ）に示すように、ｎ+型ソ
ース領域３及びｐ型ベース領域２を貫通するトレンチ４
ａ、４ｂを同時に形成する。
板１ａの主表面上にｎ-型ドリフト層１ｂをエピタキシ
ャル成長させる。そして、ｎ-型ドリフト層１ｂの上に
ｐ型ベース領域２及びｎ+型ソース領域３を積層する。
そして、フォトリソグラフィによりｎ+型ソース領域３
の所定領域をマスクで覆ったのち、異方性ドライエッチ
ングを行うことで、図２（ｂ）に示すように、ｎ+型ソ
ース領域３及びｐ型ベース領域２を貫通するトレンチ４
ａ、４ｂを同時に形成する。
【００２４】続いて、トレンチ側壁のエッチングダメー
ジ除去等を行った後、熱酸化等を施すことにより、図２
（ｃ）に示すように、トレンチ４ａの内壁にゲート酸化
膜５を形成する。このとき、トレンチ４ｂの内壁もにも
酸化膜が形成されるため、図３（ａ）に示すように、フ
ォトリソグラフィによりトレンチ４ｂ部分が開口するマ
スクを形成したのち、ウェットエッチングによりトレン
チ４ｂ内の酸化膜を除去する。
ジ除去等を行った後、熱酸化等を施すことにより、図２
（ｃ）に示すように、トレンチ４ａの内壁にゲート酸化
膜５を形成する。このとき、トレンチ４ｂの内壁もにも
酸化膜が形成されるため、図３（ａ）に示すように、フ
ォトリソグラフィによりトレンチ４ｂ部分が開口するマ
スクを形成したのち、ウェットエッチングによりトレン
チ４ｂ内の酸化膜を除去する。
【００２５】そして、マスクを除去した後、図３（ｂ）
に示すようにｐ型不純物が高濃度にドーピングされたポ
リシリコン層１２を堆積することで、トレンチ４ａ、４
ｂ内をポリシリコン層１２で埋め込む。この後、図３
（ｃ）に示すように、ポリシリコン層１２をフォトリソ
グラフィ及びドライエッチングによってトレンチ４ａ、
４ｂ内にのみ残す。これにより、ゲート電極６及びｐ+
型ボディ層７が形成される。そして、ゲート電極５を含
むウェハ上面全面に絶縁膜８を形成したのち、この絶縁
膜８にコンタクトホール８ａを形成し、さらに、絶縁膜
８上にソース電極９を形成すると共に、ウェハ裏面側に
ドレイン電極１０を形成することで図１に示したパワー
ＭＯＳＦＥＴが完成する。
に示すようにｐ型不純物が高濃度にドーピングされたポ
リシリコン層１２を堆積することで、トレンチ４ａ、４
ｂ内をポリシリコン層１２で埋め込む。この後、図３
（ｃ）に示すように、ポリシリコン層１２をフォトリソ
グラフィ及びドライエッチングによってトレンチ４ａ、
４ｂ内にのみ残す。これにより、ゲート電極６及びｐ+
型ボディ層７が形成される。そして、ゲート電極５を含
むウェハ上面全面に絶縁膜８を形成したのち、この絶縁
膜８にコンタクトホール８ａを形成し、さらに、絶縁膜
８上にソース電極９を形成すると共に、ウェハ裏面側に
ドレイン電極１０を形成することで図１に示したパワー
ＭＯＳＦＥＴが完成する。
【００２６】このように構成したパワーＭＯＳＦＥＴに
おいては、トレンチ４ａを利用してｐ+型ボディ層７を
形成しているため、ゲート電極６が配置されるトレンチ
４ａの間隔を狭くしても、ｐ+型ボディ層７からの不純
物の横方向拡散によってチャネル不純物濃度が上昇する
ことを防止することができる。このため、トレンチ４ａ
の間隔を狭くすることが可能となり、素子の微細化を図
ることができる。
おいては、トレンチ４ａを利用してｐ+型ボディ層７を
形成しているため、ゲート電極６が配置されるトレンチ
４ａの間隔を狭くしても、ｐ+型ボディ層７からの不純
物の横方向拡散によってチャネル不純物濃度が上昇する
ことを防止することができる。このため、トレンチ４ａ
の間隔を狭くすることが可能となり、素子の微細化を図
ることができる。
【００２７】また、上述したように、トレンチ４ａ、４
ｂを同時に形成すると共に、ゲート電極６の形成用のポ
リシリコン層によってｐ+型ボディ層７を形成している
ため、トレンチ４ａ、４ｂを別々に形成したり、ゲート
電極６やｐ+型ボディ層７を別々に形成する場合と比べ
て、製造工程の簡略化を図ることができる。さらに、ゲ
ート電極６が配置されるトレンチ４ａとｐ+型ボディ層
７との形成位置がセルフアラインで確定されるため、こ
れらの位置合わせが不要となり、高精度で素子形成が行
え、素子特性の安定化を図ることができる。
ｂを同時に形成すると共に、ゲート電極６の形成用のポ
リシリコン層によってｐ+型ボディ層７を形成している
ため、トレンチ４ａ、４ｂを別々に形成したり、ゲート
電極６やｐ+型ボディ層７を別々に形成する場合と比べ
て、製造工程の簡略化を図ることができる。さらに、ゲ
ート電極６が配置されるトレンチ４ａとｐ+型ボディ層
７との形成位置がセルフアラインで確定されるため、こ
れらの位置合わせが不要となり、高精度で素子形成が行
え、素子特性の安定化を図ることができる。
【００２８】（第２実施形態）図４に、本発明の一実施
形態を適用したパワーＭＯＳＦＥＴ及びＰｏｌｙ−Ｓｉ
ダイオードの断面構成を示す。以下、この図に基づきパ
ワーＭＯＳＦＥＴ及びＰｏｌｙ−Ｓｉダイオードの構成
について説明する。
形態を適用したパワーＭＯＳＦＥＴ及びＰｏｌｙ−Ｓｉ
ダイオードの断面構成を示す。以下、この図に基づきパ
ワーＭＯＳＦＥＴ及びＰｏｌｙ−Ｓｉダイオードの構成
について説明する。
【００２９】パワーＭＯＳＦＥＴは、ドレイン領域とな
るｎ+型基板３１の上に備えられたｎ型ドリフト層３２
及びｐ-型ベース層３３と、ｐ-型ベース層３３の表層部
に形成されたｎ+型ソース領域３４及びｐ+型領域３５
と、ｎ+型ソース領域３４及びｐ-型ベース層３３を貫通
するように形成されたトレンチ（第２のトレンチ）３６
と、トレンチ３６内に埋め込まれたゲート酸化膜３７及
びゲート電極３８とが備えられている。そして、ゲート
電極３８を覆うように形成された第１、第２の絶縁膜３
９、４０と、ｎ+型ソース領域３４及びｐ+型領域３５に
接するソース電極４１と、ｎ+型基板３１の裏面側に形
成されたドレイン電極４２とが備えられ、パワーＭＯＳ
ＦＥＴが構成されている。
るｎ+型基板３１の上に備えられたｎ型ドリフト層３２
及びｐ-型ベース層３３と、ｐ-型ベース層３３の表層部
に形成されたｎ+型ソース領域３４及びｐ+型領域３５
と、ｎ+型ソース領域３４及びｐ-型ベース層３３を貫通
するように形成されたトレンチ（第２のトレンチ）３６
と、トレンチ３６内に埋め込まれたゲート酸化膜３７及
びゲート電極３８とが備えられている。そして、ゲート
電極３８を覆うように形成された第１、第２の絶縁膜３
９、４０と、ｎ+型ソース領域３４及びｐ+型領域３５に
接するソース電極４１と、ｎ+型基板３１の裏面側に形
成されたドレイン電極４２とが備えられ、パワーＭＯＳ
ＦＥＴが構成されている。
【００３０】また、Ｐｏｌｙ−Ｓｉダイオードは、ｎ型
ドリフト層３２内のディープウェル領域４３内に備えら
れたトレンチ（第１のトレンチ）４４内に、酸化膜（ト
レンチ酸化膜）４５を介して形成されたｐ+型領域４６
及びｎ+型領域４７によって構成されている。
ドリフト層３２内のディープウェル領域４３内に備えら
れたトレンチ（第１のトレンチ）４４内に、酸化膜（ト
レンチ酸化膜）４５を介して形成されたｐ+型領域４６
及びｎ+型領域４７によって構成されている。
【００３１】次に、上記のような構成のパワーＭＯＳＦ
ＥＴ及びＰｏｌｙ−Ｓｉダイオードの製造工程を図５に
示し、この図に基づいてパワーＭＯＳＦＥＴ及びＰｏｌ
ｙ−Ｓｉダイオードの製造方法を説明する。
ＥＴ及びＰｏｌｙ−Ｓｉダイオードの製造工程を図５に
示し、この図に基づいてパワーＭＯＳＦＥＴ及びＰｏｌ
ｙ−Ｓｉダイオードの製造方法を説明する。
【００３２】〔図５（ａ）に示す工程〕まず、ｎ+型基
板３１の上にｎ型ドリフト層３２をエピタキシャル成長
によって形成し、パワーＭＯＳＦＥＴ及びＰｏｌｙ−Ｓ
ｉダイオード形成用のウェハを用意する。次に、パワー
ＭＯＳＦＥＴ形成予定領域に対してｐ型不純物のイオン
注入を行い、ｐ-型ベース層３３を形成する。また、Ｐ
ｏｌｙ−Ｓｉダイオード形成予定領域に対してｐ型不純
物のイオン注入を行い、ディープウェル領域４３を形成
する。
板３１の上にｎ型ドリフト層３２をエピタキシャル成長
によって形成し、パワーＭＯＳＦＥＴ及びＰｏｌｙ−Ｓ
ｉダイオード形成用のウェハを用意する。次に、パワー
ＭＯＳＦＥＴ形成予定領域に対してｐ型不純物のイオン
注入を行い、ｐ-型ベース層３３を形成する。また、Ｐ
ｏｌｙ−Ｓｉダイオード形成予定領域に対してｐ型不純
物のイオン注入を行い、ディープウェル領域４３を形成
する。
【００３３】そして、フォトリソグラフィにより、パワ
ーＭＯＳＦＥＴ形成予定領域及びＰｏｌｙ−Ｓｉダイオ
ード形成予定領域の所定部分にマスクを配置したのち異
方性ドライエッチングを行い、ｐ-型ベース層３３を貫
通するトレンチ３６を形成すると共に、トレンチ４４を
ディープウェル領域４３内に形成する。
ーＭＯＳＦＥＴ形成予定領域及びＰｏｌｙ−Ｓｉダイオ
ード形成予定領域の所定部分にマスクを配置したのち異
方性ドライエッチングを行い、ｐ-型ベース層３３を貫
通するトレンチ３６を形成すると共に、トレンチ４４を
ディープウェル領域４３内に形成する。
【００３４】その後、トレンチ側壁のエッチングダメー
ジ除去等を行った後、熱酸化を行うことにより、トレン
チ３６内にゲート酸化膜３７を形成すると共に、トレン
チ４４内に酸化膜４５を形成する。このとき、酸化途中
でパワーＭＯＳＦＥＴ形成予定領域側をマスクする等に
より、Ｐｏｌｙ−Ｓｉダイオード形成予定領域側の酸化
膜４５がゲート酸化膜３７よりも厚めに形成されるよう
にする。そして、ポリシリコン層５０をデポジションす
る。
ジ除去等を行った後、熱酸化を行うことにより、トレン
チ３６内にゲート酸化膜３７を形成すると共に、トレン
チ４４内に酸化膜４５を形成する。このとき、酸化途中
でパワーＭＯＳＦＥＴ形成予定領域側をマスクする等に
より、Ｐｏｌｙ−Ｓｉダイオード形成予定領域側の酸化
膜４５がゲート酸化膜３７よりも厚めに形成されるよう
にする。そして、ポリシリコン層５０をデポジションす
る。
【００３５】〔図５（ｂ）に示す工程〕続いて、フォト
リソグラフィ及びドライエッチングにより、ポリシリコ
ン層５０をエッチバックし、ウェハ表面を平坦化してポ
リシリコン層５０をトレンチ３６、４４内にのみ残す。
このとき、エッチバック量をポリシリコン層の膜厚分＋
αに設定すればよいため、エッチバックの制御性を大幅
に向上させることができる。なお、エッチバックに代え
て、ＣＭＰ（ケミカルメカニカルポリッシング）を採用
することもできる。
リソグラフィ及びドライエッチングにより、ポリシリコ
ン層５０をエッチバックし、ウェハ表面を平坦化してポ
リシリコン層５０をトレンチ３６、４４内にのみ残す。
このとき、エッチバック量をポリシリコン層の膜厚分＋
αに設定すればよいため、エッチバックの制御性を大幅
に向上させることができる。なお、エッチバックに代え
て、ＣＭＰ（ケミカルメカニカルポリッシング）を採用
することもできる。
【００３６】そして、パワーＭＯＳＦＥＴ形成予定領域
及びＰｏｌｙ−Ｓｉダイオード形成予定領域にｎ型不純
物のイオン注入を行うことで、不純物がドーピングされ
たゲート電極３８を形成すると共に、ｎ+型ソース領域
３４及びｎ+型領域４７を形成する。さらに、パワーＭ
ＯＳＦＥＴ形成予定領域及びＰｏｌｙ−Ｓｉダイオード
形成予定領域にｐ型不純物のイオン注入を行うことで、
ｐ+型領域３５及びｐ+型領域４６を形成する。
及びＰｏｌｙ−Ｓｉダイオード形成予定領域にｎ型不純
物のイオン注入を行うことで、不純物がドーピングされ
たゲート電極３８を形成すると共に、ｎ+型ソース領域
３４及びｎ+型領域４７を形成する。さらに、パワーＭ
ＯＳＦＥＴ形成予定領域及びＰｏｌｙ−Ｓｉダイオード
形成予定領域にｐ型不純物のイオン注入を行うことで、
ｐ+型領域３５及びｐ+型領域４６を形成する。
【００３７】〔図５（ｃ）に示す工程〕ゲート電極３８
上に第１、第２の絶縁膜３９、４０を配置した後、第
１、第２の絶縁膜３９、４０にコンタクトホールを形成
し、さらに、第１、第２の絶縁膜３９、４０の上にソー
ス電極４１をパターニングする。そして、ウェハ裏面
（ｐ +型基板３１の裏面）側にドレイン電極４２を形成
することで、パワーＭＯＳＦＥＴ及びＰｏｌｙ−Ｓｉダ
イオードが完成する。
上に第１、第２の絶縁膜３９、４０を配置した後、第
１、第２の絶縁膜３９、４０にコンタクトホールを形成
し、さらに、第１、第２の絶縁膜３９、４０の上にソー
ス電極４１をパターニングする。そして、ウェハ裏面
（ｐ +型基板３１の裏面）側にドレイン電極４２を形成
することで、パワーＭＯＳＦＥＴ及びＰｏｌｙ−Ｓｉダ
イオードが完成する。
【００３８】このような構成においては、Ｐｏｌｙ−Ｓ
ｉダイオードをトレンチ４４内に配置していることか
ら、Ｐｏｌｙ−Ｓｉダイオードをウェハ表面に対して平
坦とすることができ、エッチバック時に残渣が形成され
なくなる。このため、従来のような残渣によるショート
不良の発生を防止することができると共に、パワーＭＯ
ＳＦＥＴが形成されたチップを電極となる基板で挟み込
む際の密着性を良好にすることができる。
ｉダイオードをトレンチ４４内に配置していることか
ら、Ｐｏｌｙ−Ｓｉダイオードをウェハ表面に対して平
坦とすることができ、エッチバック時に残渣が形成され
なくなる。このため、従来のような残渣によるショート
不良の発生を防止することができると共に、パワーＭＯ
ＳＦＥＴが形成されたチップを電極となる基板で挟み込
む際の密着性を良好にすることができる。
【００３９】また、Ｐｏｌｙ−Ｓｉダイオードをトレン
チ４４内に形成すると共に、パワーＭＯＳＦＥＴのゲー
ト電極３８の形成に使用するポリシリコン層５０によっ
てＰｏｌｙ−Ｓｉダイオードを形成しているため、ポリ
シリコン層５０のエッチングバックを制御性良く行うこ
とが可能となる。このため、パワーＭＯＳＦＥＴのしき
い値電圧のバラツキを抑制でき、確実に動作可能なパワ
ーＭＯＳＦＥＴとすることができる。
チ４４内に形成すると共に、パワーＭＯＳＦＥＴのゲー
ト電極３８の形成に使用するポリシリコン層５０によっ
てＰｏｌｙ−Ｓｉダイオードを形成しているため、ポリ
シリコン層５０のエッチングバックを制御性良く行うこ
とが可能となる。このため、パワーＭＯＳＦＥＴのしき
い値電圧のバラツキを抑制でき、確実に動作可能なパワ
ーＭＯＳＦＥＴとすることができる。
【００４０】さらに、Ｐｏｌｙ−Ｓｉダイオードをトレ
ンチ４４内に形成することで、Ｐｏｌｙ−Ｓｉダイオー
ドの幅を縮小することができるため、素子の微細化を図
ることができる。
ンチ４４内に形成することで、Ｐｏｌｙ−Ｓｉダイオー
ドの幅を縮小することができるため、素子の微細化を図
ることができる。
【００４１】また、Ｐｏｌｙ−Ｓｉダイオードが形成さ
れた領域において、ディープウェル領域４３をグランド
にすると共に、ディープウェル領域４３とｐ+型領域４
６及びｎ+型領域４７との間の絶縁膜４５を厚く形成し
ているため、これらの間を確実に絶縁分離でき、ディー
プウェル領域４３からの電圧の影響を受け難くすること
ができる。
れた領域において、ディープウェル領域４３をグランド
にすると共に、ディープウェル領域４３とｐ+型領域４
６及びｎ+型領域４７との間の絶縁膜４５を厚く形成し
ているため、これらの間を確実に絶縁分離でき、ディー
プウェル領域４３からの電圧の影響を受け難くすること
ができる。
【００４２】（他の実施形態）上記第１実施形態では、
トレンチ４ａ、４ｂの形成を同時に行っているが、別工
程としても良い。また、第２実施形態においてもトレン
チ３６とトレンチ４４との形成を同時に行っているが、
別工程としても良い。
トレンチ４ａ、４ｂの形成を同時に行っているが、別工
程としても良い。また、第２実施形態においてもトレン
チ３６とトレンチ４４との形成を同時に行っているが、
別工程としても良い。
【００４３】また、第２実施形態においては、ノンドー
プのポリシリコン層５０を形成した後、ｎ型不純物及び
ｐ型不純物のイオン注入を行うことで、ゲート電極３
８、ｐ +型領域４６、及びｎ+型領域４７を形成している
が、これに限るものではない。例えば、ポリシリコン層
５０に予めｎ型不純物がドーピングし、ｐ型不純物のイ
オン注入を行えば、上記各構成を形成することができ
る。
プのポリシリコン層５０を形成した後、ｎ型不純物及び
ｐ型不純物のイオン注入を行うことで、ゲート電極３
８、ｐ +型領域４６、及びｎ+型領域４７を形成している
が、これに限るものではない。例えば、ポリシリコン層
５０に予めｎ型不純物がドーピングし、ｐ型不純物のイ
オン注入を行えば、上記各構成を形成することができ
る。
【００４４】なお、上記第１、第２実施形態ではパワー
ＭＯＳＦＥＴに本発明を適用した場合について説明した
が、ＩＧＢＴにも適用することが可能である。
ＭＯＳＦＥＴに本発明を適用した場合について説明した
が、ＩＧＢＴにも適用することが可能である。
【図１】本発明の第１実施形態におけるパワーＭＯＳＦ
ＥＴの断面構成を示す図である。
ＥＴの断面構成を示す図である。
【図２】図１に示すパワーＭＯＳＦＥＴの製造工程を示
す図である。
す図である。
【図３】図２に続くパワーＭＯＳＦＥＴの製造工程を示
す図である。
す図である。
【図４】本発明の第２実施形態におけるＩＧＢＴ及びＰ
ｏｌｙ−Ｓｉダイオードの断面構成を示す図である。
ｏｌｙ−Ｓｉダイオードの断面構成を示す図である。
【図５】図４に示すＩＧＢＴ及びＰｏｌｙ−Ｓｉダイオ
ードの製造工程を示す図である。
ードの製造工程を示す図である。
【図６】従来のパワーＭＯＳＦＥＴの断面構成を示す図
である。
である。
【図７】従来のＩＧＢＴ及びＰｏｌｙ−Ｓｉダイオード
の断面構成を示す図である。
の断面構成を示す図である。
【図８】図７に示すＩＧＢＴ及びＰｏｌｙ−Ｓｉダイオ
ードの製造工程を示す図である。
ードの製造工程を示す図である。
１…ｎ+型基板、２…ｐ型ベース領域、３…ｎ+型ソース
領域、４ａ、４ｂ…トレンチ、５…ゲート酸化膜、６…
ゲート電極、７…ｐ+型ボディ層、８…絶縁膜、３１…
ｐ+型基板、３２…ｎ型層、３３…ｐ-型ベース層、３４
…ｎ+型ソース領域、３６…トレンチ、３８…ゲート電
極、４４…トレンチ、４６…ｐ+型領域、４７…ｎ+型領
域。
領域、４ａ、４ｂ…トレンチ、５…ゲート酸化膜、６…
ゲート電極、７…ｐ+型ボディ層、８…絶縁膜、３１…
ｐ+型基板、３２…ｎ型層、３３…ｐ-型ベース層、３４
…ｎ+型ソース領域、３６…トレンチ、３８…ゲート電
極、４４…トレンチ、４６…ｐ+型領域、４７…ｎ+型領
域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 29/91 Ａ 21/329 Ｃ 29/861
Claims (12)
- 【請求項１】 第１導電型の半導体層（１ｂ）が備えら
れた基板（１ａ）と、 前記半導体層上に形成された第２導電型のベース領域
（２）と、 前記ベース領域上に形成された第１導電型のソース領域
（３）と、 前記ソース領域及び前記ベース領域を貫通し、前記半導
体層に達する第１、第２のトレンチ（４ａ、４ｂ）と、 前記第１のトレンチ内に形成されたゲート絶縁膜（５）
と、 前記第１のトレンチを埋め込むように、前記ゲート絶縁
膜上に形成されたゲート電極（６）と、 前記第２のトレンチを埋め込むように形成された第２導
電型のボディ層（７）と、 前記ゲート電極上に形成された層間絶縁膜（８）と、 前記層間絶縁膜上に形成され、前記層間絶縁膜に形成さ
れたコンタクトホール（８ａ）を介して前記ソース領域
及び前記ボディ層に電気的に接続されたソース電極
（９）とを備えていることを特徴とするトレンチゲート
構造を有する半導体装置。 - 【請求項２】 前記第１、第２のトレンチは、同等の深
さとなっていることを特徴とする請求項１に記載のトレ
ンチゲート構造を有する半導体装置。 - 【請求項３】 第１導電型の半導体層（１）が備えられ
た基板を用意する工程と、 前記半導体層上に第２導電型のベース領域（２）を形成
する工程と、 前記ベース領域上に第１導電型のソース領域（３）を形
成する工程と、 前記ソース領域及び前記ベース領域を貫通し、前記半導
体層に達する第１のトレンチ（４ａ）を形成する工程
と、 前記ソース領域及び前記ベース領域を貫通し、前記半導
体層に達する第２のトレンチ（４ｂ）を形成する工程
と、 前記第１のトレンチ内にゲート絶縁膜（５）を形成する
工程と、 前記第１のトレンチを埋め込むように、前記ゲート絶縁
膜上にゲート電極（６）を形成する工程と、 前記第２のトレンチを埋め込むように第２導電型のボデ
ィ層（７）を形成する工程と、 前記ゲート電極上に層間絶縁膜（８）を形成する工程
と、 前記層間絶縁膜上に、前記層間絶縁膜に形成されたコン
タクトホール（８ａ）を介して前記ソース領域及び前記
ボディ層に電気的に接続されるソース電極（９）を形成
する工程とを備えていることを特徴とするトレンチゲー
ト構造を有する半導体装置の製造方法。 - 【請求項４】 前記第１のトレンチを形成する工程と、
前記第２のトレンチを形成する工程とを同時に行うこと
を特徴とする請求項３に記載のトレンチゲート構造を有
する半導体装置の製造方法。 - 【請求項５】 前記第１のトレンチへの埋め込みと前記
第２のトレンチへの埋め込みを同時に行うことを特徴と
する請求項３又は４に記載のトレンチゲート構造を有す
る半導体装置の製造方法。 - 【請求項６】 第１導電型の半導体層（３２）を備える
基板（３１）に、トレンチゲート構造を有する素子とＰ
ｏｌｙ−Ｓｉダイオードとを形成してなる半導体装置に
おいて、 前記Ｐｏｌｙ−Ｓｉダイオードは、前記半導体層に形成
した第１のトレンチ（４４）と、 前記第１のトレンチ内に形成したトレンチ絶縁膜（４
５）と、 前記第１のトレンチを埋め込むように、前記絶縁膜上に
形成された第１導電型領域（４７）及び第２導電型領域
（４６）とを有して構成されていることを特徴とする半
導体装置。 - 【請求項７】 前記半導体層には、第２導電型のディー
プウェル領域（４３）が形成されており、前記第１のト
レンチは該ディープウェル領域内に形成されていること
を特徴とする請求項６に記載の半導体装置。 - 【請求項８】 前記第１のトレンチは、前記トレンチゲ
ート構造の素子におけるゲート電極（３８）が埋め込ま
れた第２のトレンチ（３６）と同等の深さとなっている
ことを特徴とする請求項６又は７に記載の半導体装置。 - 【請求項９】 前記第１のトレンチに形成された前記ト
レンチ絶縁膜は、前記第２のトレンチに形成されたゲー
ト絶縁膜（３７）よりも厚くなっていることを特徴とす
る請求項８に記載の半導体装置。 - 【請求項１０】 第１導電型の半導体層（３２）を備え
る基板（３１）に、トレンチゲート構造を有する素子と
Ｐｏｌｙ−Ｓｉダイオードとを形成してなる半導体装置
の製造方法において、 前記Ｐｏｌｙ−Ｓｉダイオードの形成予定領域におい
て、前記半導体層に第１のトレンチ（４４）を形成する
工程と、 前記トレンチゲート構造を有する素子の形成予定領域に
おいて、前記半導体層に第２導電型のベース領域（３
３）を形成する工程と、 前記トレンチゲート構造を有する素子の形成予定領域に
おいて、前記ベース領域の表層部に、第１導電型のソー
ス領域（３４）を形成する工程と、 前記トレンチゲート構造を有する素子の形成予定領域に
おいて、前記ソース領域及び前記ベース領域を貫通し、
前記半導体層に達するように第２のトレンチ（３６）を
形成する工程と、 前記第１のトレンチにトレンチ絶縁膜（４５）を形成す
ると共に、前記第２のトレンチにゲート絶縁膜（３７）
を形成する工程と、 前記第１、第２のトレンチを埋め込むように、前記ゲー
ト絶縁膜と前記トレンチ絶縁膜との上にポリシリコン層
（５０）を形成する工程と、 前記第１のトレンチ内におけるポリシリコン層により第
１導電型領域（４７）と第２導電型領域（４６）とを形
成すると共に、前記第２のトレンチ内におけるポリシリ
コン層によりゲート電極（３８）を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項１１】 前記第１のトレンチを形成する工程
と、前記第２のトレンチを形成する工程とを同時に行う
ことを特徴とする請求項１０に記載の半導体装置の製造
方法。 - 【請求項１２】 前記Ｐｏｌｙ−Ｓｉダイオードの形成
予定領域において、前記半導体層に第２導電型のディー
プウェル領域（４３）を形成する工程を有し、 前記第１のトレンチを形成する工程では、前記第１のト
レンチを前記ディープウェル層内に形成することを特徴
とする請求項１０又は１１に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001070867A JP2002270841A (ja) | 2001-03-13 | 2001-03-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001070867A JP2002270841A (ja) | 2001-03-13 | 2001-03-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002270841A true JP2002270841A (ja) | 2002-09-20 |
Family
ID=18928658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001070867A Pending JP2002270841A (ja) | 2001-03-13 | 2001-03-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002270841A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057028A (ja) * | 2003-08-04 | 2005-03-03 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| JP2006100494A (ja) * | 2004-09-29 | 2006-04-13 | Nec Electronics Corp | 縦型ｍｏｓｆｅｔ |
| KR100744845B1 (ko) | 2006-07-21 | 2007-08-01 | 고려대학교 산학협력단 | 다중 게이트를 적용한 절연 게이트 바이폴라 트랜지스터 및그 제조 방법 |
| JP2008177250A (ja) * | 2007-01-16 | 2008-07-31 | Sharp Corp | 温度センサを組み込んだ電力制御装置及びその製造方法 |
| JP2008235600A (ja) * | 2007-03-20 | 2008-10-02 | Toyota Motor Corp | 半導体装置 |
| WO2008139898A1 (ja) * | 2007-04-27 | 2008-11-20 | Rohm Co., Ltd. | 半導体装置の製造方法および半導体装置 |
| JP2009522784A (ja) * | 2005-12-28 | 2009-06-11 | ビシェイ−シリコニクス | トレンチポリシリコンダイオード |
| KR100972075B1 (ko) | 2008-09-18 | 2010-07-22 | 주식회사 하이닉스반도체 | 상변화 기억 소자의 제조방법 |
| JP2010212292A (ja) * | 2009-03-06 | 2010-09-24 | Toyota Motor Corp | 半導体装置 |
| JP2011049272A (ja) * | 2009-08-26 | 2011-03-10 | Toyota Motor Corp | 半導体装置 |
| JP2011096702A (ja) * | 2009-10-27 | 2011-05-12 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US20120080728A1 (en) * | 2010-09-30 | 2012-04-05 | Denso Corporation | Semiconductor device with junction field-effect transistor and manufacturing method of the same |
| US9111754B2 (en) | 2005-07-26 | 2015-08-18 | Vishay-Siliconix | Floating gate structure with high electrostatic discharge performance |
| US9406796B2 (en) | 2013-07-11 | 2016-08-02 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
| WO2017071855A1 (de) * | 2015-10-28 | 2017-05-04 | Robert Bosch Gmbh | Leistungs-mosfet und verfahren zur herstellung eines leistungs-mosfets |
| US10026833B2 (en) | 2016-02-09 | 2018-07-17 | Fuji Electric Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| US10355078B2 (en) | 2016-03-16 | 2019-07-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2019212708A (ja) * | 2018-06-01 | 2019-12-12 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2020145480A (ja) * | 2020-06-05 | 2020-09-10 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2020167338A (ja) * | 2019-03-29 | 2020-10-08 | ローム株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124762U (ja) * | 1987-02-04 | 1988-08-15 |
-
2001
- 2001-03-13 JP JP2001070867A patent/JP2002270841A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124762U (ja) * | 1987-02-04 | 1988-08-15 |
Cited By (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057028A (ja) * | 2003-08-04 | 2005-03-03 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| JP2006100494A (ja) * | 2004-09-29 | 2006-04-13 | Nec Electronics Corp | 縦型ｍｏｓｆｅｔ |
| US9111754B2 (en) | 2005-07-26 | 2015-08-18 | Vishay-Siliconix | Floating gate structure with high electrostatic discharge performance |
| JP2013033970A (ja) * | 2005-12-28 | 2013-02-14 | Vishay-Siliconix | トレンチポリシリコンダイオード |
| EP1966830B1 (en) * | 2005-12-28 | 2019-03-27 | Vishay-Siliconix | Method of manufacturing a semiconductor device comprising a trench gate mosfet and a trench polysilicon diode |
| JP2009522784A (ja) * | 2005-12-28 | 2009-06-11 | ビシェイ−シリコニクス | トレンチポリシリコンダイオード |
| US9431550B2 (en) | 2005-12-28 | 2016-08-30 | Vishay-Siliconix | Trench polysilicon diode |
| KR100744845B1 (ko) | 2006-07-21 | 2007-08-01 | 고려대학교 산학협력단 | 다중 게이트를 적용한 절연 게이트 바이폴라 트랜지스터 및그 제조 방법 |
| JP2008177250A (ja) * | 2007-01-16 | 2008-07-31 | Sharp Corp | 温度センサを組み込んだ電力制御装置及びその製造方法 |
| JP2008235600A (ja) * | 2007-03-20 | 2008-10-02 | Toyota Motor Corp | 半導体装置 |
| JP5502468B2 (ja) * | 2007-04-27 | 2014-05-28 | ローム株式会社 | 半導体装置の製造方法および半導体装置 |
| JPWO2008139898A1 (ja) * | 2007-04-27 | 2011-01-27 | ローム株式会社 | 半導体装置の製造方法および半導体装置 |
| WO2008139898A1 (ja) * | 2007-04-27 | 2008-11-20 | Rohm Co., Ltd. | 半導体装置の製造方法および半導体装置 |
| KR100972075B1 (ko) | 2008-09-18 | 2010-07-22 | 주식회사 하이닉스반도체 | 상변화 기억 소자의 제조방법 |
| JP2010212292A (ja) * | 2009-03-06 | 2010-09-24 | Toyota Motor Corp | 半導体装置 |
| JP2011049272A (ja) * | 2009-08-26 | 2011-03-10 | Toyota Motor Corp | 半導体装置 |
| JP2011096702A (ja) * | 2009-10-27 | 2011-05-12 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US20120080728A1 (en) * | 2010-09-30 | 2012-04-05 | Denso Corporation | Semiconductor device with junction field-effect transistor and manufacturing method of the same |
| JP2012079795A (ja) * | 2010-09-30 | 2012-04-19 | Denso Corp | 接合型電界効果トランジスタを備えた半導体装置およびその製造方法 |
| US8519452B2 (en) | 2010-09-30 | 2013-08-27 | Denso Corporation | Semiconductor device with junction field-effect transistor and manufacturing method of the same |
| US9406796B2 (en) | 2013-07-11 | 2016-08-02 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
| JPWO2015004883A1 (ja) * | 2013-07-11 | 2017-03-02 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| CN108352405A (zh) * | 2015-10-28 | 2018-07-31 | 罗伯特·博世有限公司 | 功率mosfet和用于制造功率mosfet的方法 |
| WO2017071855A1 (de) * | 2015-10-28 | 2017-05-04 | Robert Bosch Gmbh | Leistungs-mosfet und verfahren zur herstellung eines leistungs-mosfets |
| US10923587B2 (en) | 2015-10-28 | 2021-02-16 | Robert Bosch Gmbh | Power MOSFET and method for producing a power MOSFET |
| CN108352405B (zh) * | 2015-10-28 | 2022-03-01 | 罗伯特·博世有限公司 | 功率mosfet和用于制造功率mosfet的方法 |
| US10026833B2 (en) | 2016-02-09 | 2018-07-17 | Fuji Electric Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| US10355078B2 (en) | 2016-03-16 | 2019-07-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2019212708A (ja) * | 2018-06-01 | 2019-12-12 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP7113666B2 (ja) | 2018-06-01 | 2022-08-05 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US11621279B2 (en) | 2018-06-01 | 2023-04-04 | Rohm Co., Ltd. | Semiconductor device having a diode formed in a first trench and a bidirectional zener diode formed in a second trench |
| JP2020167338A (ja) * | 2019-03-29 | 2020-10-08 | ローム株式会社 | 半導体装置 |
| JP7324603B2 (ja) | 2019-03-29 | 2023-08-10 | ローム株式会社 | 半導体装置 |
| JP2020145480A (ja) * | 2020-06-05 | 2020-09-10 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP7024818B2 (ja) | 2020-06-05 | 2022-02-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3383377B2 (ja) | トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法 | |
| US7205587B2 (en) | Semiconductor device and method of producing the same | |
| JP2002270841A (ja) | 半導体装置及びその製造方法 | |
| JP3157357B2 (ja) | 半導体装置 | |
| JP4829473B2 (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| US6437404B1 (en) | Semiconductor-on-insulator transistor with recessed source and drain | |
| JP2002299621A (ja) | 半導体装置及びその製造方法 | |
| JP2003158178A (ja) | 半導体装置およびその製造方法 | |
| US6674128B1 (en) | Semiconductor-on-insulator device with thermoelectric cooler on surface | |
| US8643093B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2002016080A (ja) | トレンチゲート型ｍｏｓｆｅｔの製造方法 | |
| JP2007005575A (ja) | 半導体装置およびその製造方法 | |
| US8847308B2 (en) | Semiconductor device having a trench structure | |
| KR20010100915A (ko) | 반도체장치 및 그의 제조방법 | |
| JPH09115923A (ja) | 半導体装置及びその製造方法 | |
| US7166891B2 (en) | Semiconductor device with etch resistant electrical insulation layer between gate electrode and source electrode | |
| JP2006527914A5 (ja) | ||
| KR20090064659A (ko) | 반도체 소자 및 이의 제조방법 | |
| JPH11154749A (ja) | 半導体装置及びその製造方法 | |
| US7723784B2 (en) | Insulated gate semiconductor device and method for manufacturing the same | |
| JP2003046082A (ja) | 半導体装置及びその製造方法 | |
| JP2007287813A (ja) | 半導体装置およびその製造方法 | |
| JP3498431B2 (ja) | 半導体装置の製造方法 | |
| JPH1174283A (ja) | 高速バイポーラトランジスタ及びその製造方法 | |
| JP2003051598A (ja) | 高周波パワーｍｏｓｆｅｔ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070509 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110318 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120731 |