KR20010100915A - 반도체장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 기판상에 게이트 절연막을 통하여 형성한 게이트 전극; 및 표면에 실리사이드 막을 갖고 또 상기 반도체 기판내에 형성된 소스/드레인 영역을 포함하고,
상기 소스/드레인 영역이 그 표면의 일부 또는 전부가 테이퍼 형상의 LDD 영역을 갖고 상기 소스/드레인 영역에서 반도체 기판과 실리사이드 막의 계면이 상기 게이트 전극 아래의 반도체 기판 표면 보다도 높게 위치하는 것을 특징으로 하는 반도체장치에 관한 것이다.

Description

반도체장치 및 그의 제조방법{Semiconductor device and process of manufacturing the same}
본 발명은 반도체장치 및 그의 제조방법에 관한 것이다. 특히 본 발명은 LLD 구조를 갖고 적어도 소스/드레인 영역의 표면에 실리사이드막이 형성된 MOS형 트랜지스터를 포함하는 반도체장치 및 그의 제조방법에 관한 것이다.
반도체 집적회로의 집적도의 향상과 더불어 회로를 포함하는 MOS형 트랜지스터도 또한 미세화되는 것이 요청되고 있다. 예컨대 전형적으로 서브미크론 또는 하프미크론 정도인 게이트 길이는 0.35 ㎛, 0.25 ㎛ 또는 0.18 ㎛ 정도로 작게되는 경향이 있다.
게이트 길이가 작은 것은 고속 동작에 유리하다. 그러나, 그것은 단채널 효과, 임계 전압(Vth)의 감소 및 소스/드레인 영역에서 유전 강도의 감소를 초래한다. 또한 미세 면적이고 저항이 낮은 양호한 콘택트 홀이 요구되고 있다.
단채널 효과를 억제하기 위하여, 얕은 소스/드레인 영역을 형성하고 LDD(Lightly Doped Drain) 구조를 이용하는 수법이 일반적으로 알려져있다. 또한 소스/드레인 영역과 게이트 전극의 표면상에 실리사이드 막을 형성하여 콘택트 저항을 감소시키는 방법도 공지되어 있다.
그러나, 게이트 길이의 감소에 따라 소스/드레인 영역은 더 얕아지는 경향이 있다. 예컨대 게이트 길이가 0.50 내지 0.35 ㎛인 경우, 소스/드레인 영역의 깊이는 200 내지 150 nm이고 또 게이트 길이가 0.25 ㎛이면, 소스/드레인 영역의 깊이는 약 80 nm 정도로 아주 작다. 따라서, 실리사이드막이 그러한 얕은 소스/드레인 영역상에 형성되면, 실리사이드막의 형성에 의해 소비되는 실리콘 기판의 양을 감소시키는 것이 요청된다. 실리콘 기판이 다량으로 소비되면, 실리사이드막은 소스/드레인 영역을 침투하여 PN 접합부에 도달하여 PN 접합부를 파괴할 것이다.
예컨대, 코발트 실리사이드막을 트랜지스터의 소스/드레인 영역의 표면에 형성한 경우, 그 소스/드레인 영역을 따라 연장되기 위하여 약 100 nm의 스파이크가 생성된다는 것이 보고되어있다. 그에 의해 소스/드레인 영역의 PN 접합부에서 누설전류가 증대된다(96년 추계 응용물리학회 강연회 예고집, 요약 II, 589 페이지 참조).
따라서, 도 2에 도시한 바와 같이, 단결정 또는 다결정 실리콘층을 소스/드레인 영역(21)상에 선택적으로 에피택셜 성장시킨다. 이어, 그위에 티탄 막을 형성하고 열처리하여 단결정 또는 다결정 실리콘층(22)의 표면에 티탄 실리사이드막(23)을 형성한다(일본 미심사 특허공개 평10(1998)-92949호 참조). 이 방법에 따르면, 실리콘은 티탄 실리사이드막(23)의 형성시 실리콘이 다량 소비되더라도 단결정 또는 다결정 실리콘층(22)에 의해 공급될 수 있어 티탄 실리사이드막(23)이 소스/드레인 영역(21)을 침투하는 것을 방지할 수 있다.
그러나, 소스/드레인 영역(21)상에 단결정 또는 다결정 실리콘층(22)을 선택적으로 에피택셜 성장시키는 것에 의해, 단결정 또는 다결정 실리콘층(22)은 게이트 전극(24)의 사이드월 스페이서(25)상에 퇴적된다. 따라서 티탄 실리사이드 막(23)이 사이드월 스페이서(25)상에 형성되어 소스/드레인 영역(21)과 게이트 전극(24)사이에 단락을 유발한다.
또한 도 3에 도시한 바와 같이, 게이트 전극(31)을 실리콘 기판(32)의 오목부내에 형성하는 것에 의해 충분한 두께를 갖는 소스/드레인 영역(33)을 형성하는 방법이 제안되어 있다(일본 미심사 특허공개 평11(1999)-154749호 참조). 이 방법에 따르면, 소스/드레인 영역(33)의 두께를 충분히 크게할 수 있기 때문에 실리사이드막(34)이 소스/드레인 영역(33)을 침투하는 것을 방지할 수 있다.
그러나, 평탄한 실리콘 기판상에 형성된 MOS 트랜지스터와 대조적으로, 상기와 같이 형성된 트랜지스터는 게이트 전극(31)과 소스/드레인 영역(32)간의 기생 용량이 증대되어 고속 동작에 악영향을 미친다.
또한 도 4a 내지 도 4e에 도시한 바와 같이, SOI 기판의 표면 실리콘층(41)에 LOCOS 막(42)을 형성하고(도 6a), LOCOS 막(42)을 에칭 제거하는 (도 6b) 것에 의해 채널 영역(43)을 박막화하고(채널 영역 오목부 구조: 도 6c), 그후에 기판상 전면에 금속막(45)을 형성(도 6d)하여 실리사이드막(46)을 형성하는(도 6e) 방법이 제안되어 있다(예컨대 일본 미심사 특허공개 평11(1999)-40817호 참조). 이 방법에 의하면, SOI 기판을 이용하기 때문에 표면 실리콘층(41)의 막 두께를 조정하는 것에 의해 소스/드레인 영역(44)의 깊이를 조정할 수 있다. 따라서, 통상의 소스/드레인 영역의 형성 공정을 실시하는 것에 의해 비교적 깊은 소스/드레인 영역(44)을 형성할 수 있다.
그러나, 이 방법을 벌크 기판에 적용하는 경우에는 소스/드레인 영역의 깊이를 제어하기 위하여 소스/드레인 영역에 불순물을 이온 주입한 후 열처리에 의해 불순물의 확산을 엄격하게 제어하지 않으면 안되는 문제가 있다. 또한 단채널 효과를 억제하기 위한 LDD 영역을 형성하고 게이트 전극과 소스/드레인 영역간의 단락을 제어하기 위한 실리사이드막을 형성하기 위해 게이트 전극상에 사이드월 스페이서를 형성하는 공정이 추가로 필요하게되어 공정이 증가하는 문제도 있다. 또한 통상의 방법에 의한 LDD 영역의 형성에서는 LDD 영역을 형성하기 위해 이온주입을 실시한 후에 소스/드레인 영역 형성을 위한 열처리와 실리사이드 막 형성을 위한 열처리를 실시할 필요가 있기 때문에 LDD 영역이 필요 이상으로 횡방향으로 확산되어단채널 효과를 유효하게 억제할 수 없게되는 문제도 있다.
본 발명은 상기 문제를 감안한 것으로 소스/드레인 영역에 LDD 영역과 실리사이드 막이 형성된 반도체장치에서도 비교적 간단한 방법에 의해 단채널 효과 및 단락을 유효하게 방지할 수 있는 신뢰성이 높은 반도체장치 및 그의 제조방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체장치를 제조하는 방법의 구체예를 설명하기 위한 요부의 개략적 단면도,
도 2는 종래 기술에 따른 반도체장치를 제조하는 방법을 설명하기 위한 요부의 개략적 단면도,
도 3은 종래 기술에 따른 반도체장치를 제조하는 다른 방법을 설명하기 위한 요부의 개략적 단면도, 및
도 4는 종래 기술에 따른 반도체장치를 제조하는 다른 방법을 설명하기 위한 요부의 개략적 단면도.
본 발명에 의하면, 반도체 기판상에 게이트 절연막을 통하여 형성한 게이트 전극; 및 표면에 실리사이드 막을 갖고 또 상기 반도체 기판내에 형성된 소스/드레인 영역을 포함하고,
상기 소스/드레인 영역은 그 표면의 일부 또는 전부가 테이퍼 형상의 LDD 영역을 갖고 상기 소스/드레인 영역에서 반도체 기판과 실리사이드 막의 계면이 상기 게이트 전극 아래의 반도체 기판 표면 보다도 높게 위치하는 것을 특징으로 하는 반도체장치가 제공된다.
또한 본 발명에 따르면, 반도체 기판상에 LOCOS 산화막을 형성하는 공정; 상기 LOCOS 산화막을 일부 제거하여 반도체 기판상에 오목부를 형성하는 공정; 게이트 절연막을 통하여 상기 오목부에 게이트 전극을 매립하는 공정; 게이트 전극과 잔류하는 LOCOS 산화막을 마스크로 이용하여 이온 주입을 실시하는 것에 의해 소스/드레인 영역을 형성하는 공정; 적어도 상기 소스/드레인 영역의 표면상에 실리사이드 막을 형성하는 공정; 및 상기 게이트 전극의 양단 아래의 반도체장치에LDD 영역을 형성하는 공정을 포함하는 반도체장치의 제조방법이 제공된다.
상기 목적과 본 발명의 다른 목적은 이후의 발명의 상세한 설명으로부터 보다 분명해질 것이다. 그러나, 발명의 상세한 설명과 특정 실시예는 본 발명의 바람직한 구체예를 나타내는 예시적인 것일 뿐이며, 당업자라면 본 발명의 정신과 범위내에서 다양한 변화와 변경이 가능함을 발명의 상세한 설명으로부터 분명히 알 수 있을 것이다.
본 발명에 따른 반도체장치는 반도체 기판상에 형성된 게이트 절연막, 게이트 전극 및 소스/드레인 영역으로 주로 구성된다.
본 발명에 적용가능한 반도체 기판은 반도체 메모리 소자에 통상 사용되는 것인 한 한정되지 않는다. 이들의 예는 실리콘, 게르마늄 등과 같은 원소 반도체 및 GaAs, InGaAs, ZnSe 등과 같은 화합물 반도체의 기판을 포함한다. 이들 중에서 실리콘 기판이 바람직하다. 반도체 기판에는 소자분리영역이 바람직하게 형성된다. 반도체 기판은 또한 트랜지스터, 커패시터 및 레지스터와 같은 소자, 층간절연막, 이들을 포함하는 회로, 반도체 소자 등을 추가로 포함할 수 있다. 하나 이상의 p- 또는 n-형 불순물 영역(웰)이 반도체 기판에 형성되는 것이 바람직하다. 또한 반도체 기판은 소자분리막을 포함하는 것이 바람직하다. 이들의 예는 LOCOS 산화막, 트랜치 소자분리막, STI(얕은 트랜치 분리)막 등을 포함할 수 있으며, 이들 중에서 LOCOS 산화막이 바람직하다.
게이트 절연막의 예는 예컨대 실리콘 산화막, 실리콘 질화막 또는 이들의 적층막을 포함할 수 있다. 이들의 두께는 예컨대 약 2 내지 10 nm 일 수 있다.
게이트 전극은 도전막으로 형성되는 한 특별히 제한되지 않는다. 예컨대 모노실리콘, 무정형 실리콘, 폴리실리콘의 단층 또는 다층 막; 구리, 알루미늄 등과 같은 금속; 텅스텐, 탄탈, 티탄, 코발트, 백금 등과 같은 고융점 금속; 고융점 금속을 갖는 실리사이드; 폴리사이드 등으로 형성될 수 있다. 이들 중에서, 그 표면상에 실리사이드막, 특히 고융점 금속이 형성되어 있는 폴리실리콘이 바람직하다. 게이트 전극의 두께는 예컨대 약 50 내지 250 nm 일 수 있다. 특히, 실리사이드막이 게이트 전극의 표면상에 형성된 경우, 이 실리사이드 막/폴리실리콘의 두께는 약 20 내지 100 nm/50 내지 250 nm 일 수 있다. 이 게이트 전극은 후술할 반도체 기판의 표면에 형성된 오목부에 형성되는 것이 바람직하다. 이 경우, 게이트 전극의 표면은 오목부가 제공되지 않은(주 표면) 반도체 기판의 표면 보다 더 높거나, 더 낮거나 또는 동일할 수 있으나, 주표면보다 게이트 전극 표면이 더 높게 배치된 것이 바람직하다.
소스/드레인 영역은 반도체 장치의 소스/드레인 영역으로 작용하는 한 특별히 제한되지 않는다. 반도체 기판에 제공된 p- 또는 n-형 불순물 확산층으로 형성될 수 있다. 소스/드레인 영역에 주입될 불순물의 도전 유형, 종류 및 농도 뿐만 아니라 소스/드레인 영역의 깊이는 수득할 반도체장치의 특징에 따라 적합하게 선택할 수 있다.
소스/드레인 영역은 게이트 전극 근처의 모서리에 LDD 영역을 가질 수 있다. 이 LDD 영역은 소스/드레인 영역의 일측면에만 또는 양측에 대칭적으로 또는 비대칭적으로 형성될 수 있다. 특정 대칭 LDD 영역은 소스/드레인 영역의 양측면에 형성되는 것이 바람직하다. 이 LDD 영역의 표면은 부분적으로 또는 전체적으로 테이퍼링될 수 있다. 이와 관련하여 용어 "테이퍼링"은 LDD 영역이 반도체 기판의 주표면에 대하여 부분적으로 또는 완전히 경사져 있는 것을 의미한다. LDD 영역은 경사를 갖는 반도체 기판의 표면에 형성되거나; 평탄한 반도체 기판 내부에서 자체가 경사를 갖도록 형성되거나; 또는 경사를 갖는 반도체 기판 내부에서 자체가 경사를 갖도록 형성될 수 있다. LDD 영역의 불순물 농도는 LDD 영역이 소스/드레인 영역의 모서리에 배열되고 전장을 경감시키면서 단채널 효과를 억제할 수 있는 한 특별히 제한되지 않는다.
소스/드레인 영역은 그 표면상에 실리사이드막을 가질 수 있다. 실리사이드막은 고융점 금속으로된 실리사이드 막일 수 있고 소스/드레인 영역이 약 80 내지 150 nm의 깊이(실리사이드 막 아래의 불순물 확산층의 두께)를 가질 때 약 30 내지 60 nm의 두께를 가질 수 있다.
소스/드레인 영역에서, 반도체 기판과 실리사이드 막간의 계면은 게이트 전극(채널 영역) 아래의 반도체 기판의 표면보다 높게 위치한다. 계면과 채널영역 표면간의 고저차는 특별히 제한되지 않는다. 이러한 위치 관계는 반도체기판 재료를 에피택셜하게 제공하거나 또는 반도체재료막을 소스/드레인 영역을 형성하는 영역에 퇴적하거나, 또는 반도체 기판 표면상에 게이트 전극(채널 영역)을 형성하기 위한 영역내에 오목부를 부분적으로 제공하거나, 또는 상술한 방법을 조합하는 것에 의해 실현될 수 있다. 그러나, 제조 공정의 간편성 등의 면에서 채널 영역으로되는 반도체 기판 표면을 부분적으로 에칭하여 오목부를 형성하는 것이 바람직하다.
본 발명의 반도체장치를 제조하는 방법에 의하면, 먼저 반도체 기판상에 LOCOS 산화막을 형성한다. 채널 영역의 위치를 결정하는 LOCOS 산화막은 수득할 반도체 장치의 배치에 따라 위치를 결정하는 것이 바람직하다. 이 LOCOS 산화막은 예컨대 실리콘 산화막 및 실리콘 질화막을 반도체 기판의 전면상에 형성하고 이 실리콘 질화막에 소망하는 구조의 개구를 형성한 다음 산화시키는 소위 LOCOS법에 의해 제공할 수 있다. 상기 LOCOS 산화막의 두께는 특별히 제한되지 않지만, 예컨대 약 100 내지 300 nm 일 수 있다. 반도체 기판상에 LOCOS 산화막을 형성하기 전에 반도체 기판의 소망하는 영역에 소자분리막을 형성하는 것이 바람직하다. 이 소자분리막은 LOCOS법, 트랜치 소자분리법, STI 등과 같은 공지 방법에 의해 형성할 수 있다. 이들 중에서 LOCOS가 바람직하다. 소자분리막을 LOCOS 산화막 이전에 제공하면, 이 LOCOS 산화막의 두께는 소자분리막의 두께 보다 더 적은 것이 바람직하다.
이어 상기 LOCOS 산화막을 부분적으로 제거하여 반도체 기판내에 오목부를 형성한다. 예컨대 LOCOS 산화막을 부분적으로 제거하는 것은 LOCOS 산화막의 중앙부분 또는 버즈 비크(bird's beak)를 제외한 부분 또는 버즈 비크의 일부를 포함하는 부분을 제거하는 것에 의해 실시된다. 따라서, LOCOS 산화막이 형성되고 적어도 버즈 비크가 전면에 또는 부분적으로 남아있는 반도체 기판 영역에 오목부를 형성한다. 상기 LOCOS 산화막의 부분적 제거는 LOCOS 산화막을 형성하기 위해 사용된 실리콘 질화막을 이용하는 이방성 에칭에 의해 실시하는 것이 바람직하다.
또한 게이트 전극은 게이트 절연막의 개입을 통하여 오목부에 매립된다. 먼저, 열산화법, CVD법 등과 같은 공지 방법에 의해 반도체 기판의 전면상에 절연막을 형성한 다음 그위에 CVD, 스퍼터링, 증기 퇴적 등과 같은 공지 방법에 의해 게이트 전극 재료를 퇴적하고 이것을 패터닝하거나 에칭백하여 게이트 전극을 반도체 기판에 제공된 오목부에 매립한다. 이 경우, 이전 공정에서 LOCOS 산화막을 형성하기 위해 사용된 실리콘 질화막을 이용하여 게이트 절연막/게이트 전극재료를 형성한 다음 실리콘 질화막의 표면이 노출될 때 까지 에칭백을 실시하는 것이 바람직하다. 이 공정에서, 오목부의 저부에만 미리 게이트 절연막을 형성하고 게이트 전극 재료를 퇴적한 다음 패터닝/에칭백할 수도 있다. 또한 상기 공정 이후에 LOCOS 산화막을 형성하기 위해 사용된 실리콘 질화막을 제거하는 것이 바람직하다.
이어, 게이트 전극 및 잔류 LOCOS 산화막을 마스크로 이용하여 이온 주입을 실시하여 소스/드레인 영역을 형성한다. 상기 이온 주입은 게이트 전극 및 잔류 LOCOS 산화막의 두께에 따라 적합하게 선택된 주입 에너지 및 주입량으로 실시한다. 예컨대, 인 또는 비소와 같은 n-형 불순물은 약 15 내지 40 keV의 주입 에너지 및 약 1 내지 5 x 1015이온/cm2의 주입량으로 주입한다. 다르게는, 붕소, BF2등과 같은 p-형 불순물은 약 20 내지 50 keV의 주입 에너지와 약 1 내지 5 x 1015이온/cm2의 주입량으로 주입된다.
이어, 적어도 상기 소스/드레인 영역의 표면상에 실리사이드 막을 형성한다. 게이트 전극이 실리콘으로 제조된 경우, 소스/드레인 영역의 표면 뿐만 아니라 게이트 전극의 표면에도 실리사이드 막을 형성한다. 상기 실리사이드막은 실리사이드막을 구성하는 금속의 막을 반도체 기판의 전면상에 퇴적하고 열처리하여 금속 실리사이드를 형성한 다음 미반응 금속막과 함께 실리콘을 제거하는 소위 살리사이드 수법에 의해 형성한다. 다르게는, 실리사이드 막을 구성하는 금속 이온을 선택적으로 실리사이드막을 형성하는 영역에 도입하고 열처리를 실시하는 방법에 의해 형성될 수도 있다. 실리사이드막을 구성하는 금속 막은 스퍼터링, 증기 퇴적, EB법 등에 의해 약 20 내지 50 nm 두께로 형성될 수 있다. 상기 열처리는 약 650 내지 850℃에서 약 1 내지 2분간, 약 10 내지 50초간, 또는 약 30초간 RTA에 의해 실시할 수 있다. 미반응 금속막의 제거는 산성 또는 알칼리성 용액을 사용하는 습식 에칭 등에 의해 실시할 수 있다. 실리사이드 막의 두께는 특별히 제한되지 않지만, 예컨대 약 20 내지 50 nm 이다.
이어, 게이트 전극의 양측 아래에 있는 반도체 기판내에 LDD 영역을 형성한다. 이 LDD 영역은 예컨대 이온 주입에 의해 형성될 수 있다. 이온 주입은 잔류 LOCOS 산화막의 존재하에서 실시할 수 있지만, 잔류 LOCOS 산화막을 제거한 후 실시하는 것이 바람직하다. 이온 주입은 잔류 LOCOS 산화막의 존재 및, 존재한다면, 그러한 잔류 LOCOS 산화막의 두께에 따라 적합하게 조정된 주입 에너지 및 주입량하에서 실시한다. LOCOS 산화막을 제거한 후 예컨대, 인, 비소 등과 같은 n-형 불순물을 주입하면, 약 10 내지 25 keV의 주입 에너지 및 약 2 내지 5 x 1012이온/cm2의 주입량으로 실시할 수 있다. 붕소, BF2등과 같은 p-형 불순물을 주입하는 경우, 약 20 내지 50 keV의 주입 에너지 및 약 2 내지 5 x 1012이온/cm2의 주입량으로 실시할 수 있다.
잔류 LOCOS 산화막의 제거는 예컨대 산성 또는 알칼리성 용액을 사용한 습식 에칭, 스퍼터링, 등방성 또는 이방성 건식 에칭 등에 의해 실시할 수 있다. 이들 중에서 건식 에칭이 바람직하다. 소자분리막을 미리 제공한 경우, 소자분리막이 제거되지 않도록 잔류 LOCOS 산화막 위에만 개구를 갖는 레지스트 마스크를 이용하여 에칭을 실시한다.
본 발명에 따르면, 표면처리, 열처리, 절연막 또는 도전막의 형성은 상술한 공정 이전, 도중 또는 이후에 필요에 따라 실시할 수 있다. 또한 상술한 일련의 공정을 실시한 후 층간절연막, 콘택트 홀, 배선층을 형성하는 하나 또는 2개 공정을 조합하여 실시하여 반도체장치를 완성할 수 있다.
이후, 본 발명에 따른 반도체장치의 제조방법의 구체예를 도면을 참조하여 상세하게 설명한다.
도 1a에 도시한 바와 같이, 약 400 nm 두께의 제1 LOCOS 산화막(4)을 실리콘 기판(1)상에 소자분리막으로 형성한다. 이어 이온주입을 실시하여 p-웰 영역(2) 및 n-웰 영역(3)을 형성한다.
이어, 실리콘 기판(1)의 전면상에 약 10 nm 두께의 실리콘 산화막(5) 및 약 100 nm 두께의 실리콘 질화막을 도 1b에 도시한 바와 같이 형성한다. 상기 실리콘 질화막(6)은 제1 LOCOS 산화막(4)간의 실리콘 기판(1)의 소망하는 영역상에 개구가 형성되도록 포토리소그래피 및 에칭에 의해 패터닝된다. 이렇게하여 패터닝된 실리콘 질화막(6)을 마스크로하여 제2 LOCOS 산화막(7)을 제공한다. 상기 제2 LOCOS 산화막(7)은 제1 LOCOS 산화막(4)에 비하여 얇게 형성한다. 제2 LOCOS 산화막(7)의 두께에 따르면, 나중 공정에서 형성될 소스/드레인 영역과 채널 영역간의 고저차가 결정된다. 이 단계에서, 제2 LOCOS 산화막(7)의 두께는 상기 고저차가 약 100 nm로 되도록 약 200 nm로 설정된다.
이어, 도 1c에 도시한 바와 같이, 상기 실리콘 질화막(6)을 마스크로 이용하여 제2 LOCOS 산화막(7)을, 실리콘 기판(1)이 노출될 때 까지 이방성 에칭한다. 이렇게 노출된 실리콘 기판(1)의 표면은 후공정에서 채널 영역(8)으로 작용한다. 상기 에칭 공정후, 제2 LOCOS 산화막(7)의 양측에 있는 버즈 비크(9)는 에칭제거되지 않고 잔류한다. 이후, 채널 영역(8)을 희생산화시켜 HF 용액에 의해 습식 에칭하는 것에 의해 희생산화막을 제거한다.
이어, 도 1d에 도시한 바와 같이, 약 4.5 nm 두께의 게이트 절연막(10)을 열산화에 의해 채널 영역(8)상에 형성한다. 이어, 약 400 nm 두께의 폴리실리콘층을 실리콘 질화막(6)이 형성되어 있는 실리콘 기판(1)의 전면상에 퇴적한 다음 실리콘 질화막(6)상의 폴리실리콘층이 완전히 제거될 때 까지 에칭백한다. 이어, 게이트 전극을 형성하기 위한 정렬을 실시함없이 약 200 nm 두께의 게이트 전극(11)을 채널 영역(8)에 매립한다.
실리콘 질화막(6)을 제거한 후, 게이트 전극(11)과 버즈 비크(9)를 마스크로 이용하여 불순물의 이온 주입을 실시하여 p-웰 영역(2)과 n-웰 영역(3)을 각기 형성하고 질소 압력하, 850℃에서 열처리를 실시하여 도 1e에 도시한 바와 같은소스/드레인 영역(12)을 형성한다. 상기 이온 주입 공정에서, 불순물은 버즈 비크(9) 바로 아래에는 주입되지 않는다.
실리콘 기판(1)상에 형성된 실리콘 산화막(5)을 HF 용액을 사용하여 제거한 후, 실리콘 기판(1)의 전면상에 스퍼터링을 실시함으로써 약 20 nm 두께의 코발트 막을 형성하고 열처리하여 도 1f에 도시한 바와 같이 게이트 전극(11)과 소스/드레인 영역(12)상에 약 30 nm 두께의 코발트 실리사이드 막(13)을 형성한다. 그후, 미반응 코발트 막을 제거한다.
이어, 도 1g에 도시한 바와 같이 실리사이드막(13)이 에칭되지 않는 조건에서 전면 이방성 에칭을 실시하여 버즈 비크(9)를 제거하고, 게이트 전극(11)을 마스크로 이용하여 저농도에서 불순물을 이온 주입하여 LDD 영역(14)을 형성한다.
이어, 실리콘 기판(1)상에 CVD에 의해 약 800 nm 두께의 실리콘 산화막(15)을 형성한다. 이어, 포토리소그래피 및 에칭에 의해 실리콘 산화막(15)내에 콘택트 홀을 형성하고 또 배선층(16)을 형성한다. 그에 의해 반도체장치가 도 1h에 도시한 바와 같이 완성된다.
상기 수득한 반도체장치에서, 실리사이드 막(13)은 게이트 전극(11)과 소스/드레인 영역(12)의 표면상에 제공된다. 이어, LDD 영역(14)의 표면은 부분적으로 테이퍼링되며 또 소스/드레인 영역(12)과 실리사이드 막(13)간의 계면은 게이트 전극(11) 바로 아래의 반도체 기판의 표면보다는 높게 배치될 수 있다. 따라서, 상기 소스/드레인 영역(12)은 채널 영역(8)보다 어느 정도 더 두껍게 형성될 수 있다. 따라서 실리사이드 막(13)에 기인한 누설 전류가 방지될 수 있어 신뢰성이 높은 반도체장치를 수득할 수 있다.
상술한 반도체장치의 제조방법에 따르면, 소스/드레인 영역(12) 형성을 위한 850℃에서의 열처리를 실시한 후 LDD 영역(14)을 형성하고 있기 때문에 LDD 영역(14)내의 불순물의 불필요한 횡방향으로의 확산을 방지할 수 있어 단채널 효과를 확실하게 억제할 수 있다.
또한 LDD 영역(14)은 버즈 비크(9)를 마스크로 이용하는 것에 의해 형성할 수 있기 때문에 일반적으로 LDD 영역을 형성하기 위해 사용되는 사이드월 스페이서의 형성을 생략할 수 있어 제조공정을 간략화할 수 있다.
또한 실리사이드막(13)을 형성하는 경우에는 버즈 비크(9)가 게이트 전극(11)의 사이드월을 거의 완전히 피복하고 있기 때문에 게이트 전극(9)과 소스/드레인 영역(12)간에 실리사이드막(13)이 형성되지 않아 이들간의 단락을 방지할 수 있다.
본 발명의 반도체장치에 의하면, 소스/드레인 영역이 그 표면의 일부 또는 전부가 테이퍼 형상의 LDD 영역을 갖고 있고, 소스/드레인 영역에서 반도체 기판과 실리사이드막의 계면이 게이트 전극 아래의 반도체 기판 표면보다 위에 위치하기 때문에 LDD 영역에 의해 전계 집중의 완화 및 단채널 효과를 억제할 수 있는 것과 함께 소스/드레인 영역이 그 표면에 실리사이드막을 구비하면서 채널 영역에 대한 충분한 막 두께를 확보할 수 있어 PN 접합의 누설 전류의 증가를 억제할 수 있게된다. 따라서 신뢰성이 높은 반도체장치를 수득할 수 있다.
또한 본 발명의 반도체장치의 제조방법에 따르면, 반도체 기판상에 LOCOS 산화막을 형성하고; 이 LOCOS 산화막을 부분적으로 제거하여 반도체 기판에 오목부를 형성하며; 이 오목부에 게이트 절연막을 통하여 게이트 전극을 매립하고; 게이트 전극과 잔존하는 LOCOS 산화막을 마스크로 이용하여 이온 주입을 실시하여 소스/드레인 영역을 형성하며; 적어도 소스/드레인 영역 표면에 실리사이드 막을 형성하고; 게이트 전극 양단 하방의 반도체기판내에 LDD 영역을 형성하고 있다. 따라서, 게이트 전극을 반도체 기판 표면에 형성한 오목부내에 자기 정합적으로 형성할 수 있어 게이트 길이의 불균일을 억제할 수 있다. 또한 채널 영역에 대하여 소스/드레인 영역에 충분한 막 두께를 확보할 수 있어 실리사이드 막 형성후의 소스/드레인 영역의 PN 접합으로의 실리사이드 막의 접근을 억제하여 PN 접합의 누설 전류의 증가를 억제할 수 있다.
또한 잔존하는 LOCOS 산화막을 사이드월 스페이서 대신 이용하는 것에 의해 사이드월을 별도로 형성함없이 게이트 전극과 소스/드레인 영역간의 단락을 확실하게 방지할 수 있기 때문에 제조 공정을 간략화할 수 있다.
더구나, 소스/드레인 영역과 실리사이드 막을 형성한 후 LDD 영역을 형성하기 때문에, LDD 영역이 LDD 영역을 형성하기 위한 열처리 이외에 행해지는 열처리에 처리되지 않으므로 LDD용 저농도 불순물의 불필요한 횡방향으로의 확산을 억제할 수 있다. 따라서, 미세화가 진행되어도 단채널 효과의 증대를 초래함없이 신뢰성이 높은 반도체장치의 제조방법을 제공할 수 있다.
특히, LOCOS 산화막을 이방성 에칭에 의해 버즈 비크의 일부 또는 전부가 남도록 제거하는 경우, 실리사이드막을 형성한 후 LDD 영역을 형성하기 전에 잔존하는 LOCOS 산화막을 제거하는 경우에는 LDD 영역의 형성을 보다 적합하고 간편하게 실시할 수 있게되어 제조 공정의 간략화와 더불어 제조 비용의 저하를 도모할 수 있다.

Claims (10)

  1. 반도체 기판상에 게이트 절연막을 통하여 형성한 게이트 전극; 및 표면에 실리사이드 막을 갖고 또 상기 반도체 기판내에 형성된 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은 그 표면의 일부 또는 전부가 테이퍼 형상의 LDD 영역을 갖고 상기 소스/드레인 영역에서 반도체 기판과 실리사이드 막의 계면이 상기 게이트 전극 아래의 반도체 기판 표면 보다도 높게 위치하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 게이트 전극의 표면이 오목부가 제공되어 있지 않은 반도체 기판의 표면보다 더 높게 위치하는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 LDD 영역은 오목부가 제공되지 않은 반도체 기판의 표면에 대하여 부분적으로 또는 전체적으로 경사져있고, 또 상기 LDD 영역은 경사를 갖는 반도체 기판의 표면에 형성되거나; 평탄한 반도체 기판 내부에서 자체가 경사를 갖도록 형성되거나; 또는 경사를 갖는 반도체 기판 내부에서 자체가 경사를 갖도록 형성되는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 LDD 영역은 반도체 기판의 경사진 표면상에 형성되는것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 LOCOS 산화막의 두께가 100 내지 300 nm인 것을 특징으로 하는 반도체장치.
  6. 반도체 기판상에 LOCOS 산화막을 형성하는 공정;
    상기 LOCOS 산화막을 일부 제거하여 반도체 기판상에 오목부를 형성하는 공정;
    게이트 절연막을 통하여 상기 오목부에 게이트 전극을 매립하는 공정;
    게이트 전극과 잔류하는 LOCOS 산화막을 마스크로 이용하여 이온 주입을 실시하는 것에 의해 소스/드레인 영역을 형성하는 공정;
    적어도 상기 소스/드레인 영역의 표면상에 실리사이드 막을 형성하는 공정; 및
    상기 게이트 전극의 양측 아래의 반도체소자에 LDD 영역을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 LOCOS 산화막은 상기 LOCOS 산화막을 형성하기 위한 마스크를 이용하여 형성되며 또 상기 LOCOS 산화막은 LOCOS 산화막을 형성하기 위한 마스크를 이용하여 부분적으로 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 버즈 비크가 부분적으로 또는 전체적으로 잔존하도록 상기 LOCOS 산화막을 이방성 에칭에 의해 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제6항에 있어서, 실리사이드 막을 형성한 후, LDD 영역을 형성하기 전에, 잔존하는 LOCOS 산화막을 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제6항에 있어서, LOCOS 산화막의 두께가 100 내지 300 nm인 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355034B1 (ko) * 1999-07-15 2002-10-05 삼성전자 주식회사 선택적 에피택셜 성장층을 가진 반도체 장치 및 그 소자분리방법
US6573143B1 (en) * 2001-11-28 2003-06-03 Chartered Semiconductor Manufacturing Ltd. Trench transistor structure and formation method
US6677646B2 (en) * 2002-04-05 2004-01-13 International Business Machines Corporation Method and structure of a disposable reversed spacer process for high performance recessed channel CMOS
US7494894B2 (en) * 2002-08-29 2009-02-24 Micron Technology, Inc. Protection in integrated circuits
US6930030B2 (en) * 2003-06-03 2005-08-16 International Business Machines Corporation Method of forming an electronic device on a recess in the surface of a thin film of silicon etched to a precise thickness
KR100597459B1 (ko) * 2003-12-31 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 게이트 전극형성방법
JP4945900B2 (ja) * 2005-01-06 2012-06-06 ソニー株式会社 絶縁ゲート電界効果トランジスタおよびその製造方法
KR100668856B1 (ko) * 2005-06-30 2007-01-16 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8258057B2 (en) * 2006-03-30 2012-09-04 Intel Corporation Copper-filled trench contact for transistor performance improvement
KR100842483B1 (ko) * 2006-12-28 2008-07-01 동부일렉트로닉스 주식회사 반도체장치의 제조방법
FR2995135B1 (fr) * 2012-09-05 2015-12-04 Commissariat Energie Atomique Procede de realisation de transistors fet
CN109300789B (zh) * 2017-07-25 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10910313B2 (en) 2017-11-16 2021-02-02 Samsung Electronics Co., Ltd. Integrated circuit including field effect transistors having a contact on active gate compatible with a small cell area having a small contacted poly pitch
US10861950B2 (en) 2017-11-16 2020-12-08 Samsung Electronics Co., Ltd. Integrated circuit including field effect transistors having a contact on active gate compatible with a small cell area having a small contacted poly pitch

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152320A (ja) * 1991-11-30 1993-06-18 Ricoh Co Ltd Ｌｄｄ構造の半導体装置とその製造方法
US5567966A (en) * 1993-09-29 1996-10-22 Texas Instruments Incorporated Local thinning of channel region for ultra-thin film SOI MOSFET with elevated source/drain
KR950021242A (ko) * 1993-12-28 1995-07-26 김광호 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
JP2906971B2 (ja) * 1993-12-30 1999-06-21 日本電気株式会社 半導体記憶装置の製造方法
KR0162673B1 (ko) * 1994-01-11 1998-12-01 문정환 반도체 도전층 및 반도체소자의 제조방법
US5529942A (en) * 1994-06-23 1996-06-25 United Microelectronics Corp. Self-aligned coding process for mask ROM
JPH08148561A (ja) * 1994-11-16 1996-06-07 Mitsubishi Electric Corp 半導体装置とその製造方法
US5656519A (en) * 1995-02-14 1997-08-12 Nec Corporation Method for manufacturing salicide semiconductor device
US5672524A (en) * 1995-08-01 1997-09-30 Advanced Micro Devices, Inc. Three-dimensional complementary field effect transistor process
JPH0992728A (ja) * 1995-09-21 1997-04-04 Mitsubishi Electric Corp 相補型ｍｏｓ電界効果トランジスタおよびその製造方法
JP3734559B2 (ja) * 1996-03-15 2006-01-11 富士通株式会社 半導体装置の製造方法
JPH1092949A (ja) 1996-09-10 1998-04-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3382840B2 (ja) * 1997-05-23 2003-03-04 シャープ株式会社 半導体装置の製造方法
JPH11154749A (ja) 1997-09-22 1999-06-08 Nippon Steel Corp 半導体装置及びその製造方法
KR100314708B1 (ko) * 1998-07-03 2002-04-24 윤종용 이피롬셀이내장된반도체소자의제조방법
US6261909B1 (en) * 1999-01-05 2001-07-17 Advanced Micron Devices, Inc. Semiconductor device having ultra shallow junctions and a reduced channel length and method for making same

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