JP3963023B2 - 半導体集積装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積装置の製造方法に関し、とりわけ積み上げ拡散層を具備するＭＯＳＦＥＴ装置や化合物半導体ＦＥＴ装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＮＭＯＳＦＥＴや、ＰＭＯＳＦＥＴ、あるいは相補型のＣＭＯＳＦＥＴといったＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと総称する）をはじめ、ＧａＡｓＦＥＴに代表される化合物半導体ＦＥＴは、高集積度となるにつれてスケーリング法則にしたがう構成部分の微細化が進行している。
ＭＯＳＦＥＴのソース、ドレイン拡散層の領域を小さく形成する場合、コンタクトホールを拡散層上の好ましい位置に形成させるべく、フォトレジストの合わせマージンを同時に小さくすることが求められている。
【０００３】
また、例えばＭＯＳＦＥＴにおいて素子を微細化するにつれて、短チャネル効果が顕著になるが、こうした短チャネル効果を抑制するため、ソース、ドレイン拡散層を浅くする構成が効果的とされている。
例えばソース、ドレイン拡散層の接合深さを浅く形成するため、イオン注入工程ののち、エキシマレーザ光を照射して加熱するエキシマレーザアニール処理を行う方法が提案されている。これによれば、エキシマレーザ光をウエハーに照射すると、ウエハーはその極表層だけが短時間に加熱されることで、浅い接合が形成される。
【０００４】
また、ソース、ドレイン拡散層を浅く形成させるとともに、ソース、ドレイン拡散層を低抵抗化することが好ましい。その方法として従来、ソース、ドレイン拡散層の表層に例えばチタンのような高融点金属による金属シリサイド層（ＴｉＳｉ2 層）を形成するサリサイドプロセスが開示されている（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＯＲＯＮ ＤＥＶＩＣＥ Ｖｏｌ．３８、ＮＯ．２、ＦＥＢ １９９１）。
この方法は、ソース、ドレイン拡散層の表層にチタンとシリコンとの化合物を生成させて、ソース、ドレイン拡散層の低抵抗化を図るものである。
【０００５】
さらに、半導体素子の微小化にともなう短チャネル効果で生じるパンチスルーを防止するために、レトログレードウエルを採用し、チャネルよりも若干深い部分の不純物濃度を濃くする加工が知られている。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記のように微小化が進むＭＯＳＦＥＴの微小ソース、ドレイン拡散層上にコンタクトホールを形成する際に、フォトレジストの合わせマージンを小さく構成するには技術的およびコスト的に難があった。
このためソース、ドレイン拡散層が小さく、一方、フォトレジストの合わせマージンが大であると、コンタクトホールが拡散層以外の領域に形成されるおそれがあり、拡散層とコンタクト間の良好な導通が得られないばかりか、層間絶縁膜のエッチングが素子分離絶縁膜上の位置で開始されると、コンタクトホール形成にともない素子分離絶縁膜までがエッチングされてしまい、電流リークが発生するという不都合が生じる。
【０００７】
また、ＭＯＳＦＥＴの素子の微細化につれて顕著になる短チャネル効果の抑制には、前記のようにソース、ドレイン拡散層を浅く構成することが効果的であるが、ＭＯＳＦＥＴのソース、ドレイン拡散層を浅い拡散層で形成すると、ソース、ドレイン拡散層の抵抗値が高くなり、このためＭＯＳトランジスタの電流駆動機能が低下するという問題が発生する。すなわち、ソース、ドレイン拡散層を浅く構成する（接合深さを浅くする）ことと、ソース、ドレイン拡散層の抵抗値を下げることはトレードオフにあり、両立させるには困難が伴う。
【０００８】
例えば前記のエキシマレーザアニール処理は高温アニール処理であるから、高速熱アニーリング（ＲＴＡ）処理に比して良好な結晶がソース、ドレイン拡散層に形成され、これによってソース、ドレイン拡散層は若干、低抵抗となるものの、実用的な低抵抗値を実現するには限界があった。
【０００９】
また、ソース、ドレイン拡散層を低抵抗化する方法として開示された、高融点金属による金属シリサイド層（ＴｉＳｉ2 層）を形成するサリサイドプロセスによれば、ソース、ドレイン拡散層を低抵抗化できるものの、チタンシリサイド層が突き抜ける状態となりやすく、これによる電流リークが発生する難点があった。このためソース、ドレイン拡散層の深さを、チタンシリサイド層が突き抜けない程度に深くしなければならず、よってソース、ドレイン拡散層を浅く構成するのに限界があった。
このように、従来の方法および構成は、ソース、ドレイン拡散層を薄く、しかも低抵抗に形成するのにいずれも難があった。
【００１０】
また、従来の製造方法では、ＭＯＳＦＥＴのチャネル中へ不純物を注入する際には、チャネル以外の部分へも同時に不純物が注入される。したがって、短チャネル効果で生じるパンチスルーを防止するために、チャネルよりも若干深い部分の不純物濃度を濃くする場合、従来の製造方法ではソース、ドレイン拡散層中にもこの加工が同時に施されることになる。これにより、ソース、ドレイン底部の接合付近の不純物濃度が変化する結果、ソース、ドレインが必要以上に浅く変化してしまい、前記のようなリーク電流発生の原因となるという不都合があった。このように、従来の製造方法ではチャネル中の不純物プロファイルと、ソース、ドレインにおける不純物プロファイルとをそれぞれ個別に制御することが困難であった。
【００１１】
また、不純物注入時に発生する結晶欠陥によって増速拡散が顕著となる場合には、高濃度の注入不純物が増速拡散してチャネルまで至り、チャネルの不純物濃度を変化させて、トランジスタ特性を劣化させるという欠点もあった。
【００１２】
さらにまた、従来の製造方法ではゲート電極の加工はリソグラフィー技術によりなされているが、こうした技術によるとレジスト成形時の最小加工線幅は露光装置の光の波長により決定される。
したがって、リソグラフィー技術により成形されたレジストをマスクとしてゲート電極を製造すると、その最小線幅が制限されるという問題があった。
【００１３】
本発明は従来技術の前記のような課題や欠点を解決するためなされたもので、その目的は微小化された半導体集積装置へのコンタクト形成が容易になされ、拡散層を浅く、かつ低抵抗とするとともに、チャネルへの注入制御が容易になされる、積み上げ拡散層を具備する半導体集積装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記課題を解決するため本発明に係る半導体集積装置の製造方法は、複数の素子分離絶縁膜の形成工程および前記素子分離絶縁膜間の領域に不純物注入によりウエルを形成させる工程を含む半導体集積装置の製造方法であって、前記ウエル形成後に、素子分離絶縁膜上まで広がる積み上げ拡散層の形成領域を除いた他の領域に絶縁膜を形成する工程と、前記絶縁膜が形成されない領域内の基板への不純物注入による拡散層の形成工程と、前記拡散層上への堆積層の形成工程と、前記積み上げ拡散層形成領域以外の領域の絶縁膜をストッパーとして前記堆積層を研磨し、積み上げ拡散前層を形成する工程と、前記積み上げ拡散前層に隣接し、ゲート領域にある絶縁膜を除去する工程と、前記積み上げ拡散前層の側壁にサイドウオール絶縁膜を形成する工程と、前記サイドウオール絶縁膜が形成する空隙部下端の基板内のチャネル部分への不純物注入工程と、前記サイドウオール絶縁膜が形成する空隙部下端の基板の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上へのゲート堆積層の形成工程と、前記積み上げ拡散層形成領域以外の領域の絶縁膜および前記サイドウオール絶縁膜をストッパーとして前記ゲート堆積層を研磨し、極材を形成する工程と、前記積み上げ拡散前層および前記極材に不純物を注入して積み上げ拡散層およびゲート電極を形成する工程からなる。
【００１５】
したがって、前記の半導体集積装置の製造方法によれば、積み上げ拡散層の形成領域外に形成された絶縁膜がマスクとなり、基板へ不純物注入されて拡散層が形成され、この拡散層上に形成された堆積層が研磨されて積み上げ拡散前層になり、ついでこの積み上げ拡散前層の側壁に形成されたサイドウオール絶縁膜がマスクとなり、チャネル部分へ不純物注入され、このチャネル上にゲート絶縁膜が設けられ、このゲート絶縁膜上に形成されたゲート堆積層が研磨されて極材になり、ついで積み上げ拡散前層および極材に不純物が注入されて積み上げ拡散層およびゲート電極が形成される。
【００１６】
このように、積み上げ拡散層およびゲート電極の形成が研磨によりなされることで、ゲート段差が同時に除去される。
また、サイドウオール壁寸法の調整により、形成されるゲート長の制御がなされ、よってリソグラフィー技術によるレジスト線幅の限界最小値以下にゲート電極が整形される。
【００１７】
積み上げ拡散層およびゲート電極を形成する工程に続いてさらに、積み上げ拡散層上およびゲート電極上に高融点金属シリサイド層が形成される場合は、寄生抵抗値が低く抑えられ、リーク電流発生が抑えられる。
【００１８】
また本発明に係る半導体集積装置の製造方法が、積み上げ拡散層やゲート電極を結晶、または多結晶または非晶質からなるシリコン膜で形成するものである場合は、安定した導電性が低コストで実現される。
【００１９】
さらに本発明に係る半導体集積装置の製造方法が、積み上げ拡散前層を高融点金属により形成する場合は、シリサイド化反応工程を伴うことなしに、積み上げ拡散層の低抵抗化がなされる。
【００２０】
さらに本発明に係る半導体集積装置の製造方法は、ゲート電極を備える半導体集積装置の製造方法であって、ゲート領域を覆う構成層の、ゲート電極が形成される部分を開口して溝を設ける工程と、前記溝の側壁へサイドウオールを設ける工程と、前記サイドウオールが形成する空隙部にゲート電極を埋設する工程を、前記の順序で含む。
この構成により、サイドウオール幅を変化させることで任意の微小ゲート長が形成される。
【００２１】
本発明に係る半導体集積装置の製造方法によって製造された半導体集積装置は、基板内に素子領域を形成させる複数個の素子分離絶縁部を備え、かつ前記素子領域内にキャリアのソース領域およびドレイン領域を備える半導体集積装置であって、前記ソース領域あるいはドレイン領域の一方に接して上方に積み上げられ、前記素子分離絶縁部上にいたる位置まで展開される、導電性の展開層を備える。
【００２２】
本発明に係る半導体集積装置の製造方法によって製造された半導体集積装置が電界効果半導体集積装置であり、前記素子分離絶縁部として素子分離絶縁膜が適用され、前記ソース領域およびドレイン領域としてソース拡散層およびドレイン拡散層が適用され、前記展開層として積み上げ拡散層が適用されている場合、あるいは特に電界効果半導体集積装置がシリコン系基板によるＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ、あるいは相補形ＭＯＳＦＥＴのいずれかである場合、微細化に伴い小面積になったソース拡散層およびドレイン拡散層へのコンタクトが積み上げ拡散層を介してなされ、フォトレジストの大きな合わせマージンが確保されて、ソース、ドレイン領域にコンタクトが確実に形成される。
【００２３】
本発明にかかる半導体集積装置の製造方法によって製造された電界効果半導体集積装置が化合物半導体を基板とする場合は、超高周波領域に適用可能な微小半導体集積装置が実現される。
とりわけ前記展開層あるいは前記積み上げ拡散層上に、金属系の高融点層が形成された構成であれば、寄生抵抗の増大が防止される。
【００２４】
また、本発明に係る半導体集積装置の製造方法によって製造された半導体集積装置は、シリコン系基板内に素子領域を形成させる複数個の素子分離絶縁膜を備え、かつ前記素子領域内にキャリアのソース拡散層およびドレイン拡散層と、前記ソース拡散層およびドレイン拡散層に連接されるチャネルを備えるＭＯＳＦＥＴ集積装置であって、前記チャネル内のみに、トランジスタ特性を調整する不純物が注入されて構成される。
この構成により、チャネルの不純物プロファイルがソース拡散層およびドレイン拡散層の不純物プロファイルとは独立に制御形成され、ソース拡散層およびドレイン拡散層に影響を及ぼすことなく、デバイス特性の調整がなされる。
【００２５】
【発明の実施の形態】
以下、この発明の実施の形態を添付図面に基づいて説明する。
図１は、本発明に係る半導体集積装置の一実施形態で、配線工程が施される以前の段階にある半導体集積装置Ｓを説明する断面模式図である。
図１に示されるように、本発明に係る半導体集積装置Ｓは、積み上げ拡散層を具備することを特徴とするものであり、シリコン基板による半導体基板１表面にＬＯＣＯＳ法を用いて形成された複数個の素子分離絶縁膜（素子分離絶縁部）の、隣接する２個の素子分離絶縁膜２Ａ、２Ｂ間に素子領域Ｒ３が形成されている。
【００２６】
半導体基板１内の、２個の素子分離絶縁膜２Ａ、２Ｂ間の下方の素子領域Ｒ３内にウエル３が形成され、半導体基板１表面の、２個の素子分離絶縁膜２Ａ、２Ｂ間には、素子分離絶縁膜２から間隔をおいてゲート絶縁膜１０が形成され、このゲート絶縁膜１０に接して上方にゲート電極１２が配設されている。ゲート電極１２の外周に接してサイドウオール絶縁膜９Ａ、９Ｂが形成されている。
【００２７】
ウエル３内の、素子分離絶縁膜２Ａからゲート絶縁膜１０の若干手前に至る領域には、ソース拡散層（ソース領域）５Ａが形成され、またウエル３内の、素子分離絶縁膜２Ｂからゲート絶縁膜１０の若干手前に至る領域には、ドレイン拡散層（ドレイン領域）５Ｂが形成されている。さらにソース拡散層５Ａ、ドレイン拡散層５Ｂからゲート絶縁膜１０にいたり突出した低濃度不純物注入領域６Ａ、６Ｂが形成され、低濃度不純物注入領域６Ａ、６Ｂ間にはチャネル２０が形成されている。
【００２８】
チャネル２０内の不純物の濃度は、しきい電圧等のデバイス特性を所望の値にするよう調整されている。この不純物濃度は、ソース拡散層５Ａの不純物濃度あるいはドレイン拡散層５Ｂの不純物濃度と別個に、独立した値に調整されている。
【００２９】
素子分離絶縁膜２Ａ上には絶縁膜４Ａが堆積され、この絶縁膜４Ａから、素子分離絶縁膜２Ａならびにソース拡散層５Ａに沿ってサイドウオール絶縁膜９Ａにいたる空間を埋めて、積み上げ拡散層（展開層）１８Ａが形成されている。
積み上げ拡散層１８Ａは、ソース拡散層５ＡとＲ１で示される領域で接続される。したがってＲ１よりも、絶縁膜４Ａからサイドウオール絶縁膜９Ａにいたる、Ｒ２で示される領域が大きく構成されている。
【００３０】
同様に、素子分離絶縁膜２Ｂ上には絶縁膜４Ｂが堆積され、この絶縁膜４Ｂから、素子分離絶縁膜２Ｂならびにドレイン拡散層５Ｂに沿ってサイドウオール絶縁膜９Ｂにいたる空間を埋めて、積み上げ拡散層（展開層）１８Ｂが形成されている。
【００３１】
したがって、ソース拡散層５Ａと接続されるコンタクトホールは、より面積の広い領域Ｒ２に接続されればよく、よってフォトレジストの位置合わせマージンが大となって、素子の微小化によりソース拡散層５Ａ面積の微小化が為されても、コンタクトホール形成が容易になされる。ドレイン拡散層５Ｂと接続されるコンタクトホールについても同様である。
【００３２】
さらに、ゲート電極１２は、サイドウオール絶縁膜９Ａ、９Ｂの寸法の調節により任意の寸法に形成することができるから、リソグラフィー技術によるレジスト線幅の限界最小値以下にゲート電極１２を整形することができる。
【００３３】
つぎに本発明に係る半導体集積装置の製造方法を、図２〜図１３に基づいて説明する。
本発明に係る半導体集積装置の製造方法は、第１工程として、図２に示されるように、半導体基板であるウエハー１、例えばシリコンウエハー上に、素子分離絶縁膜２をＬＯＣＯＳ法を用いて形成する。ＬＯＣＯＳ膜厚は例えば３００ｎｍに調整して素子分離する。
【００３４】
つぎに第２工程としてウエルインプランテーションを施し、図３のようにウエル３を形成する。
【００３５】
第３工程として、ウエハー１全面に例えばシリコン酸化膜を例えば１５０ｎｍ程度、ＣＶＤ法等により堆積し、この堆積したシリコン酸化膜の、後述する積み上げ拡散層を形成する部分のみを、リソグラフィー技術およびドライエッチング技術等を用いて図４に示されるように除去して、絶縁膜４Ａ、４Ｂ、４Ｃとする。絶縁膜４Ｃが、ゲート領域を覆う構成層となる。
【００３６】
第４工程として、図５に示されるように、前記第３工程で形成した絶縁膜４Ａ、４Ｂ、４Ｃをインプランテーションマスクとして、あるいはこれら絶縁膜４Ａ〜４Ｃに前記第３工程で重畳させたドライエッチング用レジストを加えてインプランテーションマスクとし、ソース、ドレイン拡散層形成のための不純物注入をイオン注入法により行う。例えばＮＭＯＳの場合、Ａｓを５０ＫｅＶ程度のエネルギーでインプランテーションし、ＰＭＯＳの場合はＢＦ2 を２０ＫｅＶ程度のエネルギーでインプランテーションし、ソース、ドレイン拡散層５Ａ、５Ｂをそれぞれ形成する。
【００３７】
このとき、ホットキャリアによるトランジスタ特性の劣化を回避するために、ドレイン端での電界を緩和するための低濃度の不純物注入領域を設けることも可能である。この場合は、斜め方向から低濃度のインプランテーションを行い、ソース、ドレイン端に低濃度不純物注入領域６（図６に示される）が形成されるようにする。
【００３８】
つぎに第５工程として、図７に示されるように、ウエハー１上の全面に、積み上げ拡散層形成のため例えばポリシリコン（堆積層）７をＣＶＤ法等により堆積させる。堆積させるポリシリコン７の膜厚は、前記第３工程で形成された絶縁膜４Ａ〜４Ｃの段差を埋め込む程度であり、例えば２００ｎｍ程度を堆積させる。
【００３９】
第６工程として、図８に示されるように、前記第３工程で形成した絶縁膜４Ａ〜４Ｃをストッパーとして、前記第５工程で堆積させたポリシリコン７を研磨し、積み上げ拡散前層８Ａ、８Ｂを形成する。
【００４０】
第７工程として、図９に示されるように、前記第３工程にて形成した、ゲート電極形成部分にある絶縁膜４Ｃのみを、リソグラフィー技術およびドライあるいはウエットエッチング技術により除去する。
【００４１】
第８工程として、図１０に示されるように、積み上げ拡散前層８Ａ、８Ｂの側壁に、例えばシリコン酸化膜からなるサイドウオール絶縁膜９Ａ、９Ｂをエッチバック法により形成する。この場合、形成されるサイドウオール絶縁膜９Ａ、９Ｂの幅によってゲート長Ｌｔが決定されるが、このゲート長Ｌｔが実効ゲート長Ｌｅよりも小さくならないようにする。例えばサイドウオール幅を０．１５μ程度形成する。
【００４２】
第９工程として、前記第６工程で形成した積み上げ拡散前層８Ａ、８Ｂをインプランテーションマスクとして、チャネル部分にのみ不純物注入し、パンチスルーの抑制およびしきい電圧の調節を行う。
【００４３】
つぎに第１０工程として、図１１に示されるように、ゲート電極の形成部分に熱酸化等によりゲート絶縁膜１０を例えば６ｎｍ程度形成する。
【００４４】
つぎに第１１工程として、図１２に示されるように、ウエハー１上全面にゲート電極形成のための例えばポリシリコン（ゲート堆積層）１１をＣＶＤ法等により堆積する。堆積するポリシリコン１１の膜厚は、前記第６工程で形成した積み上げ拡散前層８Ａ、８Ｂの段差を埋め込めればよく、例えば２００ｎｍ程度堆積する。
【００４５】
つぎに第１２工程として、図１３に示されるように、絶縁膜４Ａ、４Ｂおよび前記第８工程にて形成したサイドウオール絶縁膜９Ａ、９Ｂをストッパーとして、前記第１１工程にて堆積したポリシリコン１１を研磨し、極材２２を形成する。
このとき、研磨特性であるＤｉｓｈｉｎｇ効果で、サイドウオール絶縁膜９Ａ、９Ｂも若干研磨され、後に形成される積み上げ拡散層とゲート電極間の絶縁分離が効果的になされる。
【００４６】
つぎに第１３工程として、積み上げ拡散前層８Ａ、８Ｂおよび極材２２への不純物注入を行う。例えばＮＭＯＳの場合は砒素Ａｓを５０ＫｅＶ程度、ＰＭＯＳの場合は硼素Ｂを５ＫｅＶ程度のエネルギーでイオン注入する。
【００４７】
第１４工程で、前記第１３工程までに注入した不純物の活性化アニーリングを行う。活性化アニーリングは例えば高速熱アニーリング（ＲＴＡ）により摂氏１０００度で１０秒程度行う。
これにより、積み上げ拡散前層８Ａ、８Ｂが積み上げ拡散層１８Ａ、１８Ｂとなり、また極材２２がゲート電極１２となって、前記図１に示されるような半導体集積装置Ｓが製造される。これ以降の工程は、従来と同様に層間絶縁膜、コンタクト、配線等を形成し、ＭＯＳトランジスタを製造する。
【００４８】
図１４〜図１６は、別の実施形態を示す。前記実施形態の第１３工程までは同様であり、説明を省略する。
第１工程として、図１４に示されるように、ウエハー１上全面にチタン膜１３を例えば３０ｎｍ程度、スパッタ法により堆積する。
【００４９】
第２工程として、図１５に示されるように、これに摂氏６００度程度の第１の熱処理を行い、積み上げ拡散層１８Ａ、１８Ｂおよびゲート電極１２上でのみシリサイド化反応させ、Ｃ４９チタンシリサイド１４を形成させる。
【００５０】
第３工程として、図１６に示されるように、積み上げ拡散層１８Ａ、１８Ｂ上およびゲート電極１２上以外での未反応チタンを例えばアンモニア過水を用いたウエットエッチング法により除去し、続いてＣ４９チタンシリサイド１４をＣ５４チタンシリサイド１５に相転移させるための摂氏８００度程度の第２の熱処理を行う。
【００５１】
これ以降の工程は、従来と同様に層間絶縁膜、コンタクト、配線等を形成し、ＭＯＳトランジスタを製造する。
【００５２】
前記の製造方法によれば、ゲート領域が絶縁膜でマスクされた状態で不純物注入がなされ、ソース、ドレイン拡散層が形成される。よって拡散層形成時の不純物注入が、チャネルになされることがない。ソース、ドレイン拡散層が形成された後、堆積層が形成され、これが研磨されて積み上げ拡散前層となるが、この段階でソース、ドレイン拡散層は内部に封じこまれ、以降のイオン注入等に影響されなくなる。ついでこの積み上げ拡散前層の側壁にサイドウオール絶縁膜が形成された後に、チャネル部分へ不純物が注入され、しきい電圧等のデバイス特性が作り込まれるが、ソース、ドレイン拡散層は外部から閉ざされているゆえ、この不純物注入操作でソース、ドレイン拡散層が影響を受けることがない。
【００５３】
この結果、コンタクトホール形成のための十分な位置合わせマージンを確保でき、積み上げ拡散層へコンタクトホールを容易に形成できることによって、ソース、ドレイン拡散層への良好なコンタクトが可能になる。
また、ソース、ドレイン拡散層を必要以上に浅くせず、かつ不純物の増速拡散が防止され、トランジスタ特性が劣化せず、パンチスルーが抑制される。
【００５４】
前記は本発明の一実施形態であるが、本発明はこれに限定されるものではなく、その他の構成が可能である。
例えば、前記実施形態では、積み上げ拡散層をポリシリコンにより構成したが、研磨における絶縁膜との選択比が確保可能な材料であれば高融点金属を用いることもできる。
【００５５】
さらに、ＣＭＯＳトランジスタ製造においても本発明を適用できる。ＣＭＯＳトランジスタについては、リソグラフィー技術を用いて不純物注入をＮＭＯＳとＰＭＯＳのそれぞれに対して形成すればよい。
【００５６】
また、前記第３工程および第８工程で用いた絶縁膜も、シリコン酸化膜に限定されるものではなく、シリコン窒化膜等の絶縁膜を用いることができる。
【００５７】
さらに、素子分離に用いた絶縁膜も、前記実施形態ではＬＯＣＯＳ法で形成しているが、トレンチ法等の他の素子分離技術を適用してもよい。
【００５８】
シリサイド形成に用いた高融点金属もチタンに限定されるものではなく、例えばコバルト、ニッケル、白金系等の高融点金属を適用してもよい。
【００５９】
【発明の効果】
本発明に係る半導体集積装置の製造方法により製造された半導体集積装置は、ソース領域あるいはドレイン領域に接触する導電性の展開層を上方に積み上げ、素子分離絶縁部上にいたる位置まで展開して形成することで、微細化に伴い面積が減少した拡散層へのコンタクトホール形成のための合わせマージン減少が防止できる。
すなわち、拡散層に接触する面積Ｒ１よりも大きい面積Ｒ２の展開層を形成することにより、十分な位置合わせマージンを確保でき、展開層上へコンタクトホールを容易に形成できることによって、ソース、ドレイン領域への良好なコンタクトを実現することが可能になる。
【００６０】
本発明に係る半導体集積装置の製造方法により製造された電界効果半導体集積装置は、積み上げ拡散層を素子分離絶縁膜上まで広げて形成することで、微小な拡散層へのコンタクトホール形成のためのリソグラフィー工程における、十分な位置合わせマージンを確保できる。
【００６１】
本発明に係る半導体集積装置の製造方法により製造された電界効果半導体集積装置は、シリコン系基板によるＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ、あるいは相補形ＭＯＳＦＥＴであるから、ＭＯＳＦＥＴ全般に対して前記本発明の効果を実現できる。
【００６２】
本発明に係る半導体集積装置の製造方法により製造された電界効果半導体集積装置は、化合物半導体を基板とするものであるから、化合物半導体ＦＥＴ全般に対して前記本発明の効果を実現できる。
【００６３】
本発明に係る半導体集積装置の製造方法により製造された半導体集積装置は、積み上げ拡散層上に高融点シリサイドが形成される構成であるから、寄生抵抗の増大を防止できるという効果がある。
【００６４】
本発明に係る半導体集積装置の製造方法により製造された半導体集積装置は、ソース拡散層およびドレイン拡散層に連接されるチャネルを備えるＭＯＳＦＥＴのチャネル内のみに、自己整合的にトランジスタ特性を調整する不純物が注入されているので、パンチスルーストッパーやしきい電圧の作り込みが高精度でなし得、しかも不純物注入がソース拡散層およびドレイン拡散層に及ぶことがないから、よってこれら拡散層深さの過度の減少や、それに伴うリーク電流の増加を排除できる。さらにチャネル中への不純物の増速拡散に伴うデバイス特性の劣化を防止できる。
【００６５】
本発明に係る半導体集積装置の製造方法は、ゲート領域を覆う構成層の、ゲート電極が形成される部分を開口して溝を設ける工程と、溝の側壁へサイドウオールを設ける工程と、サイドウオールが形成する空隙部にゲート電極を埋設する工程を、この順序で実施するものであるから、ゲート電極形成におけるその最小線幅（ゲート長）がリソグラフィーの解像限界に依存するのを防止し、解像限界以下のゲート長の半導体の製造を可能にしている。これによりＬＳＩの高速化、低消費電力化が可能となる。
【００６６】
本発明に係る半導体集積装置の製造方法は、積み上げ拡散層の形成領域外に絶縁膜を形成ののち、この絶縁膜をマスクに基板へ不純物注入して拡散層を形成させ、この拡散層上へ堆積層を形成ののち、研磨して積み上げ拡散前層とし、ついで積み上げ拡散前層の側壁にサイドウオール絶縁膜を形成させて、チャネル部分へ不純物を注入し、チャネル上にゲート絶縁膜を設け、さらにゲート堆積層を形成ののち、これを研磨して極材を形成し、ついで積み上げ拡散前層および極材に不純物を注入して積み上げ拡散層およびゲート電極を形成するものであるから、この製造方法により上記の半導体集積装置が製造可能になる。
【００６７】
さらに、積み上げ拡散層およびゲート電極を研磨により形成するものであるから、同時にゲート段差を除去することが可能になる。このため、コンタクトホール、アルミ配線等の層間プロセスにおけるリソグラフィー工程での焦点深度の条件が緩和され、よってより微細な加工を可能にする。
【００６８】
また、サイドウオール壁によりゲート長を制御できるので、ソース、ドレイン拡散層形成時の、不純物の横方向拡散により決定される実効ゲート長に対しゲート長を単独に制御でき、従来技術で同じゲート長の半導体を製造する場合に比して、ゲート容量を小さくできる。これによってゲート遅延を減少でき、高速かつ低消費電力の半導体装置の製造が可能になるという利点がある。
【００６９】
本発明に係る半導体集積装置の製造方法は、積み上げ拡散層およびゲート電極を形成する工程に続いて積み上げ拡散層上およびゲート電極上に高融点金属シリサイド層を形成するものであるから、この製造方法により上記の半導体集積装置が製造可能になる。
【００７０】
本発明に係る半導体集積装置の製造方法は、結晶、または多結晶または非晶質からなるシリコン膜で積み上げ拡散層やゲート電極を形成させるものであるから、低コストで安定した導電性を実現できる。
【００７１】
本発明に係る半導体集積装置の製造方法は、高融点金属により積み上げ拡散前層を形成するものであるから、シリサイド化反応工程を伴うことなしに、積み上げ拡散層の低抵抗化ができるので、より簡略なプロセスで半導体集積装置の製造ができ、コストおよび時間の節約ができる。
【００７２】
さらに、本発明にかかる製造方法は従来の半導体製造ラインで容易に実施可能であるから、コストの大幅な上昇を伴わうことなく、その効果を得ることができるという利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体集積装置の一実施形態の断面模式図である。
【図２】本発明に係る半導体集積装置の製造方法の一実施形態の、素子分離形成を示す断面図である。
【図３】図２に示す半導体集積装置の製造方法のウエル形成を示す断面図である。
【図４】図２に示す半導体集積装置の製造方法の、積み上げ拡散層以外の領域への絶縁膜形成を示す断面図である。
【図５】図２に示す半導体集積装置の製造方法のソース、ドレイン拡散層形成を示す断面図である。
【図６】図２に示す半導体集積装置の製造方法の、低濃度不純物注入領域形成を示す断面図である。
【図７】図２に示す半導体集積装置の製造方法の、積み上げ拡散層形成の為のポリシリコン堆積を示す断面図である。
【図８】図２に示す半導体集積装置の製造方法の積み上げ拡散前層形成を示す断面図である。
【図９】図２に示す半導体集積装置の製造方法のゲート領域の絶縁膜の除去を示す断面図である。
【図１０】図２に示す半導体集積装置の製造方法のサイドウオール絶縁膜形成を示す断面図である。
【図１１】図２に示す半導体集積装置の製造方法のゲート絶縁膜形成を示す断面図である。
【図１２】図２に示す半導体集積装置の製造方法のゲート電極形成の為のポリシリコン堆積を示す断面図である。
【図１３】図２に示す半導体集積装置の製造方法の極材を示す断面図である。
【図１４】本発明に係る半導体集積装置の製造方法の別の実施形態における、チタン膜形成を示す断面図である。
【図１５】図１４に示す半導体集積装置の製造方法の、Ｃ４９チタンシリサイド形成を示す断面図である。
【図１６】図１４に示す半導体集積装置の製造方法の、Ｃ５４チタンシリサイド形成を示す断面図である。
【符号の説明】
Ｓ……半導体集積装置、１……ウエハー（半導体基板）、２……素子分離絶縁膜（素子分離絶縁部）、３……ウエル、４Ａ、４Ｂ……絶縁膜、５Ａ……ソース拡散層（ソース領域）、５Ｂ……ドレイン拡散層、６Ａ、６Ｂ……低濃度不純物注入領域、７……ポリシリコン（堆積層）、９Ａ、９Ｂ……サイドウオール絶縁膜、１０……ゲート絶縁膜、１２……ゲート電極、１３……チタン膜、１４……Ｃ４９チタンシリサイド、１５……Ｃ５４チタンシリサイド、１８Ａ、１８Ｂ……積み上げ拡散層（展開層）、１１……ポリシリコン（ゲート堆積層）、２０……チャネル、２２……極材、Ｒ１、Ｒ２……積み上げ拡散層寸法、Ｒ３……素子領域。
【発明の属する技術分野】
本発明は、半導体集積装置の製造方法に関し、とりわけ積み上げ拡散層を具備するＭＯＳＦＥＴ装置や化合物半導体ＦＥＴ装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＮＭＯＳＦＥＴや、ＰＭＯＳＦＥＴ、あるいは相補型のＣＭＯＳＦＥＴといったＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと総称する）をはじめ、ＧａＡｓＦＥＴに代表される化合物半導体ＦＥＴは、高集積度となるにつれてスケーリング法則にしたがう構成部分の微細化が進行している。
ＭＯＳＦＥＴのソース、ドレイン拡散層の領域を小さく形成する場合、コンタクトホールを拡散層上の好ましい位置に形成させるべく、フォトレジストの合わせマージンを同時に小さくすることが求められている。
【０００３】
また、例えばＭＯＳＦＥＴにおいて素子を微細化するにつれて、短チャネル効果が顕著になるが、こうした短チャネル効果を抑制するため、ソース、ドレイン拡散層を浅くする構成が効果的とされている。
例えばソース、ドレイン拡散層の接合深さを浅く形成するため、イオン注入工程ののち、エキシマレーザ光を照射して加熱するエキシマレーザアニール処理を行う方法が提案されている。これによれば、エキシマレーザ光をウエハーに照射すると、ウエハーはその極表層だけが短時間に加熱されることで、浅い接合が形成される。
【０００４】
また、ソース、ドレイン拡散層を浅く形成させるとともに、ソース、ドレイン拡散層を低抵抗化することが好ましい。その方法として従来、ソース、ドレイン拡散層の表層に例えばチタンのような高融点金属による金属シリサイド層（ＴｉＳｉ2 層）を形成するサリサイドプロセスが開示されている（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＯＲＯＮ ＤＥＶＩＣＥ Ｖｏｌ．３８、ＮＯ．２、ＦＥＢ １９９１）。
この方法は、ソース、ドレイン拡散層の表層にチタンとシリコンとの化合物を生成させて、ソース、ドレイン拡散層の低抵抗化を図るものである。
【０００５】
さらに、半導体素子の微小化にともなう短チャネル効果で生じるパンチスルーを防止するために、レトログレードウエルを採用し、チャネルよりも若干深い部分の不純物濃度を濃くする加工が知られている。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記のように微小化が進むＭＯＳＦＥＴの微小ソース、ドレイン拡散層上にコンタクトホールを形成する際に、フォトレジストの合わせマージンを小さく構成するには技術的およびコスト的に難があった。
このためソース、ドレイン拡散層が小さく、一方、フォトレジストの合わせマージンが大であると、コンタクトホールが拡散層以外の領域に形成されるおそれがあり、拡散層とコンタクト間の良好な導通が得られないばかりか、層間絶縁膜のエッチングが素子分離絶縁膜上の位置で開始されると、コンタクトホール形成にともない素子分離絶縁膜までがエッチングされてしまい、電流リークが発生するという不都合が生じる。
【０００７】
また、ＭＯＳＦＥＴの素子の微細化につれて顕著になる短チャネル効果の抑制には、前記のようにソース、ドレイン拡散層を浅く構成することが効果的であるが、ＭＯＳＦＥＴのソース、ドレイン拡散層を浅い拡散層で形成すると、ソース、ドレイン拡散層の抵抗値が高くなり、このためＭＯＳトランジスタの電流駆動機能が低下するという問題が発生する。すなわち、ソース、ドレイン拡散層を浅く構成する（接合深さを浅くする）ことと、ソース、ドレイン拡散層の抵抗値を下げることはトレードオフにあり、両立させるには困難が伴う。
【０００８】
例えば前記のエキシマレーザアニール処理は高温アニール処理であるから、高速熱アニーリング（ＲＴＡ）処理に比して良好な結晶がソース、ドレイン拡散層に形成され、これによってソース、ドレイン拡散層は若干、低抵抗となるものの、実用的な低抵抗値を実現するには限界があった。
【０００９】
また、ソース、ドレイン拡散層を低抵抗化する方法として開示された、高融点金属による金属シリサイド層（ＴｉＳｉ2 層）を形成するサリサイドプロセスによれば、ソース、ドレイン拡散層を低抵抗化できるものの、チタンシリサイド層が突き抜ける状態となりやすく、これによる電流リークが発生する難点があった。このためソース、ドレイン拡散層の深さを、チタンシリサイド層が突き抜けない程度に深くしなければならず、よってソース、ドレイン拡散層を浅く構成するのに限界があった。
このように、従来の方法および構成は、ソース、ドレイン拡散層を薄く、しかも低抵抗に形成するのにいずれも難があった。
【００１０】
また、従来の製造方法では、ＭＯＳＦＥＴのチャネル中へ不純物を注入する際には、チャネル以外の部分へも同時に不純物が注入される。したがって、短チャネル効果で生じるパンチスルーを防止するために、チャネルよりも若干深い部分の不純物濃度を濃くする場合、従来の製造方法ではソース、ドレイン拡散層中にもこの加工が同時に施されることになる。これにより、ソース、ドレイン底部の接合付近の不純物濃度が変化する結果、ソース、ドレインが必要以上に浅く変化してしまい、前記のようなリーク電流発生の原因となるという不都合があった。このように、従来の製造方法ではチャネル中の不純物プロファイルと、ソース、ドレインにおける不純物プロファイルとをそれぞれ個別に制御することが困難であった。
【００１１】
また、不純物注入時に発生する結晶欠陥によって増速拡散が顕著となる場合には、高濃度の注入不純物が増速拡散してチャネルまで至り、チャネルの不純物濃度を変化させて、トランジスタ特性を劣化させるという欠点もあった。
【００１２】
さらにまた、従来の製造方法ではゲート電極の加工はリソグラフィー技術によりなされているが、こうした技術によるとレジスト成形時の最小加工線幅は露光装置の光の波長により決定される。
したがって、リソグラフィー技術により成形されたレジストをマスクとしてゲート電極を製造すると、その最小線幅が制限されるという問題があった。
【００１３】
本発明は従来技術の前記のような課題や欠点を解決するためなされたもので、その目的は微小化された半導体集積装置へのコンタクト形成が容易になされ、拡散層を浅く、かつ低抵抗とするとともに、チャネルへの注入制御が容易になされる、積み上げ拡散層を具備する半導体集積装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記課題を解決するため本発明に係る半導体集積装置の製造方法は、複数の素子分離絶縁膜の形成工程および前記素子分離絶縁膜間の領域に不純物注入によりウエルを形成させる工程を含む半導体集積装置の製造方法であって、前記ウエル形成後に、素子分離絶縁膜上まで広がる積み上げ拡散層の形成領域を除いた他の領域に絶縁膜を形成する工程と、前記絶縁膜が形成されない領域内の基板への不純物注入による拡散層の形成工程と、前記拡散層上への堆積層の形成工程と、前記積み上げ拡散層形成領域以外の領域の絶縁膜をストッパーとして前記堆積層を研磨し、積み上げ拡散前層を形成する工程と、前記積み上げ拡散前層に隣接し、ゲート領域にある絶縁膜を除去する工程と、前記積み上げ拡散前層の側壁にサイドウオール絶縁膜を形成する工程と、前記サイドウオール絶縁膜が形成する空隙部下端の基板内のチャネル部分への不純物注入工程と、前記サイドウオール絶縁膜が形成する空隙部下端の基板の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上へのゲート堆積層の形成工程と、前記積み上げ拡散層形成領域以外の領域の絶縁膜および前記サイドウオール絶縁膜をストッパーとして前記ゲート堆積層を研磨し、極材を形成する工程と、前記積み上げ拡散前層および前記極材に不純物を注入して積み上げ拡散層およびゲート電極を形成する工程からなる。
【００１５】
したがって、前記の半導体集積装置の製造方法によれば、積み上げ拡散層の形成領域外に形成された絶縁膜がマスクとなり、基板へ不純物注入されて拡散層が形成され、この拡散層上に形成された堆積層が研磨されて積み上げ拡散前層になり、ついでこの積み上げ拡散前層の側壁に形成されたサイドウオール絶縁膜がマスクとなり、チャネル部分へ不純物注入され、このチャネル上にゲート絶縁膜が設けられ、このゲート絶縁膜上に形成されたゲート堆積層が研磨されて極材になり、ついで積み上げ拡散前層および極材に不純物が注入されて積み上げ拡散層およびゲート電極が形成される。
【００１６】
このように、積み上げ拡散層およびゲート電極の形成が研磨によりなされることで、ゲート段差が同時に除去される。
また、サイドウオール壁寸法の調整により、形成されるゲート長の制御がなされ、よってリソグラフィー技術によるレジスト線幅の限界最小値以下にゲート電極が整形される。
【００１７】
積み上げ拡散層およびゲート電極を形成する工程に続いてさらに、積み上げ拡散層上およびゲート電極上に高融点金属シリサイド層が形成される場合は、寄生抵抗値が低く抑えられ、リーク電流発生が抑えられる。
【００１８】
また本発明に係る半導体集積装置の製造方法が、積み上げ拡散層やゲート電極を結晶、または多結晶または非晶質からなるシリコン膜で形成するものである場合は、安定した導電性が低コストで実現される。
【００１９】
さらに本発明に係る半導体集積装置の製造方法が、積み上げ拡散前層を高融点金属により形成する場合は、シリサイド化反応工程を伴うことなしに、積み上げ拡散層の低抵抗化がなされる。
【００２０】
さらに本発明に係る半導体集積装置の製造方法は、ゲート電極を備える半導体集積装置の製造方法であって、ゲート領域を覆う構成層の、ゲート電極が形成される部分を開口して溝を設ける工程と、前記溝の側壁へサイドウオールを設ける工程と、前記サイドウオールが形成する空隙部にゲート電極を埋設する工程を、前記の順序で含む。
この構成により、サイドウオール幅を変化させることで任意の微小ゲート長が形成される。
【００２１】
本発明に係る半導体集積装置の製造方法によって製造された半導体集積装置は、基板内に素子領域を形成させる複数個の素子分離絶縁部を備え、かつ前記素子領域内にキャリアのソース領域およびドレイン領域を備える半導体集積装置であって、前記ソース領域あるいはドレイン領域の一方に接して上方に積み上げられ、前記素子分離絶縁部上にいたる位置まで展開される、導電性の展開層を備える。
【００２２】
本発明に係る半導体集積装置の製造方法によって製造された半導体集積装置が電界効果半導体集積装置であり、前記素子分離絶縁部として素子分離絶縁膜が適用され、前記ソース領域およびドレイン領域としてソース拡散層およびドレイン拡散層が適用され、前記展開層として積み上げ拡散層が適用されている場合、あるいは特に電界効果半導体集積装置がシリコン系基板によるＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ、あるいは相補形ＭＯＳＦＥＴのいずれかである場合、微細化に伴い小面積になったソース拡散層およびドレイン拡散層へのコンタクトが積み上げ拡散層を介してなされ、フォトレジストの大きな合わせマージンが確保されて、ソース、ドレイン領域にコンタクトが確実に形成される。
【００２３】
本発明にかかる半導体集積装置の製造方法によって製造された電界効果半導体集積装置が化合物半導体を基板とする場合は、超高周波領域に適用可能な微小半導体集積装置が実現される。
とりわけ前記展開層あるいは前記積み上げ拡散層上に、金属系の高融点層が形成された構成であれば、寄生抵抗の増大が防止される。
【００２４】
また、本発明に係る半導体集積装置の製造方法によって製造された半導体集積装置は、シリコン系基板内に素子領域を形成させる複数個の素子分離絶縁膜を備え、かつ前記素子領域内にキャリアのソース拡散層およびドレイン拡散層と、前記ソース拡散層およびドレイン拡散層に連接されるチャネルを備えるＭＯＳＦＥＴ集積装置であって、前記チャネル内のみに、トランジスタ特性を調整する不純物が注入されて構成される。
この構成により、チャネルの不純物プロファイルがソース拡散層およびドレイン拡散層の不純物プロファイルとは独立に制御形成され、ソース拡散層およびドレイン拡散層に影響を及ぼすことなく、デバイス特性の調整がなされる。
【００２５】
【発明の実施の形態】
以下、この発明の実施の形態を添付図面に基づいて説明する。
図１は、本発明に係る半導体集積装置の一実施形態で、配線工程が施される以前の段階にある半導体集積装置Ｓを説明する断面模式図である。
図１に示されるように、本発明に係る半導体集積装置Ｓは、積み上げ拡散層を具備することを特徴とするものであり、シリコン基板による半導体基板１表面にＬＯＣＯＳ法を用いて形成された複数個の素子分離絶縁膜（素子分離絶縁部）の、隣接する２個の素子分離絶縁膜２Ａ、２Ｂ間に素子領域Ｒ３が形成されている。
【００２６】
半導体基板１内の、２個の素子分離絶縁膜２Ａ、２Ｂ間の下方の素子領域Ｒ３内にウエル３が形成され、半導体基板１表面の、２個の素子分離絶縁膜２Ａ、２Ｂ間には、素子分離絶縁膜２から間隔をおいてゲート絶縁膜１０が形成され、このゲート絶縁膜１０に接して上方にゲート電極１２が配設されている。ゲート電極１２の外周に接してサイドウオール絶縁膜９Ａ、９Ｂが形成されている。
【００２７】
ウエル３内の、素子分離絶縁膜２Ａからゲート絶縁膜１０の若干手前に至る領域には、ソース拡散層（ソース領域）５Ａが形成され、またウエル３内の、素子分離絶縁膜２Ｂからゲート絶縁膜１０の若干手前に至る領域には、ドレイン拡散層（ドレイン領域）５Ｂが形成されている。さらにソース拡散層５Ａ、ドレイン拡散層５Ｂからゲート絶縁膜１０にいたり突出した低濃度不純物注入領域６Ａ、６Ｂが形成され、低濃度不純物注入領域６Ａ、６Ｂ間にはチャネル２０が形成されている。
【００２８】
チャネル２０内の不純物の濃度は、しきい電圧等のデバイス特性を所望の値にするよう調整されている。この不純物濃度は、ソース拡散層５Ａの不純物濃度あるいはドレイン拡散層５Ｂの不純物濃度と別個に、独立した値に調整されている。
【００２９】
素子分離絶縁膜２Ａ上には絶縁膜４Ａが堆積され、この絶縁膜４Ａから、素子分離絶縁膜２Ａならびにソース拡散層５Ａに沿ってサイドウオール絶縁膜９Ａにいたる空間を埋めて、積み上げ拡散層（展開層）１８Ａが形成されている。
積み上げ拡散層１８Ａは、ソース拡散層５ＡとＲ１で示される領域で接続される。したがってＲ１よりも、絶縁膜４Ａからサイドウオール絶縁膜９Ａにいたる、Ｒ２で示される領域が大きく構成されている。
【００３０】
同様に、素子分離絶縁膜２Ｂ上には絶縁膜４Ｂが堆積され、この絶縁膜４Ｂから、素子分離絶縁膜２Ｂならびにドレイン拡散層５Ｂに沿ってサイドウオール絶縁膜９Ｂにいたる空間を埋めて、積み上げ拡散層（展開層）１８Ｂが形成されている。
【００３１】
したがって、ソース拡散層５Ａと接続されるコンタクトホールは、より面積の広い領域Ｒ２に接続されればよく、よってフォトレジストの位置合わせマージンが大となって、素子の微小化によりソース拡散層５Ａ面積の微小化が為されても、コンタクトホール形成が容易になされる。ドレイン拡散層５Ｂと接続されるコンタクトホールについても同様である。
【００３２】
さらに、ゲート電極１２は、サイドウオール絶縁膜９Ａ、９Ｂの寸法の調節により任意の寸法に形成することができるから、リソグラフィー技術によるレジスト線幅の限界最小値以下にゲート電極１２を整形することができる。
【００３３】
つぎに本発明に係る半導体集積装置の製造方法を、図２〜図１３に基づいて説明する。
本発明に係る半導体集積装置の製造方法は、第１工程として、図２に示されるように、半導体基板であるウエハー１、例えばシリコンウエハー上に、素子分離絶縁膜２をＬＯＣＯＳ法を用いて形成する。ＬＯＣＯＳ膜厚は例えば３００ｎｍに調整して素子分離する。
【００３４】
つぎに第２工程としてウエルインプランテーションを施し、図３のようにウエル３を形成する。
【００３５】
第３工程として、ウエハー１全面に例えばシリコン酸化膜を例えば１５０ｎｍ程度、ＣＶＤ法等により堆積し、この堆積したシリコン酸化膜の、後述する積み上げ拡散層を形成する部分のみを、リソグラフィー技術およびドライエッチング技術等を用いて図４に示されるように除去して、絶縁膜４Ａ、４Ｂ、４Ｃとする。絶縁膜４Ｃが、ゲート領域を覆う構成層となる。
【００３６】
第４工程として、図５に示されるように、前記第３工程で形成した絶縁膜４Ａ、４Ｂ、４Ｃをインプランテーションマスクとして、あるいはこれら絶縁膜４Ａ〜４Ｃに前記第３工程で重畳させたドライエッチング用レジストを加えてインプランテーションマスクとし、ソース、ドレイン拡散層形成のための不純物注入をイオン注入法により行う。例えばＮＭＯＳの場合、Ａｓを５０ＫｅＶ程度のエネルギーでインプランテーションし、ＰＭＯＳの場合はＢＦ2 を２０ＫｅＶ程度のエネルギーでインプランテーションし、ソース、ドレイン拡散層５Ａ、５Ｂをそれぞれ形成する。
【００３７】
このとき、ホットキャリアによるトランジスタ特性の劣化を回避するために、ドレイン端での電界を緩和するための低濃度の不純物注入領域を設けることも可能である。この場合は、斜め方向から低濃度のインプランテーションを行い、ソース、ドレイン端に低濃度不純物注入領域６（図６に示される）が形成されるようにする。
【００３８】
つぎに第５工程として、図７に示されるように、ウエハー１上の全面に、積み上げ拡散層形成のため例えばポリシリコン（堆積層）７をＣＶＤ法等により堆積させる。堆積させるポリシリコン７の膜厚は、前記第３工程で形成された絶縁膜４Ａ〜４Ｃの段差を埋め込む程度であり、例えば２００ｎｍ程度を堆積させる。
【００３９】
第６工程として、図８に示されるように、前記第３工程で形成した絶縁膜４Ａ〜４Ｃをストッパーとして、前記第５工程で堆積させたポリシリコン７を研磨し、積み上げ拡散前層８Ａ、８Ｂを形成する。
【００４０】
第７工程として、図９に示されるように、前記第３工程にて形成した、ゲート電極形成部分にある絶縁膜４Ｃのみを、リソグラフィー技術およびドライあるいはウエットエッチング技術により除去する。
【００４１】
第８工程として、図１０に示されるように、積み上げ拡散前層８Ａ、８Ｂの側壁に、例えばシリコン酸化膜からなるサイドウオール絶縁膜９Ａ、９Ｂをエッチバック法により形成する。この場合、形成されるサイドウオール絶縁膜９Ａ、９Ｂの幅によってゲート長Ｌｔが決定されるが、このゲート長Ｌｔが実効ゲート長Ｌｅよりも小さくならないようにする。例えばサイドウオール幅を０．１５μ程度形成する。
【００４２】
第９工程として、前記第６工程で形成した積み上げ拡散前層８Ａ、８Ｂをインプランテーションマスクとして、チャネル部分にのみ不純物注入し、パンチスルーの抑制およびしきい電圧の調節を行う。
【００４３】
つぎに第１０工程として、図１１に示されるように、ゲート電極の形成部分に熱酸化等によりゲート絶縁膜１０を例えば６ｎｍ程度形成する。
【００４４】
つぎに第１１工程として、図１２に示されるように、ウエハー１上全面にゲート電極形成のための例えばポリシリコン（ゲート堆積層）１１をＣＶＤ法等により堆積する。堆積するポリシリコン１１の膜厚は、前記第６工程で形成した積み上げ拡散前層８Ａ、８Ｂの段差を埋め込めればよく、例えば２００ｎｍ程度堆積する。
【００４５】
つぎに第１２工程として、図１３に示されるように、絶縁膜４Ａ、４Ｂおよび前記第８工程にて形成したサイドウオール絶縁膜９Ａ、９Ｂをストッパーとして、前記第１１工程にて堆積したポリシリコン１１を研磨し、極材２２を形成する。
このとき、研磨特性であるＤｉｓｈｉｎｇ効果で、サイドウオール絶縁膜９Ａ、９Ｂも若干研磨され、後に形成される積み上げ拡散層とゲート電極間の絶縁分離が効果的になされる。
【００４６】
つぎに第１３工程として、積み上げ拡散前層８Ａ、８Ｂおよび極材２２への不純物注入を行う。例えばＮＭＯＳの場合は砒素Ａｓを５０ＫｅＶ程度、ＰＭＯＳの場合は硼素Ｂを５ＫｅＶ程度のエネルギーでイオン注入する。
【００４７】
第１４工程で、前記第１３工程までに注入した不純物の活性化アニーリングを行う。活性化アニーリングは例えば高速熱アニーリング（ＲＴＡ）により摂氏１０００度で１０秒程度行う。
これにより、積み上げ拡散前層８Ａ、８Ｂが積み上げ拡散層１８Ａ、１８Ｂとなり、また極材２２がゲート電極１２となって、前記図１に示されるような半導体集積装置Ｓが製造される。これ以降の工程は、従来と同様に層間絶縁膜、コンタクト、配線等を形成し、ＭＯＳトランジスタを製造する。
【００４８】
図１４〜図１６は、別の実施形態を示す。前記実施形態の第１３工程までは同様であり、説明を省略する。
第１工程として、図１４に示されるように、ウエハー１上全面にチタン膜１３を例えば３０ｎｍ程度、スパッタ法により堆積する。
【００４９】
第２工程として、図１５に示されるように、これに摂氏６００度程度の第１の熱処理を行い、積み上げ拡散層１８Ａ、１８Ｂおよびゲート電極１２上でのみシリサイド化反応させ、Ｃ４９チタンシリサイド１４を形成させる。
【００５０】
第３工程として、図１６に示されるように、積み上げ拡散層１８Ａ、１８Ｂ上およびゲート電極１２上以外での未反応チタンを例えばアンモニア過水を用いたウエットエッチング法により除去し、続いてＣ４９チタンシリサイド１４をＣ５４チタンシリサイド１５に相転移させるための摂氏８００度程度の第２の熱処理を行う。
【００５１】
これ以降の工程は、従来と同様に層間絶縁膜、コンタクト、配線等を形成し、ＭＯＳトランジスタを製造する。
【００５２】
前記の製造方法によれば、ゲート領域が絶縁膜でマスクされた状態で不純物注入がなされ、ソース、ドレイン拡散層が形成される。よって拡散層形成時の不純物注入が、チャネルになされることがない。ソース、ドレイン拡散層が形成された後、堆積層が形成され、これが研磨されて積み上げ拡散前層となるが、この段階でソース、ドレイン拡散層は内部に封じこまれ、以降のイオン注入等に影響されなくなる。ついでこの積み上げ拡散前層の側壁にサイドウオール絶縁膜が形成された後に、チャネル部分へ不純物が注入され、しきい電圧等のデバイス特性が作り込まれるが、ソース、ドレイン拡散層は外部から閉ざされているゆえ、この不純物注入操作でソース、ドレイン拡散層が影響を受けることがない。
【００５３】
この結果、コンタクトホール形成のための十分な位置合わせマージンを確保でき、積み上げ拡散層へコンタクトホールを容易に形成できることによって、ソース、ドレイン拡散層への良好なコンタクトが可能になる。
また、ソース、ドレイン拡散層を必要以上に浅くせず、かつ不純物の増速拡散が防止され、トランジスタ特性が劣化せず、パンチスルーが抑制される。
【００５４】
前記は本発明の一実施形態であるが、本発明はこれに限定されるものではなく、その他の構成が可能である。
例えば、前記実施形態では、積み上げ拡散層をポリシリコンにより構成したが、研磨における絶縁膜との選択比が確保可能な材料であれば高融点金属を用いることもできる。
【００５５】
さらに、ＣＭＯＳトランジスタ製造においても本発明を適用できる。ＣＭＯＳトランジスタについては、リソグラフィー技術を用いて不純物注入をＮＭＯＳとＰＭＯＳのそれぞれに対して形成すればよい。
【００５６】
また、前記第３工程および第８工程で用いた絶縁膜も、シリコン酸化膜に限定されるものではなく、シリコン窒化膜等の絶縁膜を用いることができる。
【００５７】
さらに、素子分離に用いた絶縁膜も、前記実施形態ではＬＯＣＯＳ法で形成しているが、トレンチ法等の他の素子分離技術を適用してもよい。
【００５８】
シリサイド形成に用いた高融点金属もチタンに限定されるものではなく、例えばコバルト、ニッケル、白金系等の高融点金属を適用してもよい。
【００５９】
【発明の効果】
本発明に係る半導体集積装置の製造方法により製造された半導体集積装置は、ソース領域あるいはドレイン領域に接触する導電性の展開層を上方に積み上げ、素子分離絶縁部上にいたる位置まで展開して形成することで、微細化に伴い面積が減少した拡散層へのコンタクトホール形成のための合わせマージン減少が防止できる。
すなわち、拡散層に接触する面積Ｒ１よりも大きい面積Ｒ２の展開層を形成することにより、十分な位置合わせマージンを確保でき、展開層上へコンタクトホールを容易に形成できることによって、ソース、ドレイン領域への良好なコンタクトを実現することが可能になる。
【００６０】
本発明に係る半導体集積装置の製造方法により製造された電界効果半導体集積装置は、積み上げ拡散層を素子分離絶縁膜上まで広げて形成することで、微小な拡散層へのコンタクトホール形成のためのリソグラフィー工程における、十分な位置合わせマージンを確保できる。
【００６１】
本発明に係る半導体集積装置の製造方法により製造された電界効果半導体集積装置は、シリコン系基板によるＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ、あるいは相補形ＭＯＳＦＥＴであるから、ＭＯＳＦＥＴ全般に対して前記本発明の効果を実現できる。
【００６２】
本発明に係る半導体集積装置の製造方法により製造された電界効果半導体集積装置は、化合物半導体を基板とするものであるから、化合物半導体ＦＥＴ全般に対して前記本発明の効果を実現できる。
【００６３】
本発明に係る半導体集積装置の製造方法により製造された半導体集積装置は、積み上げ拡散層上に高融点シリサイドが形成される構成であるから、寄生抵抗の増大を防止できるという効果がある。
【００６４】
本発明に係る半導体集積装置の製造方法により製造された半導体集積装置は、ソース拡散層およびドレイン拡散層に連接されるチャネルを備えるＭＯＳＦＥＴのチャネル内のみに、自己整合的にトランジスタ特性を調整する不純物が注入されているので、パンチスルーストッパーやしきい電圧の作り込みが高精度でなし得、しかも不純物注入がソース拡散層およびドレイン拡散層に及ぶことがないから、よってこれら拡散層深さの過度の減少や、それに伴うリーク電流の増加を排除できる。さらにチャネル中への不純物の増速拡散に伴うデバイス特性の劣化を防止できる。
【００６５】
本発明に係る半導体集積装置の製造方法は、ゲート領域を覆う構成層の、ゲート電極が形成される部分を開口して溝を設ける工程と、溝の側壁へサイドウオールを設ける工程と、サイドウオールが形成する空隙部にゲート電極を埋設する工程を、この順序で実施するものであるから、ゲート電極形成におけるその最小線幅（ゲート長）がリソグラフィーの解像限界に依存するのを防止し、解像限界以下のゲート長の半導体の製造を可能にしている。これによりＬＳＩの高速化、低消費電力化が可能となる。
【００６６】
本発明に係る半導体集積装置の製造方法は、積み上げ拡散層の形成領域外に絶縁膜を形成ののち、この絶縁膜をマスクに基板へ不純物注入して拡散層を形成させ、この拡散層上へ堆積層を形成ののち、研磨して積み上げ拡散前層とし、ついで積み上げ拡散前層の側壁にサイドウオール絶縁膜を形成させて、チャネル部分へ不純物を注入し、チャネル上にゲート絶縁膜を設け、さらにゲート堆積層を形成ののち、これを研磨して極材を形成し、ついで積み上げ拡散前層および極材に不純物を注入して積み上げ拡散層およびゲート電極を形成するものであるから、この製造方法により上記の半導体集積装置が製造可能になる。
【００６７】
さらに、積み上げ拡散層およびゲート電極を研磨により形成するものであるから、同時にゲート段差を除去することが可能になる。このため、コンタクトホール、アルミ配線等の層間プロセスにおけるリソグラフィー工程での焦点深度の条件が緩和され、よってより微細な加工を可能にする。
【００６８】
また、サイドウオール壁によりゲート長を制御できるので、ソース、ドレイン拡散層形成時の、不純物の横方向拡散により決定される実効ゲート長に対しゲート長を単独に制御でき、従来技術で同じゲート長の半導体を製造する場合に比して、ゲート容量を小さくできる。これによってゲート遅延を減少でき、高速かつ低消費電力の半導体装置の製造が可能になるという利点がある。
【００６９】
本発明に係る半導体集積装置の製造方法は、積み上げ拡散層およびゲート電極を形成する工程に続いて積み上げ拡散層上およびゲート電極上に高融点金属シリサイド層を形成するものであるから、この製造方法により上記の半導体集積装置が製造可能になる。
【００７０】
本発明に係る半導体集積装置の製造方法は、結晶、または多結晶または非晶質からなるシリコン膜で積み上げ拡散層やゲート電極を形成させるものであるから、低コストで安定した導電性を実現できる。
【００７１】
本発明に係る半導体集積装置の製造方法は、高融点金属により積み上げ拡散前層を形成するものであるから、シリサイド化反応工程を伴うことなしに、積み上げ拡散層の低抵抗化ができるので、より簡略なプロセスで半導体集積装置の製造ができ、コストおよび時間の節約ができる。
【００７２】
さらに、本発明にかかる製造方法は従来の半導体製造ラインで容易に実施可能であるから、コストの大幅な上昇を伴わうことなく、その効果を得ることができるという利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体集積装置の一実施形態の断面模式図である。
【図２】本発明に係る半導体集積装置の製造方法の一実施形態の、素子分離形成を示す断面図である。
【図３】図２に示す半導体集積装置の製造方法のウエル形成を示す断面図である。
【図４】図２に示す半導体集積装置の製造方法の、積み上げ拡散層以外の領域への絶縁膜形成を示す断面図である。
【図５】図２に示す半導体集積装置の製造方法のソース、ドレイン拡散層形成を示す断面図である。
【図６】図２に示す半導体集積装置の製造方法の、低濃度不純物注入領域形成を示す断面図である。
【図７】図２に示す半導体集積装置の製造方法の、積み上げ拡散層形成の為のポリシリコン堆積を示す断面図である。
【図８】図２に示す半導体集積装置の製造方法の積み上げ拡散前層形成を示す断面図である。
【図９】図２に示す半導体集積装置の製造方法のゲート領域の絶縁膜の除去を示す断面図である。
【図１０】図２に示す半導体集積装置の製造方法のサイドウオール絶縁膜形成を示す断面図である。
【図１１】図２に示す半導体集積装置の製造方法のゲート絶縁膜形成を示す断面図である。
【図１２】図２に示す半導体集積装置の製造方法のゲート電極形成の為のポリシリコン堆積を示す断面図である。
【図１３】図２に示す半導体集積装置の製造方法の極材を示す断面図である。
【図１４】本発明に係る半導体集積装置の製造方法の別の実施形態における、チタン膜形成を示す断面図である。
【図１５】図１４に示す半導体集積装置の製造方法の、Ｃ４９チタンシリサイド形成を示す断面図である。
【図１６】図１４に示す半導体集積装置の製造方法の、Ｃ５４チタンシリサイド形成を示す断面図である。
【符号の説明】
Ｓ……半導体集積装置、１……ウエハー（半導体基板）、２……素子分離絶縁膜（素子分離絶縁部）、３……ウエル、４Ａ、４Ｂ……絶縁膜、５Ａ……ソース拡散層（ソース領域）、５Ｂ……ドレイン拡散層、６Ａ、６Ｂ……低濃度不純物注入領域、７……ポリシリコン（堆積層）、９Ａ、９Ｂ……サイドウオール絶縁膜、１０……ゲート絶縁膜、１２……ゲート電極、１３……チタン膜、１４……Ｃ４９チタンシリサイド、１５……Ｃ５４チタンシリサイド、１８Ａ、１８Ｂ……積み上げ拡散層（展開層）、１１……ポリシリコン（ゲート堆積層）、２０……チャネル、２２……極材、Ｒ１、Ｒ２……積み上げ拡散層寸法、Ｒ３……素子領域。
Claims (4)
- 複数の素子分離絶縁膜の形成工程および前記素子分離絶縁膜間の領域に不純物注入によりウエルを形成させる工程を含む半導体集積装置の製造方法であって、
前記ウエル形成後に、素子分離絶縁膜上まで広がる積み上げ拡散層の形成領域を除いた他の領域に絶縁膜を形成する工程と、
前記絶縁膜が形成されない領域内の基板への不純物注入による拡散層の形成工程と、
前記拡散層上への堆積層の形成工程と、
前記積み上げ拡散層形成領域以外の領域の絶縁膜をストッパーとして前記堆積層を研磨し、積み上げ拡散前層を形成する工程と、
前記積み上げ拡散前層に隣接し、ゲート領域にある絶縁膜を除去する工程と、
前記積み上げ拡散前層の側壁にサイドウオール絶縁膜を形成する工程と、
前記サイドウオール絶縁膜が形成する空隙部下端の基板内のチャネル部分への不純物注入工程と、
前記サイドウオール絶縁膜が形成する空隙部下端の基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上へのゲート堆積層の形成工程と、
前記積み上げ拡散層形成領域以外の領域の絶縁膜および前記サイドウオール絶縁膜をストッパーとして前記ゲート堆積層を研磨し、極材を形成する工程と、
前記積み上げ拡散前層および前記極材に不純物を注入して積み上げ拡散層およびゲート電極を形成する工程からなる半導体集積装置の製造方法。 - 請求項１記載の前記積み上げ拡散前層および前記極材に不純物を注入して積み上げ拡散層およびゲート電極を形成する工程に続き、前記積み上げ拡散層およびゲート電極上に高融点金属シリサイド層を形成する半導体集積装置の製造方法。
- 前記積み上げ拡散層およびゲート電極の少なくとも一方を、結晶、または多結晶または非晶質からなるシリコン膜とする請求項１または２記載の半導体集積装置の製造方法。
- 前記積み上げ拡散前層を、高融点金属により形成する請求項１に記載の半導体集積装置の製造方法。
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1996
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