JPH1092949A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH1092949A JPH1092949A JP8238275A JP23827596A JPH1092949A JP H1092949 A JPH1092949 A JP H1092949A JP 8238275 A JP8238275 A JP 8238275A JP 23827596 A JP23827596 A JP 23827596A JP H1092949 A JPH1092949 A JP H1092949A
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- Electrodes Of Semiconductors (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ソース／ドレインなどの半導体領域のコンタ
クト領域の低抵抗化とソース／ドレインなどの半導体領
域の低抵抗化および浅接合化ができる半導体集積回路装
置およびその製造方法を提供する。 【解決手段】 半導体基板１におけるｎチャネルＭＯＳ
ＦＥＴなどのソース／ドレインとなるｎ型半導体領域１
０などの半導体領域の上に、選択エピタキシャル成長法
を使用してコンタクト領域としての多結晶シリコン膜１
２を所定の膜厚をもって形成する工程と、半導体基板１
の上にチタン膜などの高融点金属膜を形成する工程と、
熱処理を行って、高融点金属膜と多結晶シリコン膜１２
との接触部にチタンシリサイド膜１４などの金属シリサ
イド膜を形成した後に、金属シリサイド膜以外の高融点
金属膜を取り除く作業を行う工程とを有するものであ
る。
クト領域の低抵抗化とソース／ドレインなどの半導体領
域の低抵抗化および浅接合化ができる半導体集積回路装
置およびその製造方法を提供する。 【解決手段】 半導体基板１におけるｎチャネルＭＯＳ
ＦＥＴなどのソース／ドレインとなるｎ型半導体領域１
０などの半導体領域の上に、選択エピタキシャル成長法
を使用してコンタクト領域としての多結晶シリコン膜１
２を所定の膜厚をもって形成する工程と、半導体基板１
の上にチタン膜などの高融点金属膜を形成する工程と、
熱処理を行って、高融点金属膜と多結晶シリコン膜１２
との接触部にチタンシリサイド膜１４などの金属シリサ
イド膜を形成した後に、金属シリサイド膜以外の高融点
金属膜を取り除く作業を行う工程とを有するものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、ＭＯＳ（Metal Ox
ide Semiconductor)型の半導体集積回路装置において、
接合破壊によるリーク電流が防止でき、しかも浅いソー
ス／ドレインを有するものに適用して有効な半導体集積
回路装置およびその製造方法に関するものである。
置およびその製造方法に関し、特に、ＭＯＳ（Metal Ox
ide Semiconductor)型の半導体集積回路装置において、
接合破壊によるリーク電流が防止でき、しかも浅いソー
ス／ドレインを有するものに適用して有効な半導体集積
回路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】ところで、本発明者は、半導体集積回路
装置の製造方法について検討した。以下は、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。
装置の製造方法について検討した。以下は、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。
【０００３】すなわち、ＣＭＯＳＦＥＴ（Complementar
y Metal Oxide Semiconductor Field Effect Transisto
r)を構成要素とするＣＭＯＳ型の半導体集積回路装置に
おいて、高集積化および高速化を行うために、ソース／
ドレインおよびそのコンタクト領域の低抵抗化を行って
いると共にソース／ドレインを浅く形成している。
y Metal Oxide Semiconductor Field Effect Transisto
r)を構成要素とするＣＭＯＳ型の半導体集積回路装置に
おいて、高集積化および高速化を行うために、ソース／
ドレインおよびそのコンタクト領域の低抵抗化を行って
いると共にソース／ドレインを浅く形成している。
【０００４】この場合、ソース／ドレインのコンタクト
領域の低抵抗化を行う際に、単結晶シリコンの選択エピ
タキシャル成長法を使用して単結晶シリコン層を形成し
た後に、その単結晶シリコン層の表層部にチタン（Ｔ
ｉ）シリサイド膜を形成することによって行っている。
領域の低抵抗化を行う際に、単結晶シリコンの選択エピ
タキシャル成長法を使用して単結晶シリコン層を形成し
た後に、その単結晶シリコン層の表層部にチタン（Ｔ
ｉ）シリサイド膜を形成することによって行っている。
【０００５】なお、ＣＭＯＳ型の半導体集積回路装置の
製造技術に関する文献としては、例えば１９９０年１２
月１５日、啓学出版株式会社発行のＷ・マリ著「図説超
ＬＳＩ工学」ｐ１６７〜ｐ１９１に記載されているもの
がある。
製造技術に関する文献としては、例えば１９９０年１２
月１５日、啓学出版株式会社発行のＷ・マリ著「図説超
ＬＳＩ工学」ｐ１６７〜ｐ１９１に記載されているもの
がある。
【０００６】
【発明が解決しようとする課題】ところが、前述したＣ
ＭＯＳ型の半導体集積回路装置には、以下に述べるよう
な問題点があることを本発明者は見い出した。
ＭＯＳ型の半導体集積回路装置には、以下に述べるよう
な問題点があることを本発明者は見い出した。
【０００７】すなわち、単結晶シリコン層が素子分離用
のフィールド絶縁膜およびゲート電極側壁の側壁絶縁膜
との境界において、膜厚減少が生じることによって、ソ
ース／ドレインの接合破壊によるリーク電流が発生する
という問題点がある。この場合、ソース／ドレインのコ
ンタクト領域に単結晶シリコンの選択エピタキシャル成
長法を使用して単結晶シリコン層を形成していることに
よって、その単結晶シリコン層が素子分離用のフィール
ド絶縁膜およびゲート電極側壁の側壁絶縁膜との境界に
おいて、それらの絶縁膜（例えば酸化シリコン膜）との
境界におけるソース／ドレインとなっている半導体領域
の単結晶シリコン層の上に選択エピタキシャル成長法に
よって堆積する単結晶シリコン層が結晶面に応じた積層
上の斜面の影響（ファセットの影響）により、膜厚減少
が発生していることを本発明者が見い出した。
のフィールド絶縁膜およびゲート電極側壁の側壁絶縁膜
との境界において、膜厚減少が生じることによって、ソ
ース／ドレインの接合破壊によるリーク電流が発生する
という問題点がある。この場合、ソース／ドレインのコ
ンタクト領域に単結晶シリコンの選択エピタキシャル成
長法を使用して単結晶シリコン層を形成していることに
よって、その単結晶シリコン層が素子分離用のフィール
ド絶縁膜およびゲート電極側壁の側壁絶縁膜との境界に
おいて、それらの絶縁膜（例えば酸化シリコン膜）との
境界におけるソース／ドレインとなっている半導体領域
の単結晶シリコン層の上に選択エピタキシャル成長法に
よって堆積する単結晶シリコン層が結晶面に応じた積層
上の斜面の影響（ファセットの影響）により、膜厚減少
が発生していることを本発明者が見い出した。
【０００８】その結果、ソース／ドレインとそのコンタ
クト領域の低抵抗化ができなくなると共にソース／ドレ
インとなる半導体領域を浅く形成することが困難とな
り、高集積化および高速化を行うことに限界があるとい
う問題点が発生している。
クト領域の低抵抗化ができなくなると共にソース／ドレ
インとなる半導体領域を浅く形成することが困難とな
り、高集積化および高速化を行うことに限界があるとい
う問題点が発生している。
【０００９】本発明の目的は、ソース／ドレインなどの
半導体領域のコンタクト領域の低抵抗化とソース／ドレ
インなどの半導体領域の低抵抗化および浅接合化ができ
る半導体集積回路装置およびその製造方法を提供するこ
とにある。
半導体領域のコンタクト領域の低抵抗化とソース／ドレ
インなどの半導体領域の低抵抗化および浅接合化ができ
る半導体集積回路装置およびその製造方法を提供するこ
とにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体集積回路装置
は、例えばＣＭＯＳＦＥＴのソース／ドレインとなって
いる半導体領域の上に設けられているコンタクト領域
は、半導体領域の上に選択エピタキシャル成長法によっ
て形成されている多結晶シリコン膜と、その多結晶シリ
コン膜と高融点金属膜との熱処理によって形成されてい
る金属シリサイド膜とからなっているものである。
は、例えばＣＭＯＳＦＥＴのソース／ドレインとなって
いる半導体領域の上に設けられているコンタクト領域
は、半導体領域の上に選択エピタキシャル成長法によっ
て形成されている多結晶シリコン膜と、その多結晶シリ
コン膜と高融点金属膜との熱処理によって形成されてい
る金属シリサイド膜とからなっているものである。
【００１３】また、本発明の半導体集積回路装置の製造
方法は、複数の半導体素子が形成されている基板におけ
る例えばＣＭＯＳＦＥＴのソース／ドレインなどの半導
体領域の上に、選択エピタキシャル成長法を使用してコ
ンタクト領域としての多結晶シリコン膜を所定の膜厚を
もって形成する工程と、基板の上に高融点金属膜を形成
する工程と、熱処理を行って、高融点金属膜と多結晶シ
リコン膜との接触部に金属シリサイド膜を形成した後
に、金属シリサイド膜以外の高融点金属膜を取り除く作
業を行う工程とを有するものである。
方法は、複数の半導体素子が形成されている基板におけ
る例えばＣＭＯＳＦＥＴのソース／ドレインなどの半導
体領域の上に、選択エピタキシャル成長法を使用してコ
ンタクト領域としての多結晶シリコン膜を所定の膜厚を
もって形成する工程と、基板の上に高融点金属膜を形成
する工程と、熱処理を行って、高融点金属膜と多結晶シ
リコン膜との接触部に金属シリサイド膜を形成した後
に、金属シリサイド膜以外の高融点金属膜を取り除く作
業を行う工程とを有するものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１５】図１〜図７は、本発明の一実施の形態であ
る半導体集積回路装置の製造工程を示す概略断面図であ
る。本実施の形態の半導体集積回路装置およびその製造
方法は、ＣＭＯＳ型の半導体集積回路装置およびその製
造方法である。同図を用いて、本実施の形態の半導体集
積回路装置およびその製造方法を説明する。
る半導体集積回路装置の製造工程を示す概略断面図であ
る。本実施の形態の半導体集積回路装置およびその製造
方法は、ＣＭＯＳ型の半導体集積回路装置およびその製
造方法である。同図を用いて、本実施の形態の半導体集
積回路装置およびその製造方法を説明する。
【００１６】まず、例えばｐ型の単結晶シリコンからな
る半導体基板１を用意し、その半導体基板１の表面にイ
オン注入法によりｐ型ウエル２およびｎ型ウエル３を形
成した後、それらの表面の選択的な領域に素子分離用の
フィールド絶縁膜４を形成する。この場合、フィールド
絶縁膜４として、半導体基板１の表面の選択的な領域に
熱酸化処理により酸化シリコン膜を例えば４００ｎｍの
膜厚をもって形成する。また、半導体基板１を用意し、
その表面の選択的な領域に素子分離用のフィールド絶縁
膜４を形成した後、その半導体基板１の表面にイオン注
入法によりｎ型ウエル３およびｐ型ウエル２を形成する
製造工程を採用することができる（図１）。
る半導体基板１を用意し、その半導体基板１の表面にイ
オン注入法によりｐ型ウエル２およびｎ型ウエル３を形
成した後、それらの表面の選択的な領域に素子分離用の
フィールド絶縁膜４を形成する。この場合、フィールド
絶縁膜４として、半導体基板１の表面の選択的な領域に
熱酸化処理により酸化シリコン膜を例えば４００ｎｍの
膜厚をもって形成する。また、半導体基板１を用意し、
その表面の選択的な領域に素子分離用のフィールド絶縁
膜４を形成した後、その半導体基板１の表面にイオン注
入法によりｎ型ウエル３およびｐ型ウエル２を形成する
製造工程を採用することができる（図１）。
【００１７】次に、必要に応じて、ＭＯＳＦＥＴのしき
い電圧を調整するために、ｐ型ウエル２の表面にｐ型半
導体領域（図示を省略）をイオン注入法を使用して形成
し、ｎ型ウエル３の表面にｎ型半導体領域（図示を省
略）を形成する。
い電圧を調整するために、ｐ型ウエル２の表面にｐ型半
導体領域（図示を省略）をイオン注入法を使用して形成
し、ｎ型ウエル３の表面にｎ型半導体領域（図示を省
略）を形成する。
【００１８】その後、ｐ型ウエル２にｎチャネルＭＯＳ
ＦＥＴを形成し、ｎ型ウエル３にｐチャネルＭＯＳＦＥ
Ｔを形成する。この場合、ｐ型ウエル２およびｎ型ウエ
ル３の表面に熱酸化処理を使用して例えば6.５ｎｍの膜
厚をもってゲート絶縁膜５としての酸化シリコン膜を形
成した後、ＣＶＤ（Chemical Vapor Deposition)法を使
用して例えばリン（Ｐ）が混入されている多結晶シリコ
ン層を形成し、その後、フォトリソグラフィ技術と選択
エッチング技術とを使用して多結晶シリコン層をパター
ン化してゲート電極６を形成する。
ＦＥＴを形成し、ｎ型ウエル３にｐチャネルＭＯＳＦＥ
Ｔを形成する。この場合、ｐ型ウエル２およびｎ型ウエ
ル３の表面に熱酸化処理を使用して例えば6.５ｎｍの膜
厚をもってゲート絶縁膜５としての酸化シリコン膜を形
成した後、ＣＶＤ（Chemical Vapor Deposition)法を使
用して例えばリン（Ｐ）が混入されている多結晶シリコ
ン層を形成し、その後、フォトリソグラフィ技術と選択
エッチング技術とを使用して多結晶シリコン層をパター
ン化してゲート電極６を形成する。
【００１９】次に、ｐ型ウエル２の上のゲート電極６を
マスクとし、イオン注入法を使用して、ｎチャネルＭＯ
ＳＦＥＴのＬＤＤ（Lighly Doped Drain Structure）構
造のソース／ドレインとなるｎ型半導体領域７を形成し
た後、ｎ型ウエル３の上のゲート電極６をマスクとし、
イオン注入法を使用して、ｐチャネルＭＯＳＦＥＴのＬ
ＤＤ構造のソース／ドレインとなるｐ型半導体領域８を
形成する。
マスクとし、イオン注入法を使用して、ｎチャネルＭＯ
ＳＦＥＴのＬＤＤ（Lighly Doped Drain Structure）構
造のソース／ドレインとなるｎ型半導体領域７を形成し
た後、ｎ型ウエル３の上のゲート電極６をマスクとし、
イオン注入法を使用して、ｐチャネルＭＯＳＦＥＴのＬ
ＤＤ構造のソース／ドレインとなるｐ型半導体領域８を
形成する。
【００２０】その後、半導体基板１の上に例えば酸化シ
リコン膜からなる絶縁膜９をＣＶＤ法を使用して堆積し
た後、不要な領域を取り除いて、ゲート電極６の側壁に
側壁絶縁膜９を例えば0.１５μｍの幅をもって形成す
る。次に、ｐ型ウエル２の上のゲート電極６および側壁
絶縁膜９をマスクとし、イオン注入法を使用して、ｎチ
ャネルＭＯＳＦＥＴのソース／ドレインとなるｎ型半導
体領域１０を前述したｎ型半導体領域７よりも高濃度を
もって形成した後、ｎ型ウエル３の上のゲート電極６お
よび側壁絶縁膜９をマスクとし、イオン注入法を使用し
て、ｐチャネルＭＯＳＦＥＴのソース／ドレインとなる
ｐ型半導体領域１１を前述したｐ型半導体領域８よりも
高濃度をもって形成する。この場合、前述したｎ型半導
体領域１０を形成する工程を用いてｎ型ウエル３に電源
用配線などを電気的に接続するためのｎ型半導体領域１
０を同時に形成しており、また、前述したｐ型半導体領
域１１を形成する工程を用いてｐ型ウエル２に電源用配
線などを電気的に接続するためのｐ型半導体領域１１を
同時に形成している（図２）。
リコン膜からなる絶縁膜９をＣＶＤ法を使用して堆積し
た後、不要な領域を取り除いて、ゲート電極６の側壁に
側壁絶縁膜９を例えば0.１５μｍの幅をもって形成す
る。次に、ｐ型ウエル２の上のゲート電極６および側壁
絶縁膜９をマスクとし、イオン注入法を使用して、ｎチ
ャネルＭＯＳＦＥＴのソース／ドレインとなるｎ型半導
体領域１０を前述したｎ型半導体領域７よりも高濃度を
もって形成した後、ｎ型ウエル３の上のゲート電極６お
よび側壁絶縁膜９をマスクとし、イオン注入法を使用し
て、ｐチャネルＭＯＳＦＥＴのソース／ドレインとなる
ｐ型半導体領域１１を前述したｐ型半導体領域８よりも
高濃度をもって形成する。この場合、前述したｎ型半導
体領域１０を形成する工程を用いてｎ型ウエル３に電源
用配線などを電気的に接続するためのｎ型半導体領域１
０を同時に形成しており、また、前述したｐ型半導体領
域１１を形成する工程を用いてｐ型ウエル２に電源用配
線などを電気的に接続するためのｐ型半導体領域１１を
同時に形成している（図２）。
【００２１】次に、ｎチャネルＭＯＳＦＥＴのソース／
ドレインとなるｎ型半導体領域１０およびｐチャネルＭ
ＯＳＦＥＴのソース／ドレインとなるｐ型半導体領域１
１ならびにゲート電極６の上にそれらのコンタクト領域
としての多結晶シリコン膜１２を選択エピタキシャル成
長法を使用して例えば１００ｎｍの膜厚をもって形成す
る（図３）。この場合、ｎチャネルＭＯＳＦＥＴのソー
ス／ドレインとなるｎ型半導体領域１０およびｐチャネ
ルＭＯＳＦＥＴのソース／ドレインとなるｐ型半導体領
域１１の上に選択エピタキシャル成長法を使用して、多
結晶シリコン膜１２を例えば１００ｎｍの膜厚をもって
形成し、別の工程で、ゲート電極６の上に選択エピタキ
シャル成長法を使用して、多結晶シリコン膜１２を例え
ば１００ｎｍの膜厚をもって形成する態様とすることが
できる。また、それぞれのコンタクト領域としての多結
晶シリコン膜１２を選択エピタキシャル成長法を使用し
て形成する際に、多結晶シリコン膜１２の下部の半導体
領域（ｎチャネルＭＯＳＦＥＴのソース／ドレインとな
るｎ型半導体領域１０またはｐチャネルＭＯＳＦＥＴの
ソース／ドレインとなるｐ型半導体領域１１あるいはゲ
ート電極６）に内包されているｐ型またはｎ型の不純物
と同一の不純物が含まれている多結晶シリコン膜１２を
形成し、そのｐ型またはｎ型の不純物によってコンタク
ト領域としての導電性の多結晶シリコン膜１２の抵抗を
極めて低下させた態様とすることができる。
ドレインとなるｎ型半導体領域１０およびｐチャネルＭ
ＯＳＦＥＴのソース／ドレインとなるｐ型半導体領域１
１ならびにゲート電極６の上にそれらのコンタクト領域
としての多結晶シリコン膜１２を選択エピタキシャル成
長法を使用して例えば１００ｎｍの膜厚をもって形成す
る（図３）。この場合、ｎチャネルＭＯＳＦＥＴのソー
ス／ドレインとなるｎ型半導体領域１０およびｐチャネ
ルＭＯＳＦＥＴのソース／ドレインとなるｐ型半導体領
域１１の上に選択エピタキシャル成長法を使用して、多
結晶シリコン膜１２を例えば１００ｎｍの膜厚をもって
形成し、別の工程で、ゲート電極６の上に選択エピタキ
シャル成長法を使用して、多結晶シリコン膜１２を例え
ば１００ｎｍの膜厚をもって形成する態様とすることが
できる。また、それぞれのコンタクト領域としての多結
晶シリコン膜１２を選択エピタキシャル成長法を使用し
て形成する際に、多結晶シリコン膜１２の下部の半導体
領域（ｎチャネルＭＯＳＦＥＴのソース／ドレインとな
るｎ型半導体領域１０またはｐチャネルＭＯＳＦＥＴの
ソース／ドレインとなるｐ型半導体領域１１あるいはゲ
ート電極６）に内包されているｐ型またはｎ型の不純物
と同一の不純物が含まれている多結晶シリコン膜１２を
形成し、そのｐ型またはｎ型の不純物によってコンタク
ト領域としての導電性の多結晶シリコン膜１２の抵抗を
極めて低下させた態様とすることができる。
【００２２】次に、半導体基板１の上にチタン（Ｔｉ）
膜１３をスパッタリング法を使用して形成する（図
４）。その後、熱処理を行って、チタン膜１３とコンタ
クト領域としての多結晶シリコン膜１２との接触部にコ
ンタクト領域の抵抗を低減するためのチタンシリサイド
膜１４を形成した後、チタンシリサイド膜１４以外のチ
タン膜１３を取り除く作業を行う（図５）。なお、熱処
理を行って、チタン膜１３と多結晶シリコン膜１２との
接触部にチタンシリサイド膜１４を形成する場合、設計
仕様に応じて、多結晶シリコン膜１２の全ての領域をチ
タンシリサイド膜１４にする態様を採用することができ
る。
膜１３をスパッタリング法を使用して形成する（図
４）。その後、熱処理を行って、チタン膜１３とコンタ
クト領域としての多結晶シリコン膜１２との接触部にコ
ンタクト領域の抵抗を低減するためのチタンシリサイド
膜１４を形成した後、チタンシリサイド膜１４以外のチ
タン膜１３を取り除く作業を行う（図５）。なお、熱処
理を行って、チタン膜１３と多結晶シリコン膜１２との
接触部にチタンシリサイド膜１４を形成する場合、設計
仕様に応じて、多結晶シリコン膜１２の全ての領域をチ
タンシリサイド膜１４にする態様を採用することができ
る。
【００２３】その後、半導体基板１の上に例えば酸化シ
リコン膜をＣＶＤ法により堆積して絶縁膜１５を形成し
た後、フォトリソグラフィ技術と選択エッチング技術と
を使用して、絶縁膜１５の選択的な領域にコンタクトホ
ール（スルーホール）を形成する（図６）。
リコン膜をＣＶＤ法により堆積して絶縁膜１５を形成し
た後、フォトリソグラフィ技術と選択エッチング技術と
を使用して、絶縁膜１５の選択的な領域にコンタクトホ
ール（スルーホール）を形成する（図６）。
【００２４】次に、半導体基板１の上に例えばアルミニ
ウム膜をスパッタリング法により堆積して配線層１６を
形成した後、フォトリソグラフィ技術と選択エッチング
技術とを使用して、配線層１６の選択的な領域を取り除
くことにより、パターン化された配線層１６を形成する
（図７）。
ウム膜をスパッタリング法により堆積して配線層１６を
形成した後、フォトリソグラフィ技術と選択エッチング
技術とを使用して、配線層１６の選択的な領域を取り除
くことにより、パターン化された配線層１６を形成する
（図７）。
【００２５】その後、半導体基板１の上に多層配線技術
を用いて、多層配線層を形成した後、表面保護膜を形成
すること（図示を省略）により、ＣＭＯＳ型の半導体集
積回路装置の製造工程を終了する。
を用いて、多層配線層を形成した後、表面保護膜を形成
すること（図示を省略）により、ＣＭＯＳ型の半導体集
積回路装置の製造工程を終了する。
【００２６】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、ｎチャネルＭＯＳＦＥ
Ｔのソース／ドレインとなるｎ型半導体領域１０および
ｐチャネルＭＯＳＦＥＴのソース／ドレインとなるｐ型
半導体領域１１ならびにゲート電極６の上にそれらのコ
ンタクト領域としての多結晶シリコン膜１２を選択エピ
タキシャル成長法を使用して例えば１００ｎｍの膜厚を
もって形成していることによって、多結晶シリコン膜１
２が形成される場合、その下部のｎ型半導体領域１０な
どの半導体領域の結晶構造に影響されることなく、所定
の膜厚の多結晶シリコン膜１２をコンタクト領域として
均一な膜厚をもって堆積することができる。また、ｎチ
ャネルＭＯＳＦＥＴのソース／ドレインとなるｎ型半導
体領域１０およびｐチャネルＭＯＳＦＥＴのソース／ド
レインとなるｐ型半導体領域１１と、それらと近接して
いるフィールド絶縁膜４および側壁絶縁膜９との境界に
おいても、多結晶シリコン膜１２を選択エピタキシャル
成長法を使用して形成していることによって、多結晶シ
リコン膜１２が形成される場合、その境界の状態に影響
されることなく、所定の膜厚の多結晶シリコン膜１２を
コンタクト領域として均一な膜厚をもって堆積すること
ができる。
置およびその製造方法によれば、ｎチャネルＭＯＳＦＥ
Ｔのソース／ドレインとなるｎ型半導体領域１０および
ｐチャネルＭＯＳＦＥＴのソース／ドレインとなるｐ型
半導体領域１１ならびにゲート電極６の上にそれらのコ
ンタクト領域としての多結晶シリコン膜１２を選択エピ
タキシャル成長法を使用して例えば１００ｎｍの膜厚を
もって形成していることによって、多結晶シリコン膜１
２が形成される場合、その下部のｎ型半導体領域１０な
どの半導体領域の結晶構造に影響されることなく、所定
の膜厚の多結晶シリコン膜１２をコンタクト領域として
均一な膜厚をもって堆積することができる。また、ｎチ
ャネルＭＯＳＦＥＴのソース／ドレインとなるｎ型半導
体領域１０およびｐチャネルＭＯＳＦＥＴのソース／ド
レインとなるｐ型半導体領域１１と、それらと近接して
いるフィールド絶縁膜４および側壁絶縁膜９との境界に
おいても、多結晶シリコン膜１２を選択エピタキシャル
成長法を使用して形成していることによって、多結晶シ
リコン膜１２が形成される場合、その境界の状態に影響
されることなく、所定の膜厚の多結晶シリコン膜１２を
コンタクト領域として均一な膜厚をもって堆積すること
ができる。
【００２７】したがって、前述した本実施の形態の半導
体集積回路装置およびその製造方法によれば、コンタク
ト領域としての多結晶シリコン膜１２とチタン膜１３と
を用いて、その接触部にコンタクト領域の抵抗を低減す
るためのチタンシリサイド膜１４を形成する場合、チタ
ンシリサイド膜１４がコンタクト領域の下部のｎチャネ
ルＭＯＳＦＥＴのソース／ドレインとなるｎ型半導体領
域１０およびｐチャネルＭＯＳＦＥＴのソース／ドレイ
ンとなるｐ型半導体領域１１に侵入することが防止でき
るので、ｎ型半導体領域１０とｐ型ウエル２との境界の
ｐｎ接合およびｐ型半導体領域１１とｎ型ウエル３との
境界のｐｎ接合を破壊することが防止できることによっ
て、それらのｐｎ接合を薄くして微細加工化しても、そ
れらのｐｎ接合の破壊によるリーク電流が防止でき、高
歩留りをもって高信頼度でしかも高性能な半導体集積回
路装置を製造することができる。
体集積回路装置およびその製造方法によれば、コンタク
ト領域としての多結晶シリコン膜１２とチタン膜１３と
を用いて、その接触部にコンタクト領域の抵抗を低減す
るためのチタンシリサイド膜１４を形成する場合、チタ
ンシリサイド膜１４がコンタクト領域の下部のｎチャネ
ルＭＯＳＦＥＴのソース／ドレインとなるｎ型半導体領
域１０およびｐチャネルＭＯＳＦＥＴのソース／ドレイ
ンとなるｐ型半導体領域１１に侵入することが防止でき
るので、ｎ型半導体領域１０とｐ型ウエル２との境界の
ｐｎ接合およびｐ型半導体領域１１とｎ型ウエル３との
境界のｐｎ接合を破壊することが防止できることによっ
て、それらのｐｎ接合を薄くして微細加工化しても、そ
れらのｐｎ接合の破壊によるリーク電流が防止でき、高
歩留りをもって高信頼度でしかも高性能な半導体集積回
路装置を製造することができる。
【００２８】また、前述した本実施の形態の半導体集積
回路装置およびその製造方法によれば、コンタクト領域
としてのチタンシリサイド膜１４によって、コンタクト
領域の抵抗を低減することができると共にチタンシリサ
イド膜１４が原因となってその下部のｐｎ接合の破壊に
よるリーク電流が防止できるので、コンタクト領域の下
部のｎチャネルＭＯＳＦＥＴのソース／ドレインとなる
ｎ型半導体領域１０およびｐチャネルＭＯＳＦＥＴのソ
ース／ドレインとなるｐ型半導体領域１１を低抵抗化お
よび浅ｐｎ接合化した状態で形成できるために、ＣＭＯ
ＳＦＥＴまたはＭＯＳＦＥＴから構成されている複雑な
構造のロジック回路またはメモリ回路を有する半導体集
積回路装置の高集積化および高速化ができる。
回路装置およびその製造方法によれば、コンタクト領域
としてのチタンシリサイド膜１４によって、コンタクト
領域の抵抗を低減することができると共にチタンシリサ
イド膜１４が原因となってその下部のｐｎ接合の破壊に
よるリーク電流が防止できるので、コンタクト領域の下
部のｎチャネルＭＯＳＦＥＴのソース／ドレインとなる
ｎ型半導体領域１０およびｐチャネルＭＯＳＦＥＴのソ
ース／ドレインとなるｐ型半導体領域１１を低抵抗化お
よび浅ｐｎ接合化した状態で形成できるために、ＣＭＯ
ＳＦＥＴまたはＭＯＳＦＥＴから構成されている複雑な
構造のロジック回路またはメモリ回路を有する半導体集
積回路装置の高集積化および高速化ができる。
【００２９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００３０】例えば、本発明は、コンタクト領域の抵抗
を低減するためのチタンシリサイド膜を形成する態様以
外に、タングステン（Ｗ）またはモリブデン（Ｍｏ）な
どの高融点金属膜と多結晶シリコン膜との接触部に金属
シリサイド膜を形成した態様を採用することができる。
また、本発明は、多結晶シリコン膜とチタンシリサイド
膜などの金属シリサイド膜とからなるコンタクト領域を
ＭＯＳＦＥＴのソースおよびドレインとなる半導体領域
ならびにゲート電極に形成する態様以外に、多結晶シリ
コン膜とチタンシリサイド膜などの金属シリサイド膜か
らなるコンタクト領域をＭＯＳＦＥＴのソースおよびド
レインとなる半導体領域のみに限定して形成する態様を
採用することができる。
を低減するためのチタンシリサイド膜を形成する態様以
外に、タングステン（Ｗ）またはモリブデン（Ｍｏ）な
どの高融点金属膜と多結晶シリコン膜との接触部に金属
シリサイド膜を形成した態様を採用することができる。
また、本発明は、多結晶シリコン膜とチタンシリサイド
膜などの金属シリサイド膜とからなるコンタクト領域を
ＭＯＳＦＥＴのソースおよびドレインとなる半導体領域
ならびにゲート電極に形成する態様以外に、多結晶シリ
コン膜とチタンシリサイド膜などの金属シリサイド膜か
らなるコンタクト領域をＭＯＳＦＥＴのソースおよびド
レインとなる半導体領域のみに限定して形成する態様を
採用することができる。
【００３１】また、本発明は、例えば半導体基板に半導
体素子としてＣＭＯＳＦＥＴを形成した態様以外に、半
導体基板にＭＯＳＦＥＴ、バイポーラトランジスタなど
の種々の半導体素子を形成した態様を採用することがで
きる。また、半導体素子を形成する基板としては、半導
体基板とは別の基板であるＳＯＩ（Silicon on Insulat
or）構造の絶縁性領域の上にシリコンの単結晶薄膜が形
成されているＳＯＩ基板を用いることができる。
体素子としてＣＭＯＳＦＥＴを形成した態様以外に、半
導体基板にＭＯＳＦＥＴ、バイポーラトランジスタなど
の種々の半導体素子を形成した態様を採用することがで
きる。また、半導体素子を形成する基板としては、半導
体基板とは別の基板であるＳＯＩ（Silicon on Insulat
or）構造の絶縁性領域の上にシリコンの単結晶薄膜が形
成されているＳＯＩ基板を用いることができる。
【００３２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３３】（１）．本発明の半導体集積回路装置およ
びその製造方法によれば、例えばＣＭＯＳＦＥＴのソー
ス／ドレインとなる半導体領域またはゲート電極の上に
それらのコンタクト領域としての多結晶シリコン膜を選
択エピタキシャル成長法を使用して例えば１００ｎｍの
膜厚をもって形成していることによって、多結晶シリコ
ン膜が形成される場合、その下部の半導体領域の結晶構
造に影響されることなく、所定の膜厚の多結晶シリコン
膜をコンタクト領域として均一な膜厚をもって堆積する
ことができる。また、例えばＣＭＯＳＦＥＴのソース／
ドレインとなる半導体領域と、それと近接しているフィ
ールド絶縁膜およびゲート電極の側壁に形成されている
側壁絶縁膜との境界においても、多結晶シリコン膜を選
択エピタキシャル成長法を使用して形成していることに
よって、多結晶シリコン膜が形成される場合、その境界
の状態に影響されることなく、所定の膜厚の多結晶シリ
コン膜をコンタクト領域として均一な膜厚をもって堆積
することができる。
びその製造方法によれば、例えばＣＭＯＳＦＥＴのソー
ス／ドレインとなる半導体領域またはゲート電極の上に
それらのコンタクト領域としての多結晶シリコン膜を選
択エピタキシャル成長法を使用して例えば１００ｎｍの
膜厚をもって形成していることによって、多結晶シリコ
ン膜が形成される場合、その下部の半導体領域の結晶構
造に影響されることなく、所定の膜厚の多結晶シリコン
膜をコンタクト領域として均一な膜厚をもって堆積する
ことができる。また、例えばＣＭＯＳＦＥＴのソース／
ドレインとなる半導体領域と、それと近接しているフィ
ールド絶縁膜およびゲート電極の側壁に形成されている
側壁絶縁膜との境界においても、多結晶シリコン膜を選
択エピタキシャル成長法を使用して形成していることに
よって、多結晶シリコン膜が形成される場合、その境界
の状態に影響されることなく、所定の膜厚の多結晶シリ
コン膜をコンタクト領域として均一な膜厚をもって堆積
することができる。
【００３４】（２）．本発明の半導体集積回路装置およ
びその製造方法によれば、コンタクト領域としての多結
晶シリコン膜とチタン膜などの高融点金属膜とを用い
て、その接触部にコンタクト領域の抵抗を低減するため
のチタンシリサイド膜などの金属シリサイド膜を形成す
る場合、チタンシリサイド膜などの金属シリサイド膜が
コンタクト領域の下部のＭＯＳＦＥＴのソース／ドレイ
ンとなる半導体領域に侵入することが防止できるので、
半導体領域とウエルとの境界のｐｎ接合を破壊すること
が防止できることによって、そのｐｎ接合を薄くして微
細加工化しても、それらのｐｎ接合の破壊によるリーク
電流が防止でき、高歩留りをもって高信頼度でしかも高
性能な半導体集積回路装置を製造することができる。
びその製造方法によれば、コンタクト領域としての多結
晶シリコン膜とチタン膜などの高融点金属膜とを用い
て、その接触部にコンタクト領域の抵抗を低減するため
のチタンシリサイド膜などの金属シリサイド膜を形成す
る場合、チタンシリサイド膜などの金属シリサイド膜が
コンタクト領域の下部のＭＯＳＦＥＴのソース／ドレイ
ンとなる半導体領域に侵入することが防止できるので、
半導体領域とウエルとの境界のｐｎ接合を破壊すること
が防止できることによって、そのｐｎ接合を薄くして微
細加工化しても、それらのｐｎ接合の破壊によるリーク
電流が防止でき、高歩留りをもって高信頼度でしかも高
性能な半導体集積回路装置を製造することができる。
【００３５】（３）．本発明の半導体集積回路装置およ
びその製造方法によれば、コンタクト領域としてのチタ
ンシリサイド膜などの金属シリサイド膜によって、コン
タクト領域の抵抗を低減することができると共にチタン
シリサイド膜などの金属シリサイド膜が原因となってそ
の下部のｐｎ接合の破壊によるリーク電流が防止できる
ので、コンタクト領域の下部のＭＯＳＦＥＴのソース／
ドレインとなる半導体領域を低抵抗化および浅ｐｎ接合
化した状態で形成できるために、ＣＭＯＳＦＥＴまたは
ＭＯＳＦＥＴなどから構成されている複雑な構造のロジ
ック回路またはメモリ回路を有する半導体集積回路装置
の高集積化および高速化ができる。
びその製造方法によれば、コンタクト領域としてのチタ
ンシリサイド膜などの金属シリサイド膜によって、コン
タクト領域の抵抗を低減することができると共にチタン
シリサイド膜などの金属シリサイド膜が原因となってそ
の下部のｐｎ接合の破壊によるリーク電流が防止できる
ので、コンタクト領域の下部のＭＯＳＦＥＴのソース／
ドレインとなる半導体領域を低抵抗化および浅ｐｎ接合
化した状態で形成できるために、ＣＭＯＳＦＥＴまたは
ＭＯＳＦＥＴなどから構成されている複雑な構造のロジ
ック回路またはメモリ回路を有する半導体集積回路装置
の高集積化および高速化ができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す要部断面図である。
置の製造工程を示す要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ フィールド絶縁膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ ｎ型半導体領域 ８ ｐ型半導体領域 ９ 側壁絶縁膜 １０ ｎ型半導体領域 １１ ｐ型半導体領域 １２ 多結晶シリコン膜 １３ チタン膜 １４ チタンシリサイド膜 １５ 絶縁膜 １６ 配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336
Claims (9)
- 【請求項１】 半導体領域の上に設けられているコンタ
クト領域を介在して配線層が配置されている半導体集積
回路装置において、前記コンタクト領域は、前記半導体
領域の上に選択エピタキシャル成長法によって形成され
ている多結晶シリコン膜と、前記多結晶シリコン膜と高
融点金属膜との熱処理によって形成されている金属シリ
サイド膜とからなっていることを特徴とする半導体集積
回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記多結晶シリコン膜は、前記多結晶シリコン膜
の下部の半導体領域に内包されているｐ型またはｎ型の
不純物と同一の不純物が含まれている導電性の多結晶シ
リコン膜であることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記多結晶シリコン膜は、その膜厚が均
一であることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体集積回路装置において、前記金属シリサイド膜は、
チタンシリサイド膜であることを特徴とする半導体集積
回路装置。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体集積回路装置において、前記コンタクト領域が形成
されている前記半導体領域には、ＣＭＯＳＦＥＴまたは
ＭＯＳＦＥＴのソースおよびドレインまたはゲート電極
が含まれていることを特徴とする半導体集積回路装置。 - 【請求項６】 複数の半導体素子が形成されている基板
における前記半導体素子の構成要素としての半導体領域
の上に、選択エピタキシャル成長法を使用してコンタク
ト領域としての多結晶シリコン膜を形成する工程と、 前記基板の上に高融点金属膜を形成する工程と、 熱処理を行って、前記高融点金属膜と前記多結晶シリコ
ン膜との接触部に金属シリサイド膜を形成した後に、金
属シリサイド膜以外の高融点金属膜を取り除く作業を行
う工程とを有することを特徴とする半導体集積回路装置
の製造方法。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法において、前記多結晶シリコン膜は、前記多結晶
シリコン膜の下部の半導体領域に内包されているｐ型ま
たはｎ型の不純物と同一の不純物が含まれている導電性
の多結晶シリコン膜であることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項８】 請求項６または７記載の半導体集積回路
装置の製造方法において、前記高融点金属膜はチタン膜
が使用されており、前記金属シリサイド膜はチタンシリ
サイド膜であることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項９】 請求項６〜８のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記コンタクト
領域としての前記多結晶シリコン膜を形成する前記半導
体領域には、ＣＭＯＳＦＥＴまたはＭＯＳＦＥＴのソー
スおよびドレインまたはゲート電極が含まれていること
を特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8238275A JPH1092949A (ja) | 1996-09-10 | 1996-09-10 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8238275A JPH1092949A (ja) | 1996-09-10 | 1996-09-10 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092949A true JPH1092949A (ja) | 1998-04-10 |
Family
ID=17027774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8238275A Pending JPH1092949A (ja) | 1996-09-10 | 1996-09-10 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1092949A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000066155A (ko) * | 1999-04-13 | 2000-11-15 | 황인길 | 반도체 소자의 얕은 접합 및 실리사이드 형성 방법 |
| US6492696B2 (en) | 2000-05-02 | 2002-12-10 | Sharp Kabushiki Kaisha | Semiconductor device and process of manufacturing the same |
| KR100447784B1 (ko) * | 1996-11-21 | 2004-11-12 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
-
1996
- 1996-09-10 JP JP8238275A patent/JPH1092949A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447784B1 (ko) * | 1996-11-21 | 2004-11-12 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR20000066155A (ko) * | 1999-04-13 | 2000-11-15 | 황인길 | 반도체 소자의 얕은 접합 및 실리사이드 형성 방법 |
| US6492696B2 (en) | 2000-05-02 | 2002-12-10 | Sharp Kabushiki Kaisha | Semiconductor device and process of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040726 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041004 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041026 |