JPH03284878A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH03284878A JPH03284878A JP21414490A JP21414490A JPH03284878A JP H03284878 A JPH03284878 A JP H03284878A JP 21414490 A JP21414490 A JP 21414490A JP 21414490 A JP21414490 A JP 21414490A JP H03284878 A JPH03284878 A JP H03284878A
- Authority
- JP
- Japan
- Prior art keywords
- region
- thin film
- film transistor
- transistor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 30
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 239000000969 carrier Substances 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052796 boron Inorganic materials 0.000 abstract description 5
- 239000011574 phosphorus Substances 0.000 abstract description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 3
- 230000001590 oxidative effect Effects 0.000 abstract 2
- 229910001423 beryllium ion Inorganic materials 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000005641 tunneling Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 5
- 210000003128 head Anatomy 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000010408 film Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、薄膜トランジスタに関する。
薄膜トランジスタでは半導体薄膜の結晶の不完全性から
結晶性のウェハを用いたトランジスタに比べ、十分な特
性が得られていない。特性改善のため、薄膜の単結晶化
が研究されているが、まだ実用化への課題は多い。薄膜
トランジスタを用いて、スイッチング素子や、シフトレ
ジスタ等の回路を作成する場合、トランジスタのオフ電
流が重要になるが、薄膜トランジスタのオフ電流は、結
晶性ウェハを用いたトランジスタに比べ、非常に大きく
なっている。これはチャンネル部の半導体薄膜中の結晶
欠陥によるものである。
結晶性のウェハを用いたトランジスタに比べ、十分な特
性が得られていない。特性改善のため、薄膜の単結晶化
が研究されているが、まだ実用化への課題は多い。薄膜
トランジスタを用いて、スイッチング素子や、シフトレ
ジスタ等の回路を作成する場合、トランジスタのオフ電
流が重要になるが、薄膜トランジスタのオフ電流は、結
晶性ウェハを用いたトランジスタに比べ、非常に大きく
なっている。これはチャンネル部の半導体薄膜中の結晶
欠陥によるものである。
特開平１−２７６７５５号ではＰチャンネルトランジス
タにおいて、チャンネル領域に接するソース及び、ドレ
イン部にｎ型の領域を設けて、オフ電流値の減少を試み
ている。Ｐチャンネルトランジスタの電流担体は本来ホ
ールであるが、ゲート電圧が低い時には電子も誘起され
る。このため、チャンネル部のドレイン側にｎ型領域を
設けると電子が流れ込む。この電子による電流はドレイ
ン側のＰＮ接合によって制御されるが、ドレイン電圧の
上昇に伴い、接合の降伏が起き、実際のオフ電流値は増
加してしまう。
タにおいて、チャンネル領域に接するソース及び、ドレ
イン部にｎ型の領域を設けて、オフ電流値の減少を試み
ている。Ｐチャンネルトランジスタの電流担体は本来ホ
ールであるが、ゲート電圧が低い時には電子も誘起され
る。このため、チャンネル部のドレイン側にｎ型領域を
設けると電子が流れ込む。この電子による電流はドレイ
ン側のＰＮ接合によって制御されるが、ドレイン電圧の
上昇に伴い、接合の降伏が起き、実際のオフ電流値は増
加してしまう。
本発明の目的は前述のオフ電流値を低減した薄膜トラン
ジスタを提供する点にある。
ジスタを提供する点にある。
本発明の第１はソース領域、チャンネル領域、ドレイン
領域により構成されている薄膜トランジスタにおいて、
ソース領域の不純物濃度が５Ｅ１８／ｍ３以上であるこ
とおよび該ソース領域に接した外側に隣接領域を設け、
かつ該隣接領域にはソース領域の不純物とは反対のキャ
リアを発生できる不純物を５Ｅ１８／Ｑ１３以上、好ま
しくはＩＥ２０／ｃｍ’〜５Ｅ２１／ａｍ”の濃度で含
有させたことを特徴とする薄膜トランジスタに関する。
領域により構成されている薄膜トランジスタにおいて、
ソース領域の不純物濃度が５Ｅ１８／ｍ３以上であるこ
とおよび該ソース領域に接した外側に隣接領域を設け、
かつ該隣接領域にはソース領域の不純物とは反対のキャ
リアを発生できる不純物を５Ｅ１８／Ｑ１３以上、好ま
しくはＩＥ２０／ｃｍ’〜５Ｅ２１／ａｍ”の濃度で含
有させたことを特徴とする薄膜トランジスタに関する。
本発明の第２は、ソース領域、チャンネル領域、ドレイ
ン領域により構成されている薄膜トランジスタにおいて
、トレイン領域の不純物濃度が５Ｅ１８／ａｍ’以上で
あることおよびゲート電極下にあり、該ドレイン領域、
チャンネル領域に接した領域を設け、この領域にはドレ
イン領域の不純物とは反対のキャリアを発生できる不純
物を５Ｅ１８／ａｓ３以上の濃度で含有させたことを特
徴とする薄膜トランジスタに関する。
ン領域により構成されている薄膜トランジスタにおいて
、トレイン領域の不純物濃度が５Ｅ１８／ａｍ’以上で
あることおよびゲート電極下にあり、該ドレイン領域、
チャンネル領域に接した領域を設け、この領域にはドレ
イン領域の不純物とは反対のキャリアを発生できる不純
物を５Ｅ１８／ａｓ３以上の濃度で含有させたことを特
徴とする薄膜トランジスタに関する。
本第１発明の１つの態様は、第１図に示すようにソース
領域２、チャンネル領域３．ドレイン領域４により構成
されている薄膜トランジスタにおいて、ソース領域２の
ｎ型不純物濃度が５Ｅ１８／国’以上であることおよび
、該ソース領域２に接した外側に隣接領域７を設け、か
つ該隣接領域７にはＰ型不純物を５Ｅ１８／ａｍ３以上
の濃度で含有させたｎチャンネル薄膜トランジスタであ
る。
領域２、チャンネル領域３．ドレイン領域４により構成
されている薄膜トランジスタにおいて、ソース領域２の
ｎ型不純物濃度が５Ｅ１８／国’以上であることおよび
、該ソース領域２に接した外側に隣接領域７を設け、か
つ該隣接領域７にはＰ型不純物を５Ｅ１８／ａｍ３以上
の濃度で含有させたｎチャンネル薄膜トランジスタであ
る。
本第１発明のもう１つの態様は、第２図に示すようにソ
ース領域２、チャンネル領域３、ドレイン領域４により
構成されている簿膜トランジスタにおいて、ソース領域
２のＰ型不純物濃度が５Ｅ１ｇ／ａ１３以上であること
および該ソース領域に接した外側に隣接領域８を設け、
かつ隣接領域８にはｎ型不純物を５Ｅ１ｇ／ｃａ＋”以
上の濃度で含有させたＰチャンネル薄膜トランジスタで
ある。
ース領域２、チャンネル領域３、ドレイン領域４により
構成されている簿膜トランジスタにおいて、ソース領域
２のＰ型不純物濃度が５Ｅ１ｇ／ａ１３以上であること
および該ソース領域に接した外側に隣接領域８を設け、
かつ隣接領域８にはｎ型不純物を５Ｅ１ｇ／ｃａ＋”以
上の濃度で含有させたＰチャンネル薄膜トランジスタで
ある。
アモルファスや多結晶の半導体薄膜でＰｎ接合を作成す
ると、その降伏電圧は結晶性のウェハを用いて作成した
ものに比べ、非常に小さい。
ると、その降伏電圧は結晶性のウェハを用いて作成した
ものに比べ、非常に小さい。
特に接合部付近のＰ及びｎ型領域における不純物濃度が
高い場合は空乏層が広がりにくく、低い逆方向電圧から
トンネル効果による電流が流れだす。この特性を利用し
てトランジスタがオフ状態のときだけ、ダイオードとし
てオフ電流を低減させ、トランジスタがオン状態のとき
には、トンネル電流によってダイオードを降伏させ、電
流が流れるようにする。前記第１発明の構成の薄膜トラ
ンジスタにおいて、トランジスタがオフ状態のとき、チ
ャンネル部の抵抗は非常に高くなり、電源電圧のほとん
どがチャンネル部にかかる。このような状態ではソース
領域に形成された接合部はダイオードとして働き、トラ
ンジスタのオフ電流を低下させる。トランジスタがオン
状態のときには、チャンネル部の抵抗が低くなり、電源
電圧に近い値が、接合部にかかり、接合部は降伏現象を
起こしオン電流が流れる。接合部の降伏電圧は、接合部
付近の不純物濃度に依存し、ソース領域の不純物濃度が
５Ｅ１８／ｃｍ’以上の場合、Ｐ又はｎ型領域の不純物
濃度は５ε１８／ｃｍ３以上で空乏層が２００Å以下と
なり、トンネル電流が流れやすくなる。
高い場合は空乏層が広がりにくく、低い逆方向電圧から
トンネル効果による電流が流れだす。この特性を利用し
てトランジスタがオフ状態のときだけ、ダイオードとし
てオフ電流を低減させ、トランジスタがオン状態のとき
には、トンネル電流によってダイオードを降伏させ、電
流が流れるようにする。前記第１発明の構成の薄膜トラ
ンジスタにおいて、トランジスタがオフ状態のとき、チ
ャンネル部の抵抗は非常に高くなり、電源電圧のほとん
どがチャンネル部にかかる。このような状態ではソース
領域に形成された接合部はダイオードとして働き、トラ
ンジスタのオフ電流を低下させる。トランジスタがオン
状態のときには、チャンネル部の抵抗が低くなり、電源
電圧に近い値が、接合部にかかり、接合部は降伏現象を
起こしオン電流が流れる。接合部の降伏電圧は、接合部
付近の不純物濃度に依存し、ソース領域の不純物濃度が
５Ｅ１８／ｃｍ’以上の場合、Ｐ又はｎ型領域の不純物
濃度は５ε１８／ｃｍ３以上で空乏層が２００Å以下と
なり、トンネル電流が流れやすくなる。
つぎに、第２発明について図面を参照して説明する。
第３図は、ｎ型ソース２．ドレイン領域４を持ち、この
ドレイン領域４とチャンネル領域３の間のゲート電極６
下にドレイン領域４とは反対のキャリアを発生するＰ型
領域７がドレイン領域４とＰｎ接合を形成している第２
発明のｎチャンネル薄膜トランジスタである。第４図は
同様な構成の第２発明のＰチャンネル薄膜トランジスタ
である。
ドレイン領域４とチャンネル領域３の間のゲート電極６
下にドレイン領域４とは反対のキャリアを発生するＰ型
領域７がドレイン領域４とＰｎ接合を形成している第２
発明のｎチャンネル薄膜トランジスタである。第４図は
同様な構成の第２発明のＰチャンネル薄膜トランジスタ
である。
上記第２発明の構成の薄膜トランジスタにおいて、トラ
ンジスタがオフ状態のとき、チャンネル部の抵抗は非常
に高いので、電源電圧のほとんどがチャンネル部にかか
る。このような状態ではドレイン領域が形成された接合
部は逆バイアスのダイオードに等しく、トランジスタの
オフ電流は低下する。トランジスタがオン状態のときに
は、チャンネル部の抵抗が低くなり、電源電圧のほとん
どが接合部にかかる。ドレイン領域とその隣接部（第３
図の７、第４図の８）の不純物濃度が５Ｅ１８／ａ＃と
高いため、電源電圧で降伏現象を起こしオン電流が流れ
る。
ンジスタがオフ状態のとき、チャンネル部の抵抗は非常
に高いので、電源電圧のほとんどがチャンネル部にかか
る。このような状態ではドレイン領域が形成された接合
部は逆バイアスのダイオードに等しく、トランジスタの
オフ電流は低下する。トランジスタがオン状態のときに
は、チャンネル部の抵抗が低くなり、電源電圧のほとん
どが接合部にかかる。ドレイン領域とその隣接部（第３
図の７、第４図の８）の不純物濃度が５Ｅ１８／ａ＃と
高いため、電源電圧で降伏現象を起こしオン電流が流れ
る。
実施例１（第１発明に対応）
第１図により本実施例を説明する。
絶縁基板１上に多結晶シリコンをＬＰＣＶＤ法により２
０００人堆積したのち熱酸化によりゲート絶縁膜５を形
成、リンドープの多結晶シリコンでゲート電極６を形成
後、イオン注入によりソース領域２、ドレイン領域４、
Ｐ型頭域７を形成した。不純物濃度はソース及びドレイ
ン領域でリンＩＥ２０／３３、Ｐ型頭域でボロンＩＥ２
０／Ｃ１１’である。
０００人堆積したのち熱酸化によりゲート絶縁膜５を形
成、リンドープの多結晶シリコンでゲート電極６を形成
後、イオン注入によりソース領域２、ドレイン領域４、
Ｐ型頭域７を形成した。不純物濃度はソース及びドレイ
ン領域でリンＩＥ２０／３３、Ｐ型頭域でボロンＩＥ２
０／Ｃ１１’である。
実施例２（第１発明に対応）
第２図により本実施例を説明する。
実施例１と同様の方法で作成した。但し、ソース２、ド
レイン領域３．ｎ型領域８での不純物濃度はそれぞれ、
ボロンＩＥ２０／ａｍ’、リン２Ｅ２０／ｃｍ３である
。
レイン領域３．ｎ型領域８での不純物濃度はそれぞれ、
ボロンＩＥ２０／ａｍ’、リン２Ｅ２０／ｃｍ３である
。
実施例１も２もともにオフ電流値が大巾に低減した。す
なわち、Ｗ／Ｌ＝３０１５μ朧のとき、オフ電流値は数
ｎＡからＩＰＡ未満に低減した。
なわち、Ｗ／Ｌ＝３０１５μ朧のとき、オフ電流値は数
ｎＡからＩＰＡ未満に低減した。
実施例３（第２発明に対応）
第５図に示すように絶縁基板１上に多結晶シリコンをＬ
ＰＶＤ法により２０００人堆積したのち熱酸化によりゲ
ート絶縁層５を形成し、多結晶シリコンによりゲート電
極６を形成したのち、セルファラインでリンのイオン注
入を４Ｅ１５／ａ７．３０ｋｅｖの条件で行った。
ＰＶＤ法により２０００人堆積したのち熱酸化によりゲ
ート絶縁層５を形成し、多結晶シリコンによりゲート電
極６を形成したのち、セルファラインでリンのイオン注
入を４Ｅ１５／ａ７．３０ｋｅｖの条件で行った。
第６図に示すようにゲート電極６及びソース領域２をマ
スクして、ボロンのイオン注入を２Ｅ １５／ ａｌ
、 ２０Ｋｅｖの条件で行った。この条件でイオン注入
を行うと、ボロンがゲート電極下に入り込み、Ｐ型頭域
７を形成することができる。
スクして、ボロンのイオン注入を２Ｅ １５／ ａｌ
、 ２０Ｋｅｖの条件で行った。この条件でイオン注入
を行うと、ボロンがゲート電極下に入り込み、Ｐ型頭域
７を形成することができる。
１０００℃のアンールの後、眉間絶縁膜、アルミ配線を
行った。この構成をとることによってＷ／Ｌ＝３０１５
μ■のトランジスタにおいて従来数ｎＡであったオフ電
流が１ｐＡ以下に減少した。
行った。この構成をとることによってＷ／Ｌ＝３０１５
μ■のトランジスタにおいて従来数ｎＡであったオフ電
流が１ｐＡ以下に減少した。
本発明の構成をとることにより薄膜トランジスタのオフ
電流値を低下することができた。
電流値を低下することができた。
とくに、第２発明は、第１発明の場合のようにソース領
域が大きくならないので、第１発明より一層集積化に適
した構成である。
域が大きくならないので、第１発明より一層集積化に適
した構成である。
第１図は、本第１発明をｎチャンネル薄膜トランジスタ
としたときの具体例を示し、第２図は１本第１発明をＰ
チャンネル薄膜トランジスタとしたときの具体例を示し
、第３図は、本第２発明をｎチャンネル薄膜トランジス
タとしたときの具体例を示し、第４図は、本第２発明を
Ｐチャンネル薄膜トランジスタとしたときの具体例を示
し、第５図、第６図は実施例３の製造工程を示し、第７
図は、従来型ｎチャンネル薄膜トランジスタを示す。 １・・・基板 ３・・・チャンネル領域 ５・・・ゲート絶縁膜 ７・・・Ｐ型頭域 ９・・・レジスト １０・・・ノンドープ半導体層 ２・・ソース領域 ４・・・ドレイン領域 ６・・・ゲート電極 ８・ ｎ型領域 第 ３図 第４図 番 Ｐ＋ 番 ↓
としたときの具体例を示し、第２図は１本第１発明をＰ
チャンネル薄膜トランジスタとしたときの具体例を示し
、第３図は、本第２発明をｎチャンネル薄膜トランジス
タとしたときの具体例を示し、第４図は、本第２発明を
Ｐチャンネル薄膜トランジスタとしたときの具体例を示
し、第５図、第６図は実施例３の製造工程を示し、第７
図は、従来型ｎチャンネル薄膜トランジスタを示す。 １・・・基板 ３・・・チャンネル領域 ５・・・ゲート絶縁膜 ７・・・Ｐ型頭域 ９・・・レジスト １０・・・ノンドープ半導体層 ２・・ソース領域 ４・・・ドレイン領域 ６・・・ゲート電極 ８・ ｎ型領域 第 ３図 第４図 番 Ｐ＋ 番 ↓
Claims (1)
- 【特許請求の範囲】 １、ソース領域、チャンネル領域、ドレイン領域により
構成されている薄膜トランジスタにおいて、ソース領域
の不純物濃度が５Ｅ１８／ｃｍ＾３以上であることおよ
び該ソース領域に接した外側に隣接領域を設け、かつ該
隣接領域にはソース領域の不純物とは反対のキャリアを
発生できる不純物を５Ｅ１８／ｃｍ＾３以上の濃度で含
有させたことを特徴とする薄膜トランジスタ。 ２、ソース領域、チャンネル領域、ドレイン領域により
構成されている薄膜トランジスタにおいて、ドレイン領
域の不純物濃度が５Ｅ１８／ｃｍ＾３以上であることお
よびゲート電極下にあり、該ドレイン領域、チャンネル
領域に接した領域を設け、この領域にはドレイン領域の
不純物とは反対のキャリアを発生できる不純物を５Ｅ１
８／ｃｍ＾３以上の濃度で含有させたことを特徴とする
薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253590 | 1990-03-22 | ||
| JP2-72535 | 1990-03-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03284878A true JPH03284878A (ja) | 1991-12-16 |
Family
ID=13492142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21414490A Pending JPH03284878A (ja) | 1990-03-22 | 1990-08-13 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03284878A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011100133A (ja) * | 1999-03-18 | 2011-05-19 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| CN109920802A (zh) * | 2019-03-22 | 2019-06-21 | 京东方科技集团股份有限公司 | 显示装置、驱动背板、晶体管器件及其制造方法 |
| US11214137B2 (en) | 2017-01-04 | 2022-01-04 | Shape Corp. | Vehicle battery tray structure with nodal modularity |
-
1990
- 1990-08-13 JP JP21414490A patent/JPH03284878A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011100133A (ja) * | 1999-03-18 | 2011-05-19 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US11214137B2 (en) | 2017-01-04 | 2022-01-04 | Shape Corp. | Vehicle battery tray structure with nodal modularity |
| CN109920802A (zh) * | 2019-03-22 | 2019-06-21 | 京东方科技集团股份有限公司 | 显示装置、驱动背板、晶体管器件及其制造方法 |
| CN109920802B (zh) * | 2019-03-22 | 2021-01-15 | 京东方科技集团股份有限公司 | 显示装置、驱动背板、晶体管器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100697141B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH1093100A (ja) | 半導体装置およびその作製方法 | |
| JPH0523055B2 (ja) | ||
| JPH03284878A (ja) | 薄膜トランジスタ | |
| JP2647020B2 (ja) | 相補型薄膜トランジスタ及びその製造方法 | |
| JPH0350771A (ja) | 半導体装置 | |
| JPS6148976A (ja) | 薄膜トランジスタ | |
| JP2720153B2 (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| Richman | Complementary MOS field-effect transistors on high-resistivity silicon substrates | |
| KR100540885B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| JPS63226070A (ja) | Ｍｉｓトランジスタ | |
| JPS62293767A (ja) | 半導体集積回路 | |
| JPH1093099A (ja) | 半導体装置およびその作製方法 | |
| KR20000001261A (ko) | 이피롬 셀 형성방법 | |
| JPH1092949A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH06283713A (ja) | 半導体装置及びその製造方法 | |
| JP2840797B2 (ja) | 半導体装置の作製方法 | |
| JPH01191473A (ja) | 半導体装置の製造方法 | |
| KR950010203B1 (ko) | 고체 촬상 소자 | |
| JPS61256674A (ja) | 半導体装置 | |
| JPH06151858A (ja) | 半導体集積回路装置 | |
| CA1251579A (en) | Semiconductor device with polycrystalline silicon active region and method of fabrication thereof | |
| JPH04129274A (ja) | 半導体装置 | |
| JPH11135801A (ja) | 薄膜トランジスタの製造方法 | |
| JPH03272183A (ja) | 多結晶半導体 |