JPS61256674A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は半導体装置に関し、特にディープデプレッショ
ン型絶縁ゲート電界効果トランジスタ（以下、ディープ
デプレソシションＴｒと称する。）を具備する半導体装
置に関するものである。

口１．従来技術 ＭＯＳＦＥＴ　　（Ｍｅｔａｌ　　　０ｘｉｄｅ　　　
５ｅｓｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ　　Ｅｆｆｅｃ
ｔ　　Ｔｒａｎｓｉｓｔｏｒ　）は、例えばＰチャネル
型の場合に基板として通常Ｎ型基板を使用し、Ｎ型基板
にＰ９型のソース及びドレイン領域を形成している。し
かし、ＳＯ３（Ｓｉｌｉｃｏｎｏｎ　　５ａｐｐｈｉｒ
ｅ　）構造のように基板自体を非常に薄くできる場合、
例えば第１０図に示す如く、サファイア基体１上に成長
させたＰ型車結晶シリコン層２を基板として使用するこ
とができる。第１０図に示すＳＯＳ構造のＭＯＳ　Ｆ　
ＥＴはＰ−型基板２にＰ“型のソース領域３及びドレイ
ン領域４を有し、これら両領域間のチャネル領域５上に
ゲート酸化膜６を介してゲート電極７を設けたものであ
る。これは、いわゆるディープデプレッションＴｒと称
され、３．　　Ｒ，Ｈｏｆｓｔｅｉｎによって詳ルい解
析がなされている〔アイ・イー・イー・イー・トランザ
クションズ・オブ・エレクトロン・デバイセス（ＩＥＥ
Ｅ　　ＴＲＡＮＳＡＣＴＩＯＮＳ　　ＯＦ　　ＥＬＥＣ
ＴＲＯＮＤＥＶＩＣＥＳ）。

ＶＯＬ、　ＥＤ−１３，Ｎｏ、　１２．　ＤＥＣＥＭＢ
ＥＲ１９６６）。

このＰ型ディープデプレッションＴｒでは一般に、ソー
ス電圧をｖＤＤとする。但し、基板電位は、基板を流れ
る電流によって決定されるので、チャネル方向に勾配を
もつが最大でもｖＤｏである。また、ドレイン電圧を０
■と仮定すると、ドレイン領域近傍での基板電位はＯＶ
となる。ゲート電圧はＯｖと仮定した場合には、ゲート
電圧による基板内での空乏層は発生せず、このトランジ
スタは抵抗として動作することになる。ところが、ゲル
ト電圧を徐々に増大させてゆ（と、基板内ではまずドレ
イン領域近傍に空乏層が生じ、これによってチャネル領
域の電流通路が狭められ、ソース・ドレイン電流が減少
する。この場合、例えばゲート電圧を５ｖに上げても、
ソース領域近傍では基板電位は５Ｖ（−Ｖｏｏ）となっ
ているために、そこでは空乏層が伸びないことになる。

本発明者は、上記のようにソース領域近傍に空乏化され
ない部分が残る状態で、電流が完全に遮断される場合が
あるかどうかを考察した結果、次の如き結論に到達した
。即ち、空乏層がソース領域にまで達する以前にチャネ
ル領域を完全に塞いで電流を遮断（ピンチオフ）したと
すれば、空乏層の端部がソース領域に面している位置で
の電位は５ｖとなっているはずである。ところが、この
電位が５■であると、ゲート電圧も５ｖであるから同位
置ではゲートからの電界の影響はなく、空乏化しなくな
る。このため、ソース領域に面した部分での空乏層端は
ドレイン領域側へ後退してゆくことになる。この後退は
、基板電流が流れ出して基板電位が低下し出すまで続く
。即ち、ゲート電位がソース電位と同じか或いはそれ以
下の値しかとらない場合には、必ず飽和電流が流れるの
である。

従って、Ｐ型ディープデプレッションＴｒでは、電流を
完全に遮断するためには、ゲート電圧をソース電圧以上
に上げることが必要となる。このためには、ゲート電圧
を昇圧する昇圧回路を設けるとか、或いはソース、ゲー
ト及びドレイン用として三重源（例えば、Ｏｖ、＋■、
わ、−■。）にするといった手段を講じなければならな
い。これでは、通常のデプレッション型ＭＯＳ　Ｆ　Ｅ
Ｔを使用する場合と何ら変わりはないので、効果的な対
策が望まれる。

ハ６発明の目的 本発明の目的は、特別な昇圧（又は降圧）回路を設ける
ことなしに、しかも外部からの供給電源を三重源（例え
ばＯｖとＶ　ｏｏ）のみとするだけで、ディープデプレ
ッションＴｒの電流を完全に遮断することのできる半導
体装置を提供することにある。

二９発明の構成 即ち、本発明は、半導体層（特に、絶縁基体上に形成さ
れた単結晶半導体層）に設けられたソース領域及びドレ
イン領域と、少なくともこれら両領域間のチャネル領域
上に設けられたフローティングゲートと、このフローテ
ィングゲート上に設けられたコントロールゲートとによ
ってディープデプレッションＴｒが構成され、前記チャ
ネル領域でのソース・ドレイン電流を制御する空乏層を
拡大するように前記フローティングゲートにキャリアを
注入するキャリア注入手段が設けられている半導体装置
に係るものである。

本発明はまた、第２の発明として、半導体基体の一主面
側に第１の絶縁ゲート電界効果トランジスタが形成され
、このトランジスタのゲートと、このゲート上に設けら
れたフローティングゲートと、このフローティングゲー
ト上に形成された半導体層に設けられたソース領域及び
ドレイン領域とによってディープデプレッション型の第
２の絶縁ゲート電界効果トランジスタ（ディープデプレ
ッションＴｒ）が構成されており、この第２の絶縁ゲー
ト電界効果トランジスタのチャネル領域でのソース・ド
レイン電流を制御する空乏層を拡大するように前記フロ
ーティングゲートにキャリアを注入するキャリア注入手
段が設けられている半導体装置も堤供するものである。

ホロ実施例 以下１本発明の実施例を第１図〜第９図について詳細に
説明する。

第１図〜第３図は、本発明をＳＯＳ構造のＰチャネル型
ディープデプレッションＴｒに通用した第１の実施例を
示すものである。

まず、この実施例による半導体装置の構成を説明すると
、絶縁性基体、例えばサファイア基体゛１１の一生面に
成長させた不純物濃度１０′４〜１０１６個／ｃＩ１１
３のＰ−型単結晶シリコン層１２に、不純物濃度ＩＱＺ
Ｉ〜ＩＱ２Ｚ個／Ｃｌｌ１３ノＰ＋型ノソース領域１３
及びドレイン領域１４が形成されている。そして、ソー
ス領域１３に隣接して、不純物濃度１０２１〜１０２２
個／ｃｌＩ＋３のＮ＋型のキャリア注入領域（以下、イ
ンジェクタと称する。）　２０が形成されている。また
、チャネル領域１５及びソース領域１３、更にはソース
領域１３−インジェクタ２０間のＰＮ接合２１上を覆う
如くに、ゲート酸化膜１６、フローティングゲート１８
が設けられ、このフローティングゲート１８上には酸化
膜１９を介してコントロールゲート１７が設けられてい
る。なお、ドレイン領域１４及びインジェクタ２０には
夫々、電極２２及び２３が被着され、所定の電位が与え
られる。ソース領域１３にも電極（図示省略）が被着さ
れ、所定の電位が与えられる。

また、図中の２４はゲート表面の絶縁膜（酸化膜）であ
り、２５はフィールド酸化膜である。

このように構成されたＰチャネル型ディープデプレッシ
ョンＴｒは、フローティングゲート１８とコントロール
ゲート１７とを有するいわゆるＥＰＲＯＭ　（ｅｒａｓ
ａｂｌｅ　　ｐｒｏｇｒａｍｍａｂｌｅ　　ｒｅａｄ　
　ｏｎ）ｙｍｅｍｏｒｙ）と同様の構造からなっている
が、次の如くに全く異なる動作を行なわせる。

通常の（一般にはＮチャネル型）ＥＰＲＯＭと同様にフ
ローティングゲートを有するＰチャネル型ＦＲＯＭを作
製した場合、書込みは、フローティングゲートに負のポ
テンシャルをもつホールを注入することによって行なう
。このホールの注入は、ドレイン領域近傍でのアバラン
シェブレークダウンを利用したものである。これに対し
、第１図に例示した本発明に基くＰチャネル型ディープ
デプレッションＴｒでは、ＥＦＲＯＭのようにフローテ
ィングゲートにホールを注入するが、このホールの注入
はドレイン領域からではなく、Ｐ゛型ソース領域１３と
Ｎ°型インジェクタ２０との接合２１に逆方向電圧を印
加してジャンクションブレークダウンを生ぜしめ、これ
により発生したホットキャリアをフローティングゲート
１８へ注入することによって行なう。この場合、注入さ
れるホールは正のポテンシャルをもっているが、こうじ
たホールの注入方法については、既にＤＩＦＭ、ｐｓ（
Ｄｕａｌ　　Ｉｎｊｅｃｔｉｏｎ　　Ｆｌｏａｔｉｎｇ
　Ｇ−ａｔｅ　ＭＯｇ）でも用いられており、その動作
等については既に確ｔＷされ、説明がなされている（特
開昭５３−１０８２４７号、同５４−６６０８８号公報
等）。

このように、正のポテンシャルをもつホールがフローテ
ィングゲート１８に注入されるから、ゲート電圧が正の
方向ヘシフトする。例えば、コントロールゲート１７に
５ｖを加えたとき、基板表面からみたゲート電圧は７ｖ
にまで上昇することになる。この結果、既述した如きゲ
ート電圧の昇圧回路を設けることなしにゲート電圧を上
昇させ、基板を完全に空乏化することが可能となり、基
板電流がゼロとなるように電流を完全に遮断できるディ
ープデプレッションＴｒを実現することができる。しか
も、外部電源は０■と■。のみでよく、追加を要しない
。

次に、本実施例の半導体装置の製造方法を第３図で説明
する。

常法に従って、まず第３Ａ図のようにサファイア基体１
１の一生面にＰ−型単結晶シリコン層１２をエピタキシ
ャル成長させ、次いで第３Ｂ図のように、Ｌ　ＯＧ　Ｏ
Ｓ　（Ｌｏｃａｌ　　０ｘｉｄａｔｉｏｎ　　ｏｆＳｉ
ｌｉｃｏｎ）法によってフィールド酸化膜２５を選択的
に成長させ、素子領域を形成する。

次いで第３Ｃ図のように、公知のイオン注入技術によっ
て、シリコン層１２中にＰ゛型ソース領域１３及びドレ
イン領域１４を形成し、更にＮ°型インジェクタ２０を
形成する。この際、ソース及びドレイン領域用として例
えばボロンイオン２６が打込まれ、またインジェクタ用
として例えばリンイオン２７が打込まれる。

次いで第３Ｄ図のように、常法によって、シリコン層１
２の表面にゲート酸化膜１６を形成し、更に全面に不純
物ドープドポリシリコン層１８、Ｓｉｎ。

膜１９、不純物ドープドポリシリコン層１７をＣＶＤ（
Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏ
ｎ　）法によって順次形成する。

更に第３Ｅ図のように、ポリシリコン層１７、Ｓｉｎｇ
膜１９、ポリシリコン層１８及びゲート酸化膜１６を所
定パターンにエツチングし、しかる後にＣＶＤ法でＳｉ
Ｏ□膜２４膜板４する。そして、各領域のコンタクトホ
ールをフォトエツチングで形成し、アルミニウム等の電
極材料の全面薫着及びバターニングによって第１図のよ
うに各電極（及び配線）を形成する。

第４図〜第９図は本発明を三次元ＩＣに適用した第２の
実施例を示すものである。

この実施例による半導体装置は第４図及び第５図に示す
ように、基本的には、Ｐ−型シリコン基板３１の一生面
側に形成されたＮ゛型半導体領域３３及び３４を夫々ソ
ース領域及びドレイン領域としかつゲート酸化膜３６上
にゲート電極３７を有する通常のＮチャネル型ＭＯ３Ｆ
ＥＴと、上述した第１の実施例と同様にＰ−型シリコン
層４２にＰ″″型ソース領域４３、ドレイン領域４４及
びＮ゛型インジェクタ５０を有しかつシリコン層４２下
にフローティングゲート４８とコントロールゲート３７
を有するＰチャネル型ディープデプレッションＴｒとが
積層せしめられたものである。これら両トランジスタは
、ゲート３７を共通に有し、ドレイン領域３４−４４間
が配ｇ５２により電気的に接続され、これによって第６
図に示す如きインバータ回路を構成することができる。

なお、図中の４７．５７はソース電極、５３はインジェ
クタ電極である。また、４９．５４は第１図の１９．２
４に相当する酸化膜であり、５６も同様の酸化膜であり
、５５はシリコンの表面酸化膜である。

なお、上記の各領域４３．４４．５０の不純物濃度は上
述した１３．１４．２０と同じであってよい。

上記の如くに構成した三次元ＩＣによれば、上述した第
１の実施例で述べたと同様に、Ｐチャネル型ディープデ
プレッションＴｒのフローティングゲート４８に対して
ソース領域４３−インジェクタ５０間のＰＮ接合５１に
印加する逆方向電圧によるアバランシェブレークダウン
で正ポテンシャルのホールを注入し、チャネル領域４５
を完全にオフとすることができる。このフローティング
ゲートへのホール注入は、上述した第１図〜第３図の例
も同様であるが、このトランジスタの製造段階で製造者
側で行なえば、その後には必要のないものである。従っ
て、使用するに際し、予め製造者側の方でＶｆＮＪをＶ
Ｄ、と同じにしておく　（従って、使用時にはＶＩＮＪ
は不要となる）ことができ、ＥＰＲＯＭのように使用者
側でゲートの蓄積電荷を消去したり、書込んだりするこ
とを考慮する必要がない。このため、データリテンショ
ン時間を十分長くするように設計することができる。即
ち、ＥＰＲＯＭ等では、データリテンション時間を長く
すると書込み時間も長くなるので、必要以上にリテンシ
ョン時間を長くは設定できないが本実施例による素子で
は上記の理由からリテンション時間を十分に長（してお
いても問題はない。

また、本実施例による三次元ＩＣ構造は半導体素子を基
板上に積層したものであるから、二次元ＩＣに比べて集
積度が向上し、チップサイズも小さくできる。但し、一
般に、三次元ｔＣを実現する上での大きな障害としては
２層目の基板の製作方法であるとされている。第４図に
おいて、２層目の基板としてのシリコン層４２を単結晶
シリコンとして形成する上で、一旦成長させたポリシリ
コン層をレーザーアニールで再結晶化させるのが一つの
方法であるが、効果的な方法として、完全な単結晶シリ
コンを作るのではなく、いわば原車結晶化させた基板を
作成する方法がある。この場合、ポリシリコン層を水素
雰囲気中でアニールすることによって、ポリ状シリコン
の島を水素原子で埋めるようにする。これは、製造コス
トを非常に安くできる方法ではあるが、純粋な単結晶シ
リコンに比べると、ＰＮ接合でのリーク電流が多くなる
傾向がある。

しかし、本例による第４図の構造では、上記方法を適用
して基板４２を形成した場合、これを二層目のディーブ
デブレンションＴｒに用いているので、リーク電流は非
常に少なくなる。即ち、本例のディープデプレッション
Ｔｒにおいては、ＰＮ接合はソース領域４３とインジェ
クタ５０との間に唯一つく第４図中の５１）存在するが
、このインジェクタ電位（ＶＩＮＪ　）は動作時にはソ
ース電位（ｖｏ）としてもよいから、ＰＮ接合５１では
リーク電流が生じることはない。また、このトランジス
タの電流遮断モードにおいては、チャネル領域４５は全
域に亘って空乏化するため、シリコン層４２の結晶構造
が部分的にくずれていても、ＰＮ接合面での場合に比べ
てその影響が少ない。従って、本例による構造で、リー
ク電流が大幅に少な（なり、高性能の三次元ＩＣを実現
できる。

また、三次元ＩＣでは、基板をフローティングにしてい
るので、キンク現象と称されるドレイン電流の歪みが生
じることが知られている。しかし、本例のディープデプ
レッションＴｒによれば、基板４２はソース電位又はド
レイン電位或いはこれらの中間電位となり、フローティ
ング状態とはならないので、キンク現象の如き不安定な
現象は生じない。

次に、本例による三次元ＩＣの製造方法を第７図で説明
する。

まず第７Ａ図のように、Ｐ−型シリコン基板３１の一生
面に熱酸化法によってゲート酸化膜３６を成長させ、こ
の上にＣＶＤ法によって不純物ドープドポリシリコン層
３７、Ｓ　ｉ　Ｏｚ膜４９、不純物ドープドポリシリコ
ン層４８を順次形成する。

次いで第７Ｂ図のように、各層４８．４９．３７．３６
を所定パターンにエツチングしてゲート酸化膜を形成し
、更にこのゲートをマスクとするセルフアラインメント
技術によって不純物拡散等でＮ゛型ソース領域３３及び
ドレイン領域３４を形成する。

次いで第７Ｃ図のように、ＣＶＤ法によって酸化膜５４
を形成し、更にこの上にＰ−型ポリシリコン層４２を成
長させる。このポリシリコン層４２は、上述した如（に
高温熱工程をすべて完了した上で水素雰囲気中でアニー
ルするのがよい。

次いで第７Ｄ図のように、既述したと同様にして各不純
物のイオン注入を行ない、Ｐ゛型ソース領域４３、ドレ
イン領域４４、Ｎ＋型インジェクタ５０を形成し、しか
る後にシリコン層４２をフォトエツチングでパターニン
グする。そしｔ、第４図のように、全面に形成した酸化
膜５６にコンタクトホールをあけ、配線材料を蒸着後に
バターニングして各配線を形成する。

第８図及び第９図は、三次元ＩＣの別の実施例を示すも
のであるが、第４図の例と共通する部分は共通符号を付
して説明を省略することがある。

この例による半導体装置もインバータ回路を構成するが
、第４図の例と異なる点は、ソース領域４３に隣接した
Ｎ゛型インジェクタを設けず、不純。

物ドープドポリシリコンからなるキャリア注入用の第３
のゲート６０を設けていることである。このゲート６０
には電極６３を介してインジェクタ電圧（ＶＩＮＪ　）
が加えられ、これによってゲート６０から酸化膜４９を
通して正のポテンシャルのホールがフローティングゲー
ト４８に注入される。

以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。

例えば、上述した第１図及び第４図の例では、ＰＮ接合
２１．５１の部分はフローティングゲートの端部よりそ
の内方に位置すること（具体的には、第１図の例で言え
ば、ＰＮ接合２１がゲート１８により覆われていること
）がキャリア注入にとって必要である。但し、上記ＰＮ
接合の位置はゲートのうちどの位置にあっても差支えな
い。また、°上述した例の如きキャリア注入手段を設け
ず、ディ、−プデプレッションＴ１のソース領域自体を
インジェクタとして用い、ｖｌＮＪを与えることによっ
てソース領域からキャリアを注入することもできる。

また、上述の例では、Ｐチャネル型ディープデプレッシ
ョンＴｒを述べたが、各領域の導電型を変換し、Ｎチャ
ネル型ディープデプレッションＴ１を構成することがで
きる。このＮチャネル型では、Ｐチャネル型に比べて極
性等を一部変更するだけでよい。なお、本発明は上述の
如き三次元ＩＣのみならず、他の回路一般に適用可能で
ある。

へ１発明の作用効果 本発明は上述した如く、フローティングゲートに対し、
空乏層を拡大するようにキャリアを注入する手段を設け
たディープデプレッションＴ、、とじているので、この
キャリアの注入によってゲート電圧が実際の値よりも高
くなり、空乏層を拡大してソース・ドレイン電流を完全
にゼロにすることができる。従って、ゲート電圧の昇圧
回路を設けたり、外部電源を増やす必要がない。

また、このディープデプレッションＴｒ、を第１の絶縁
ゲート電界効果トランジスタ上に設けているので、いわ
ゆる三次元的なＩＣを構成して高集積化が実現できると
同時に、動作の安定な素子とすることができる。

【図面の簡単な説明】

第１図〜第９図は本発明の実施例を示すものであって、 第１図は第１の実施例によるＳＯＳ構造のＰチャネル型
ディーブデプレソションＴ１の断面図、第２図は同Ｔ、
、の平面図、 第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図は
同Ｔ、の製造方法を工程順に示す断面図、 第４図は第２の実施例による三次元ＩＣの断面図、 第５図は同ＩＣの平面図、 第６図は同ＩＣの等価回路図、 第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図は同ＩＣの製
造方法を工程順に示す各断面図、第８図は第３の実施例
による三次元ＩＣの断面図、 第９図は同ＩＣの等価回路図 である。 第１０図は従来技術を適用したＰチャネル型デーイープ
デプレッションＴ１の断面図である。 なお、図面に示す符号において、 １１・−・−−−−一−・−・・・サファイア基体（絶
縁基体）１２．４２・−・−・−−一−−・・−Ｐ−型
シリコン層１３．３３．４３・−・・・−・−・−ソー
ス領域１４．３４．４４・−・−一一−−−−−−−−
ドレイン領域１５．４５−・−−−一−−−・−−−−
−−−−チャネル領域１７．３７−−−−−・−−−−
一−−−・−コントロールゲート１８．４８・−−−−
−−−一−−・−−−−−一・−・フローティングゲー
ト２０．５０．６０−−−−−・−−−−−−一−−イ
ンジェクタである。 代理人　弁理士　逢　坂　　　宏 第１図 第２図 第３Ａ図 第３Ｂ図 第３Ｃ図　゛ 第３Ｄ図 第３Ｅ図　　。 第４図 第５図 第７Ｂ図

Claims (1)

1. 【特許請求の範囲】 １、半導体層に設けられたソース領域及びドレイン領域
   と、少なくともこれら両領域間のチャネル領域上に設け
   られたフローティングゲートと、このフローティングゲ
   ート上に設けられたコントロールゲートとによってディ
   ープデプレッション型絶縁ゲート電界効果トランジスタ
   が構成され、前記チャネル領域でのソース・ドレイン電
   流を制御する空乏層を拡大するように前記フローティン
   グゲートにキャリヤを注入するキャリヤ注入手段が設け
   られている半導体装置。 ２、半導体基体の一主面側に第１の絶縁ゲート電界効果
   トランジスタが形成され、このトランジスタのゲートと
   、このゲート上に設けられたフローティングゲートと、
   このフローティングゲート上に形成された半導体層に設
   けられたソース領域及びドレイン領域とによってディー
   プデプレッション型の第２の絶縁ゲート電界効果トラン
   ジスタが構成されており、この第２の絶縁ゲート電界効
   果トランジスタのチャネル領域でのソース・ドレイン電
   流を制御する空乏層を拡大するように前記フローティン
   グゲートにキャリヤを注入するキャリア注入手段が設け
   られている半導体装置。