JPH0626253B2 - 長さの短い拡散領域を含む半導体素子の製造方法 - Google Patents

長さの短い拡散領域を含む半導体素子の製造方法

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JPH0626253B2
JPH0626253B2 JP58063130A JP6313083A JPH0626253B2 JP H0626253 B2 JPH0626253 B2 JP H0626253B2 JP 58063130 A JP58063130 A JP 58063130A JP 6313083 A JP6313083 A JP 6313083A JP H0626253 B2 JPH0626253 B2 JP H0626253B2
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Description

【発明の詳細な説明】 本出願は、発明者ビー・ジエー・バリガ（B.J.Baliga）
による１９８０年１２月２日出願の「ゲートエンハンス
形整流器」と称する米国特許出願第２１２１８１号（特
願昭５６−１９０９８号、特開昭５７−１２０３６９
号）と関連を有している。なお、ゲートエンハンス形整
流器（略してGERECT）は本明細書中では絶縁ゲート形整
流器（略してIGR）と呼ばれる。
本発明は、MOS FETにおけるソース領域またはMOS FET以
外の素子における対応領域を構成する短かい長さの拡散
領域を含んだ半導体素子およびそれの製造方法に関する
ものである。
本発明は、ある種の半導体素子（たとえばMOS FETやIG
R）に付随する寄生的なバイポーラトランジスタのター
ンオン（すなわち電流導通の開始）を防止する目的にと
って特に有用である。かかる寄生トランジスタのターン
オンが起こると、半導体素子中に電流の制御能力が部分
的または全面的に失われることが避けられないばかりで
なく、更には素子の完全な破壊を招くことさえあり得
る。
付随する寄生的なパイボーラトランジスタのターンオン
を防止するため、典型的な従来素子（たとえばMOS FE
T）においては、ＰＮ接合を形成する互いに隣接したソ
ース領域とベース領域との間に「電気的短絡部」（すな
わち低抵抗の接続手段）が組込まれる。その目的は、寄
生トランジスタのターンオンを誘起する閾値レベルより
高い値の順方向バイアスがＰＮ接合に印加されるのを防
止することにある。かかるＰＮ接合のいかなる部分も過
度の順方向バイアスを受けないようにするには、短絡部
とＰＮ接合の最も遠い部分との距離（これは概してソー
ス領域の長さに相当する）をできるだけ小さくする必要
がある。しかしながら、MOS FETの従来の製造方法によ
れば、ソース領域の最小長さは約１０μｍ（マイクロメ
ートル）を越えるのが通例である。
従来のMOS FETの製造に当っては、拡散窓を通して適当
な導電形の不純物をベース領域中に拡散させることによ
ってソース領域が形成される。その後、エッチ窓を通し
てソース領域にエッチ剤を作用させることにより、ソー
ス領域の中間部分を貫通してエッチングが施される。そ
のためにはソース領域に対してエッチ窓を位置合せする
必要があるが、ソース領域は小さいのでかかる位置合せ
は微妙な操作である。それ故、ソース領域は位置合せ公
差に対処するのに十分なだけの長さを有していなければ
ならない。従って、短かい長さの拡散領域（すなわちMO
S FETにおけるソース領域）を含んだ半導体素子が得ら
れれば望ましいわけである。
本発明の目的は、MOS FETにおけるスーソ領域またはMOS
FET以外の素子における対応領域を構成する短かい長さ
の拡散領域を含んだ半導体素子並びにそれの製造方法を
提供することにある。
また、MOS FETにおけるソース領域またはMOS FET以外の
素子における対応領域を形成するための微妙な位置合せ
工程が不要であるような半導体素子の製造方法を提供す
ることも本発明の目的の１つである。
MOS FETに対して適用されるような本発明の一形式につ
いて簡単に述べれば、拡散窓を通してＮ形不純物をＰ形
ベース領域中に拡散させることによってＮ＋形のソース
領域が形成される。次いで、同じ拡散窓を通して異方性
のエッチ剤（すなわち限られた方向のみに沿ってエッチ
ングするエッチ剤）がＮ＋形ソース領域に作用させられ
る。このエッチ剤はＮ＋形ソース領域の大部分を除去す
るが、ソース領域の肩部のみはそのまゝの状態で残され
る。完成状態のＮ＋形ソース領域を構成するそれらの肩
部は著しく短かい長さを有していて、各々の肩部の長さ
は通例１μｍである。かかるＮ＋形ソース領域を形成す
るために微妙な位置合せ工程は必要ではない。
本発明の要旨は前記特許請求の範囲中に詳細かつ明確に
記載されているとは言え、添付の図面に関連してなされ
る以下の説明を読むことによって本発明は一層良く理解
されるものと信じる。
本発明の十分な理解を可能にするため、先ず第１Ａ〜１
Ｃ図に関連して先行技術の考察を行うことにする。
第１Ａ図は、全く同じ構造の多数の「セル」（すなわち
反復構造単位）を有する従来のMOS FET１０を示すもの
である。簡略化のため、MOS FET１０の中央部に位置す
るセルについてのみ詳細な説明を行う。
MOS FET１０は、通例、それのソース電極１２とドレイ
ン電極１４との間に接続された外部回路（図示せず）中
の電極レベルを制御するために使用される。詳しく述べ
れば、「ゲート」または制御電極１６は正常にはそれに
印加される制御電圧の大きさに応じて上記の電流レベル
を決定する。しかしながら、MOS FET１０の正常な動作
はＮ形領域１８、Ｐ形ベース領域２０およびＮ＋形ソー
ス領域２２から構成される寄生的なＮ−Ｐ−Ｎトランジ
スタのターンオンによって悪影響を受ける。かかる寄生
トランジスタがターンオンすると、MOS FET１０は外部
回路の電流レベルに対する制御能力を失い始める。寄生
トランジスタの導電性が大きくなると外部回路の電流レ
ベルに対する制御能力が完全に失われることもあり、更
にはMOS FET１０それ自体が破壊されてしまうこともあ
る。
Ｐ形ベース領域２０とＮ＋形ソース領域２２との間のＰ
Ｎ接合のいずれかの部分（たとえば部位ＡおよびＣの間
の部分）に（シリコン素子の場合ならば）約０．７Ｖを
越える順方向バイアスが加わると、寄生トランジスタの
ターンオンが起こる。このような可能性を低減させるた
め、部位Ｂにはソース電極１２によってＰ形ベース領域
２０とＮ＋形ソース領域２２との電気的短絡部が形成さ
れている。その結果、部位ＢにおけるＰＮ接合２４の両
側間の電圧降下はＯＶに保たれる。しかしながら、この
ような状態は部位Ｂから遠く離れた部分のＰＮ接合２４
に関しても成立つわけではない。実際、Ｐ形ベース領域
２０内の部位ＡおよびＢの間に十分な正孔電流が流れて
部位ＡからＢに向かって電圧降下が生じると、部位Ａお
よびＣの間の電圧降下が０．７Ｖを越えることもある。
MOS FET１０においては、この種の正孔電流が２通りの
機構によって起こる。一方は「漏れ電流」として知られ
るもので、これはMOS FET１０が外部素子の電流を導通
しない阻止状態にある場合に生じる。他方はMOS FET１
０が導通状態から阻止状態に変わる過程において生じる
もので、Ｐ形ベース領域２０内の過剰の正孔が部位Ｂ付
近のソース電極に向かって流れることになる。
ＰＮ接合２４に沿つた距離Ａ−Ｂが長いほど、部位Ａお
よびＢの間の電圧降下は大きくなり、従ってＰＮ接合２
４に０．７Ｖを越える順方向バイアスが加わることによ
って寄生トランジスタのターンオンが起こる可能性は大
きくなる。それ故、たとえばＮ＋形ソース領域２２の長
さ（すなわち第１Ａ図におけるそれの水平方向寸法）を
短縮することにより、距離Ａ−Ｂを縮小することは望ま
しいわけである。ところで、たとえばMOS FET１０中の
部位Ｂに電気的短絡部を形成するという従来の技術では
長さの大きいＮ＋形ソース領域２２が生じる。なぜな
ら、かかる技術は微妙な位置合せ工程を含んでいるか
ら、Ｎ＋形ソース領域２２は避け難い位置合せ公差に対
処し得るだけの長さを有していなければならない。この
点に関する詳細および従来の技術のそれ他の欠点は、第
１Ｂおよび１Ｃ図を参照することによって一層容易に理
解できよう。
第１Ｂ図は、Ｎ＋形ドレイン領域３０、Ｎ形領域１８お
よびＰ形ベース領域２０を含んだ半導体本体２８を示し
ている。本体２８の上面３３には拡散障壁またはマスク
（たとえば二酸化シリコン）３２が設置される。かかる
マスク３２は拡散窓３４（およびそれに隣接した拡散
窓）を規定する。次いで、上面３３を通してＮ形不純物
を拡散させることによって（鎖線で示された）Ｎ＋形ソ
ース領域２２が形成される。
次に、第１Ｃ図に示されるごとく、上面３３にエッチ障
壁またはマスク（たとえば二酸化シリコン）３８が設置
される。かかるマスク３８はエッチ窓４０を規定する。
エッチ窓４０を通してエッチ剤を作用させて本体２８か
ら半導体材料を除去することにより、完成状態のMOS FE
T１０（第１Ａ図）を得るために必要な（鎖線で示され
た）溝４２が形成される。Ｎ＋形ソース領域２２の適正
な構造を達成するためには、エッチ窓４０をＮ＋形ソー
ス領域２２の中央部にできるだけ正しく配置することが
必要である。しかしながら、関係する寸法が（たとえば
５μｍ程度という）甚だしく微小なものであるから、か
かる位置合せ工程は極めて微妙なものである。
上記の位置合せ工程は微妙なものであるため、正確な位
置合せが一貫して達成できるとは限らない。その結果、
エッチ窓４０は微小な位置合せ公差４４の範囲内におい
てランダムに分布する。このような位置合せ公差４４に
対処するため、完成状態のＮ＋形ソース領域２２は十分
に大きな長さを有することが要求される。しかしなが
ら、それは寄生トランジスタのターンオンが起こる危険
性を増大させる。Ｎ＋形ソース領域２２の長さを大きく
することのもう１つの欠点は、MOS FET１０中の各セル
の大きさが増大することである。その結果、MOS FET１
０が通し得る電流量は制限され、かつまた製造時におけ
る使用可能なMOS FETの歩留りは低下するので望ましく
ない。その上、上記のごとき微妙な位置合せ工程が含ま
れると、製造時における使用可能なMOS FETの歩留りは
なお一層低下する。
以下、MOS FETの好適な製造方法を図示する第２Ａ〜２
Ｇ図の実施態様に関連して本発明を詳細に説明しよう。
先ず最初に、第２Ａ図に示されるごとく、通例はシリコ
ンから成る半導体本体５０が用意されるが、これは第１
Ｂ図に示された従来の本体２８と全く同じものであれば
よい。詳しく述べれば、Ｎ＋形ドレイン領域５２は基板
から成るのが通例であって、Ｎ＋ドレイン領域５２上に
Ｎ形領域５４がエピタキシヤル成長によって形成され
る。次いで、Ｎ形領域５４上へのエピタキシャル成長ま
たはＮ形領域５４内への拡散によってＰ形ベース領域５
６が形成される。このような構造は、電力用のMOS FET
（すなわちかなりの量の電流を導通するように設計され
たMOS FET）において典型的なものである。とは言え、
本発明は電力用でない素子に対しても適用することがで
きる。
第２Ａ図はまた、（鎖線で示された）Ｐ＋形領域５８を
形成するための加工工程を示している。すなわち、半導
体本体５０の上面６０からＰ形不純物（たとえばホウ
素）を拡散させることにより、高い不純物濃度を有する
極めて薄い（すなわち数分の１μｍの）Ｐ形不純物層が
形成される。このような工程は当業界ではプレデポジシ
ョン（predeposition）として知られている。
次いで、半導体本体の上面６０に二酸化シリコンまたは
その他の適当な耐拡散性材料の厚い（たとえば２μｍ
の）層が設置される。そして、公知の技術であるホトリ
ソグラフィを用いてそれにパターン形成を施すことによ
り、第２Ｂ図に示されるごとくに窓６４を規定するマス
ク６２が得られる。
第２Ｂ図中に鎖線で示されるごとく、中央部に位置する
セル（すなわち本体５０の反復構造単位）の窓６４の中
のＰ＋形領域５８がエッチングによって除去され、同時
に隣接するセルの窓の中のＰ＋形領域５８も除去され
る。（簡略化のため、以下の説明は中央部に位置するセ
ルについてのみ行う。）この場合のエッチングは異方性
または指向性のものである必要はない。適当なエッチン
グ技術としては、たとえば平面プラズマエッチング法が
挙げられる。
次に、第２Ｃ図に示されるごとく、窓６４を通してＮ形
不純物（たとえばリン）を拡散させることによって（鎖
線で示された）Ｎ＋形ソース領域６６が形成される。か
かる拡散工程に際し、薄いＰ＋形領域５８は熱的に「駆
動」されて（第２Ｄ図に見られるごとく）本体５０内に
より深く拡散する。
Ｎ＋形ソース領域６６が形成された後、第２Ｄ図に示さ
れるごとく、マスク６２は更にエッチ障壁としての目的
に役立つ。すなわち、マスク６２によって規定された同
じ窓６４を通してエッチ剤を作用させることにより、本
体５０の内部に向かってエッチングが施される。好適な
実施態様に従えば、かかるエッチ剤は本体５０を構成す
るシリコンの結晶配向に依存するもので、そのような配
向とは(100) である。結晶配向依存性のエッチ剤（すな
わち特定の異方性エッチ剤）は本体５０内の方向に応じ
て相違なる速度でエッチングを行う結果、第２Ｄ図に示
されるごとく、（鎖線で示された）Ｖ字形の溝６８がＮ
＋形ソース領域６６を貫通して形成される。なお、平ら
な底部７０が形成される場合も形成されない場合もあ
る。かかるエッチ剤はマスク６２の下方にアンダーカッ
トを生じないから、Ｎ＋形ソース領域６６が完全に除去
されてしまうことはない。その結果、マスク６２の下方
に位置するＮ＋形ソース領域６６の肩部７２がそのまゝ
の状態で残される。
次に、第２Ｅ図に示されるごとく、絶縁層７３を設置す
ることによって溝６８の表面が被覆される。絶縁層７３
の好適な形成方法は、それを本体５０の酸化膜として生
成させることである。そのためには、高温下において本
体５０を酸素に暴露すればよい。
次に、第２Ｆ図に示されるごとく、マスク６２の一部を
選択的に除去することによって開口７５が形成される。
これはホトリソグラフィによって達成される。
その後、第２Ｆ図の構造物の上面全体を覆うように金属
被膜が設置され、次いで第２Ｇ図に示されるごとくにか
かる金属被覆の一部が選択的に除去される。残留する金
属被膜７４がゲート電極を構成し、また残留する金属被
膜７６はＰ＋形領域５８と接触したソース電極を構成す
る。最後に、Ｎ＋形ドレイン領域５２の下面に金属被膜
７８を設置してドレイン電極を形成すれば、完成したMO
S FET８０が得られる。
かかるMOS FET８０の場合、Ｐ＋形領域５８がたとえば
部位ＥにおいてＰ形ベース領域５６とＮ＋形ソース領域
６６との電気的短絡部を形成するので有利である。この
電気的短絡部は３つの構成部分を有している。第１の構
成部分はＰ＋形領域５８とＮ＋形ソース領域６６との間
の接合８２である。上記領域の各々は高い不純物濃度
（すなわち約１０19不純物原子数／cm３を越える不純物
濃度）を有するから、接合８２はトンネル接合を形成す
る。トンネル接合８２は、少なくとも正常の素子動作に
際しては、Ｎ＋形ソース領域６６とＰ＋形領域５８との
間の低抵抗接続手段を構成する。なおトンネル接合につ
いては、たとえば、エス・エム・セー（S.M.Sze）著
「フィジックス・オブ・セミコンダクタ・デバイシズ
（Physics of Semiconductor Devices）」（ニューヨー
ク、ワイリー・インターサイエンス社、１９６９年）の
第４章に詳しく述べられている。部位Ｅにおける電気的
短絡部の第２の構成部分は、Ｐ形ベース領域５６とＰ＋
形領域５８との間の接合８４である。正孔はＰ形ベース
領域５６からＰ＋形領域５８に向かって自由に通過でき
るから、接合８４はＰ形ベース領域５６とＰ＋形領域５
８との間の低抵抗導電路を構成する。部位Ｅにおける電
気的短絡部の第３の構成部分は、部位Ｅの近傍でトンネ
ル接合８２と接合８４との間に位置する部分のＰ＋形領
域５８から成る。すなわち、Ｐ＋形領域５８は高い不純
物濃度を有するので、トンネル接合面８２と接合面５４
との間に低抵抗の導電路を構成するわけである。上記の
３つの構成部分が集まったＰ形ベース領域５６とＮ＋形
ソース領域６６との間に低抵抗の導電路を形成する結
果、部位Ｅにおいてはそれらの領域間に電気的短絡部が
得られることになる。
トンネル接合８２はＮ＋形ソース領域６６とソース電極
７６との間の低抵抗導電路の一部でもあって、かかる導
電路はやはり不純物濃度の高いＰ＋形領域５８を含んで
いる。Ｐ＋形領域５８は高い不純物濃度のために導電性
を有するから、ソース電極７６は孤立した部位において
それに接触してさえすればよい。
MOS FET８０は、前述のごとき従来のMOS FET１０に比べ
て顕著な利点を有している。先ず第一に、Ｎ＋形ソース
領域６６の長さが従来のものに比べて著しく短縮されて
いる。なぜなら、肩部７２を除くＮ＋形ソース領域６６
の全てがエッチングによって除去されているからであ
る。従って、部位Ｅにおける電気的短絡部は極めて効果
的である。なぜなら、距離のＤ−Ｅが短かいため、部位
Ｄから部位Ｅに向かってＰ形ベース領域５６内を流れる
正孔電流は僅かな電圧降下しか生じないからである。そ
のため、Ｐ形ベース領域５６とＮ＋形ソース領域６６と
の間（たとえば部位ＤおよびＦの間）のＰＮ接合８６の
いずれかの部分が過度の順方向バイアスを受けることは
起こりそうにない。その結果、MOS MET８０内の寄生的
なバイポーラトランジスタ（すなわちＮ形領域５４、Ｐ
形ベース領域５６およびＮ＋形ソース領域６６によって
構成されるトランジスタ）がターンオンする可能性は大
幅に低減するのである。
また、本発明に従って製造されるMOS FETにおいては、
現行の加工技術を使用しながらセル寸法を縮小させるこ
とが可能である。典型的なMOS FETの場合、かかる寸法
縮小の割合は約５０％にも上る。その結果、製造時にお
ける使用可能なMOS FETの歩留りは劇的に向上し、従っ
てそれらのMOS FETはより安価なものとなる。更にま
た、寸法縮小の結果として、定格５００ＶのMOS FETの
電流容量は約３０％増加し、また定格５０ＶのMOS FET
の電流容量は約１００％増加する。それ故、一定の用途
について比較すれば、従来の方法によって製造されるMO
S FETよりも、本発明に従って製造される小形かつ安価
なMOS FETの方が要望されることになる。
本発明に基づく上記のごときMOS FET８０の製造方法
は、たとえば、好適な結晶配向依存性エッチ剤以外の異
方性エッチ剤を使用するように変更することもできる。
ただし、かかる異方性エッチ剤はＮ＋形ソース領域６６
の肩部７２をそのまゝの状態で残すようなものでなけれ
ばならない。適当な異方性エッチ剤の実例としては、垂
直方向に平行化（コリメート）された反応性イオンビー
ムおよび平面プラズマエッチング剤が挙げられる。これ
らのエッチ剤はＶ字形よりもむしろＵ字形の溝６８（第
２Ｄ図）を形成する傾向がある。これらのエッチ剤を使
用する場合には、好適な結向配向依存性エッチ剤の場合
のように半導体本体が(100)の結晶配向を有することは
必要でない。
本発明に基づく上記のごときMOS FET８０（第２Ｇ図）
の製造方法の別の変更例においては、金属被膜の代りに
導電性の耐火性材料からのゲート電極７４を形成するこ
ともできる。適当な耐火性材料としては、高濃度の不純
物を添加した多結晶質シリコン、ケイ化モリブデンおよ
びケイ化タングステンが挙げられる。多結晶質シリコン
を使用する場合、上記のごとき本発明方法はたとえば次
のように変更すればよい。第２Ｅ図の絶縁層７３を形成
した後、第２Ｅ図に示された構造物の上面に多結晶質シ
リコン層（図示せず）が設置される。かかる多結晶質シ
リコン層に高濃度の不純物を添加することによって導電
性を付与した後、パターン形成によってソース電極用の
所望部位から多結晶質シリコン層が除去される。次い
で、高温下で酸素に暴露することによって多結晶質シリ
コン層上に酸化膜が生成され、そして開口７５（第２Ｆ
図）と同様な開口が形成される。最後に、こうして得ら
れる構造物の上面に金属被膜を設置することによってソ
ース電極がされる。
本発明はMOS FET以外の半導体素子に対しても適用する
ことができる。適用可能な半導体素子の実例としては、
第３図に示されるような絶縁ゲート形整流器（IGR）９
０が挙げられる。かかるIGR９０は、MOS FET８０のＮ＋
形ドレイン領域５２の代りにＰ＋形領域９２を含んでい
る。このような置換さえ行えば、上記のごとき本発明方
法をIGR９０に対して適用することができる。
IGR９０のごときIGR素子の構造および動作の詳細は、前
述の米国特許出願第２１２１８１号明細書中に記載され
ている。
IGR９０に関して本発明がもたらす利点は、MOS FET８０
に関する上記の利点と同様である。詳しく述べれば、Ｎ
形領域９４、Ｐ形領域９６およびＮ＋形領域９７によっ
て構成されるIGR９０内の寄生的なNPNトランジスタは、
寄生的なPNPトランジスタ（すなわちＰ＋形領域９２、
Ｎ形領域９４およびＰ形領域９６によつて構成されるト
ランジスタ）とサイリスタ的に接続されている。そのた
め、NPNトランジスタ（すなわち上方のトランジスタ）
がターンオンすると、これらの寄生トランジスタは電流
導通状態にラッチされることがある。IGR９０がひとた
びラッチされると、ゲート電極９８による電流レベル制
御能力は完全に失われてしまう。IGR９０が能動状態ま
たは電流導通状態にある場合には、IGR２０がラッチさ
れる危険性は常に存在する。本発明は、NPNトランジス
タが過度の能動状態になるのを防止することによってそ
のような危険性を大幅に低減させる。なぜなら、ＰＮ接
合１００に沿ったＰ形領域９６内の距離Ｈ−Ｉが短かい
ため、（たとえば部位ＨおよびＪの間の）ＰＮ接合１０
０が過度の順方向バイアスを受けることはあり得ない。
その上、従来の方法によって製造されるIGRに比べてIGR
９０ではセル寸法を縮小させることもできるため、IGR
９０のより経済的な製造および電流容量の増大が可能と
なる。
本発明に基づくMOS FET８０の製造方法に対する上記の
ごとき変更例は、IGR９０に対しても全く同様に適用す
ることができる。
今度は、MOS FETのもう１つの好適な製造方法を図示す
る第４Ａ〜４Ｅ図の実施態様に関連して本発明を説明し
よう。先ず最初に、第４Ａ図に示されるごとく、通例は
シリコンから成る半導体２００が用意される。かかる本
体２００は、通例、基板から成るＮ＋形ドレイン領域２
０２および通例はＮ＋形ドレイン領域２０２上にエピタ
キシャル成長させたＮ形領域２０４を含んでいる。この
ような構造は電力用のMOS FETにおいて典型的なもので
あるが、本発明は電力用でない素子に対しても適用する
ことができる。
次いで、本体２００の上面２０５に絶縁層２０６が設置
されるが、これは本体２００上に酸化膜を生成させるこ
とによって行うのが適当である。次に、絶縁層２０６上
に（部分的に切欠いた状態で示される）導電性の耐火性
材料２０８が設置される。かかる耐火性材料がたとえば
多結晶質シリコンから成る場合には、それに高濃度の不
純物を添加することによって導電性が付与される。その
後、好ましくは耐火性材料２０８の上面に絶縁層２１０
が設置される。耐火性材料２０８が多結晶質シリコンか
ら成る場合、絶縁層２１０はその上に生成させた酸化膜
から形成するのが適当である。最後に、絶縁層２１０が
存在するならばその上に、さもなければ耐火性材料２０
８上に層２１１が設置される。かかる層２１１は、下記
の加工工程に際して二酸化シリコンおよびシリコンをエ
ッチングするエッチ剤に対して抵抗性を持った材料（た
とえば酸化アムミニウム）から成る。
次いで、通常のホトリソグラフィに従って層２０６、２
０８、２１０および２１１にパターン形成を施すことに
より、第４Ｂ図に見られるようなマスク２１６が得られ
る。かかるマスク２１６は窓２１７を規定していて、か
かる窓２１７を通してＰ形の不純物を拡散させることに
よって（鎖線で示された）Ｐ形ベース領域２１８を形成
する際には拡散障壁として役立つ。
次に、第４Ｃ図に示されるごとく、窓２１７を通してＮ
形の不純物を拡散させることによって（鎖線で示され
た）Ｎ＋形ソース領域２２０が形成される。Ｎ＋形ソー
ス領域２２０は横方向に沿って見れば耐火性材料２０８
の下方にまで（すなわち領域２２２内にまで）広がって
いるが、その距離はＮ形不純物が垂直方向に沿って拡散
した距離にほぼ等しい。このような拡散は酸化雰囲気中
において高温下で行われる。その結果、耐火性材料２０
８の（第４Ｂ図に示された）露出面２１９は酸化される
から、耐火性材料２０８は第４Ｃ図に示されるごとく絶
縁材によって包囲されることになる。同様に、（第４Ｂ
図に示された）本体表面２０５の露出部分も酸化され、
それによって（第４Ｃ図に示さえるごとく）酸化膜２２
１が形成される。
次に、第４Ｄ図に示されるごとく、Ｎ＋形ソース領域２
２０の形成用の拡散窓として使用されたものと同じ窓２
１７を通して酸化膜２２１に（下記のごとき）異方性エ
ッチ剤が作用させられる。かかるエッチ剤は酸化膜２２
１を除去した後、Ｎ＋形ソース領域２２０の肩部２２３
をそのまゝの状態で残しながら少なくともＮ＋形ソース
領域２２０の実質的に全部を除去する。好適な実施態様
に従えば、かかるエッチ剤は垂直方向に平行化された反
応性イオンビームまたは平面プラズマエッチング剤から
成り、そしてほぼＵ字形の溝２２４を形成する。あるい
はまた、先ず上記エッチ剤の一方を用いて酸化膜２２１
を除去し、次いで結晶配向依存性エッチ剤（たとえば水
酸化カリウムおよびイソプロパノールの約３：１の混合
物）を用いて本体２００の内部へ向かうエッチングを施
すことにより、Ｖ字形の溝（図示せず）を形成すること
もできる。この場合、本体２００は(100)の結晶配向を
有することが必要である。また、（少なくとも層２１１
が酸化アルミニウムから成る場合には）層２１１は（少
なくとも結晶配向依存性エッチ剤が水酸化カリウムを含
む場合には）結晶配向依存性エッチ剤によって除去され
るから、絶縁層２１０（第４Ａ図）が存在することも必
要である。
最後に、第４Ｄ図の構造物の上面および下面に金属被膜
２２６および２２７をそれぞれ設置することにより、第
４Ｅ図に示されるようなMOS FET２２８が得られる。MOS
FET２２８における電気的短絡部は部位Ａに存在するわ
けであって、そこではＰ形ベース領域２１８とＮ＋形ソ
ース領域２２０とが金属被膜２２６によって電気的に接
続されている。
ビー・ジエー・バリガ（B.J.Baliga）の論文「シリコン
電力用電界制御素子および集積回路」（ディー・カーン
（D.Kahng）編「シリコン・インテグレーテッド・カー
キッツ：パートＢ（Sili-con Integrated Circuits:Par
t B）」、ニューヨーク、アカデミック・プレス刊（１
９８１年）、２０９〜２２８頁）中に詳しく述べられて
いる通り、MOS FET２２８に関する先行技術は基本的に
見ると（第１Ａ図に示されかつ上記に述べられた）従来
のMOS FET１０と同じ欠点を有している。それらの欠点
としては、大きい長さを持ったソース領域を含むこと、
電気的短絡部を形成するために微妙な位置合せ工程が必
要であること、および電気的短絡部を形成するためによ
り多くの加工工程が必要であることが挙げられる。これ
らの欠点は本発明の上記実施態様に従えば全て解消され
るのである。
上記実施態様の好適な変更例においては、トンネル接合
面の使用によって信頼度のより高い電気的短絡部を形成
することもできる。そのためには、第４Ｄ図に示された
エッチング工程の完了後、Ｐ形の不純物を拡散させるこ
とによって（第４Ｆ図中に鎖線で示された）Ｐ＋形領域
２３０を形成すればよい。Ｐ＋形領域２３０およびＮ＋
形ソース領域２２０はいずれも高い不純物濃度を有する
から、両者間の接合２３１はトンネル接合面を成す。そ
の結果、第２Ｇ図のMOS FET８０内の部位Ｅにおける電
気的短絡部の場合と同様に、トンネル接合２３１に隣接
した部位ＧにＰ形ベース領域２１８とＮ＋形ソース領域
２２０との間の電気的短絡部が存在することになる。次
に、第４Ｆ図の構造物の上面および下面に金属被膜２３
４および２３６をそれぞれ設置することにより、第４Ｇ
図に示されるようなMOS FET２３８が得られる。
本発明の上記実施態様はMOS FET以外の半導体素子に対
しても適用することができる。適用可能な半導体素子の
実例としては、第５図に示されるような絶縁ゲート形整
流器（IGR）２４０が挙げられる。かかるIGR２４０は、
MOS FET２３８のＮ＋形ドレイン領域２０２の代りにＰ
＋形領域２４２が含まれる点を別にすればMOS FET２３
８（第４Ｇ図）と同等のものである。このような置換さ
え行えば、上記実施態様に基づく本発明方法をIGR２４
０に対して適用することができる。
以上、特定の実施態様に関連して本発明を記載したが、
様々な変更や修正を加え得ることは当業者にとって自明
であろう。たとえば、Ｎ形材料の代りにＰ形材料を使用
しかつＰ形材料の代りにＮ形材料を使用することによ
り、相補的な半導体素子を製造することもできる。ま
た、本明細書中で言うMOS FETはあらゆる形態の絶縁ゲ
ート形電界効果トランジスタを包括するものである。更
にまた、本明細書中で言う拡散工程には、不純物原子を
半導体ウエーハの内部深くに拡散させるのに先立ってイ
オン注入（すなわち半導体ウェーハ内に不純物原子を注
入する技術）を実施する工程が含まれていてもよい。そ
れ故、前記特許請求の範囲は本発明の精神および範囲か
ら逸脱しないものであればかかる変更や修正の全てを包
含することが意図されている点を理解すべきである。
【図面の簡単な説明】
第１Ａ図は従来のMOS FETの概略断面図、第１Ｂ図およ
び１Ｃ図は第１Ａ図のMOS FETの従来の製造方法の特定
工程を示す第１Ａ図と同様な図、第２Ａ〜２Ｇ図は本発
明に基づくMOS FETの製造方法の特定工程を示す概略断
面図、第３図は本発明に基づく別種の半導体素子を示す
第２Ｇ図と同様な図、第４Ａ〜４Ｇ図は本発明に基づく
MOS FETの製造方法の第２の実施態様を示す第２Ａ〜２
Ｇ図と同様な図、そして第５図は本発明に基づく別種の
半導体素子を示す第４Ｇ図と同様な図である。 図中、５０は半導体本体、５２はＮ＋形ドレイン領域、
５４はＮ形領域、５６はＰ形ベース領域、５８はＰ＋形
領域、６０は上面、６２はマスク、６４は窓、６６はＮ
＋形ソース領域、６８は溝、７２は肩部、７３は絶縁
層、７４はゲート電極、７５は開口、７６はソース電
極、７８はドレイン電極、８０はMOS FET、８２はトン
ネル接合、８４は接合、８６はＰＮ接合、９０はIGR、
９２はＰ＋形領域、９４はＮ形領域、９６はＰ形領域、
９７はＮ＋形領域、９８はゲート電極、１００はＰＮ接
合、２００は半導体本体、２０２はＮ＋形ドレイン領
域、２０４はＮ形領域、２０６は絶縁層、２０８は耐火
性材料の層、２１０は絶縁層、２１１は酸化アルミニウ
ムの層、２１６はマスク、２１７は窓、２１８はＰ形ベ
ース領域、２２０はＮ＋形ソース領域、２２１は酸化
膜、２２３は肩部、２２４は溝、２２６および２２７は
金属被膜、２２８はMOS FET、２３０はＰ＋形領域、２
３１はトンネル接合、２３４および２３６は金属被膜、
２３８はMOS FET、２４０はIGR、２４２はＰ＋形領域、
そして２４４はＮ形領域を表わす。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−168277（ＪＰ，Ａ) 特開 昭58−106870（ＪＰ，Ａ) 特開 昭57−56975（ＪＰ，Ａ) 特開 昭55−110066（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】窓を規定するマスクを半導体本体の主面上
    に設置し、次いで前記マスクを拡散障壁として使用しな
    がら前記窓を通して一導電形の不純物を前記半導体本体
    内に拡散させることによって、前記一導電形の第１の領
    域を前記半導体本体内に存在する反対導電形の第２の領
    域内に形成するような半導体素子の製造方法において、
    前記マスクをエッチ障壁として使用しながら前記窓を通
    して前記半導体本体の内部に向かう異方性エッチングを
    施すことにより、前記第１の領域の肩部をそのまゝの状
    態で残しながら少なくとも前記第１の領域の実質的に全
    部を除去する工程と、前記第１および第２の領域の少な
    くとも一部と接触する短絡部を形成する工程を有し、前
    記第１の領域と前記短絡部を高い導電性になるように不
    純物がドープされ、前記短絡部と前記第１の領域との間
    にトンネル接合を形成し、前記短絡部が前記主面に形成
    されるようにした半導体素子の製造方法。
  2. 【請求項２】前記少なくとも第１の領域の実質的に全部
    を除去する工程が前記第１および第２の領域を通る切断
    面を形成し、前記短絡部が前記第１および第２の領域を
    通る切断面に接触して形成される特許請求の範囲第１項
    記載の方法。
  3. 【請求項３】前記半導体本体が基板上にエピタキシャル
    層を成長させたものから成る特許請求の範囲第１項記載
    の方法。
  4. 【請求項４】前記基板が前記一導電形を示すＭＯＳ Ｆ
    ＥＴのドレイン領域を構成する特許請求の範囲第３項記
    載の方法。
  5. 【請求項５】前記基板が前記反対導電形を示す絶縁ゲー
    ト形整流器の一領域を構成する特許請求の範囲第３項記
    載の方法。
  6. 【請求項６】前記マスクが導電性の耐火性材料および前
    記半導体本体の酸化膜から成っていて、前記酸化膜が前
    記耐火性材料を前記半導体本体から絶縁することからな
    る特許請求の範囲第１項記載の方法。
  7. 【請求項７】前記一導電形がＮ形である特許請求の範囲
    第１項記載の方法。
  8. 【請求項８】前記半導体本体がシリコンから成る特許請
    求の範囲第７項記載の方法。
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