JPS58168277A - 絶縁ゲ−ト電解効果トランジスタ - Google Patents
絶縁ゲ−ト電解効果トランジスタInfo
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- JPS58168277A JPS58168277A JP5013382A JP5013382A JPS58168277A JP S58168277 A JPS58168277 A JP S58168277A JP 5013382 A JP5013382 A JP 5013382A JP 5013382 A JP5013382 A JP 5013382A JP S58168277 A JPS58168277 A JP S58168277A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
こＯ発明は、絶縁ゲート電解効果トランジスタ（ＭＯＳ
ＦＥＴ） ＫＩｊｌし、特に大電力用に適するように
改良された二重拡散型ＭＯ８ＦＥＴに関する。
ＦＥＴ） ＫＩｊｌし、特に大電力用に適するように
改良された二重拡散型ＭＯ８ＦＥＴに関する。
ＭＯＳ ＦＥＴＦｉよく知られているように、入力イン
ピーダンスが高く、駆動電力が小さく、高周波特性に有
利であること等Ｏ理由で、電子式卓上計算機や時計用の
デジタルＬＳＩ素子として使用されるほか、テレビやＦ
Ｍラジオのチューナ用高周波増幅素子等にも広く使用さ
れている。さらにＭＯＳ ＦＥＴは、小ａ中ヤリアの蓄
積がないので高速スイッチングが可能′Ｃあること、負
の温度特性を有しているので熱的安定性がよいこと等の
長所を有しているために、従来の小信号処理用に加えて
大電力用の素子としても利用できるよう改良研究が進め
られている。
ピーダンスが高く、駆動電力が小さく、高周波特性に有
利であること等Ｏ理由で、電子式卓上計算機や時計用の
デジタルＬＳＩ素子として使用されるほか、テレビやＦ
Ｍラジオのチューナ用高周波増幅素子等にも広く使用さ
れている。さらにＭＯＳ ＦＥＴは、小ａ中ヤリアの蓄
積がないので高速スイッチングが可能′Ｃあること、負
の温度特性を有しているので熱的安定性がよいこと等の
長所を有しているために、従来の小信号処理用に加えて
大電力用の素子としても利用できるよう改良研究が進め
られている。
大電力用素子に要求される特性は、高耐圧化と大電流特
性とであるが、ＭＯＳ ＦＥＴは多数キャリア素子であ
るのでこの両特性は相反関係にあり、高耐圧化をはかる
ために１４抵抗層を形成すると飽和電圧の上昇という結
果に結びつき、バイポーラトランジスタにくらべて同一
チップ面積当りのＯＮ抵抗が大きくなるという問題が多
る。この問題を解決するためには、ＭＯＳ ＦＥＴの電
流通路の抵抗特にドレイン抵抗の低減管はかる必要があ
るが、このことはいいかえればいかに電流を一様に分布
させ、ドレイン面積効率を高めるかということである。
性とであるが、ＭＯＳ ＦＥＴは多数キャリア素子であ
るのでこの両特性は相反関係にあり、高耐圧化をはかる
ために１４抵抗層を形成すると飽和電圧の上昇という結
果に結びつき、バイポーラトランジスタにくらべて同一
チップ面積当りのＯＮ抵抗が大きくなるという問題が多
る。この問題を解決するためには、ＭＯＳ ＦＥＴの電
流通路の抵抗特にドレイン抵抗の低減管はかる必要があ
るが、このことはいいかえればいかに電流を一様に分布
させ、ドレイン面積効率を高めるかということである。
従来大電力用素子として第１図の如き二重拡散型ＭＯ８
ＦＥＴが開発されているが、上述の問題について改良す
べき点が残されている。同図において、１はエピタキシ
ャル成長によるドレイン領域２を有する半導体基板であ
り、ドレイン電極３が基板１の下側から取り出されてい
る。ドレイン領域２内に、ベース領域４が次いでソース
領域５゜５′が順次拡散によって設けられる。この拡散
差によってドレイン領域２とソース領域５，５′に囲ま
れたペース領域４１４“にこのＭＯＳＦＥＴのチャネル
が形成される。チャネル４／ 、 ４７／に対応するソ
ース領域５，５′は、ペース領域４″′によって隔てら
れている。チャネル４′、４“上には絶縁膜６を介して
ポリシリコンなどからなるゲート電極７が設けられ、ゲ
ート電極７はｓｉｉ膜８によって被覆されている。そし
てまた、ソース領域５，５′とペース領域４“′の表面
にはソース電極９が股ｄられている。
ＦＥＴが開発されているが、上述の問題について改良す
べき点が残されている。同図において、１はエピタキシ
ャル成長によるドレイン領域２を有する半導体基板であ
り、ドレイン電極３が基板１の下側から取り出されてい
る。ドレイン領域２内に、ベース領域４が次いでソース
領域５゜５′が順次拡散によって設けられる。この拡散
差によってドレイン領域２とソース領域５，５′に囲ま
れたペース領域４１４“にこのＭＯＳＦＥＴのチャネル
が形成される。チャネル４／ 、 ４７／に対応するソ
ース領域５，５′は、ペース領域４″′によって隔てら
れている。チャネル４′、４“上には絶縁膜６を介して
ポリシリコンなどからなるゲート電極７が設けられ、ゲ
ート電極７はｓｉｉ膜８によって被覆されている。そし
てまた、ソース領域５，５′とペース領域４“′の表面
にはソース電極９が股ｄられている。
この形式のＭＯＳＦＥＴは、チャネル４′、４“がゲー
ト電極７管マスクにしてペース領域とソース領域とを順
次整合的拡散をすることにより形成されることから二重
拡散型Ｈｏｇ ＦＥＴと呼ばれる。
ト電極７管マスクにしてペース領域とソース領域とを順
次整合的拡散をすることにより形成されることから二重
拡散型Ｈｏｇ ＦＥＴと呼ばれる。
二重拡散型ＭＯ８ＦＥＴの電流通路を第１図において矢
印で示した。電流通路は、ソース電極９からソース領域
５．５’、チャネル４．４’ｔ−通り、ドレイン領域２
に入る。ドレイン領域においては、先ずゲート電極直下
の領域に広がり、次にペース領域４に囲まれた領域を流
れ、さらにペース領域４直下の領域に広がり半導体基板
１に達する。
印で示した。電流通路は、ソース電極９からソース領域
５．５’、チャネル４．４’ｔ−通り、ドレイン領域２
に入る。ドレイン領域においては、先ずゲート電極直下
の領域に広がり、次にペース領域４に囲まれた領域を流
れ、さらにペース領域４直下の領域に広がり半導体基板
１に達する。
電流を一様に分布させドレイン面積効率金高めるという
問題は、第１図に示したドレイン幅ＬＤとベース幅り、
ｔ−最適化するということである。
問題は、第１図に示したドレイン幅ＬＤとベース幅り、
ｔ−最適化するということである。
ＬＤｔ−大きくすることは、一定チツブ面積内でのチャ
ネルの長さの減少となって素子を流れる電流の減少につ
ながり、任意に大きくとること″ができないので、ベー
ス幅ＬＢヲできるだけ小さくしなければならない。従っ
て、電流を一様に分布させドレイン面積効率を高める問
題は一面からみれば、ＬＢｔ小さくとることつまりソー
ス電極９がソース領域５，５′とペース領域４“′とに
接触する幅Ｌ８を、いかに小さくすることができるかに
かかっている。
ネルの長さの減少となって素子を流れる電流の減少につ
ながり、任意に大きくとること″ができないので、ベー
ス幅ＬＢヲできるだけ小さくしなければならない。従っ
て、電流を一様に分布させドレイン面積効率を高める問
題は一面からみれば、ＬＢｔ小さくとることつまりソー
ス電極９がソース領域５，５′とペース領域４“′とに
接触する幅Ｌ８を、いかに小さくすることができるかに
かかっている。
ところが第１図の如き公知の二重拡散型ＭＯ８ＦＥＴで
は、ソース電極９とソース領域５，５′・ペース領域４
″との接触面が水平面であったため、ソース電極９が必
要最小接触面積を確保するためのＬ８の値を、成る限度
以下に小さくすることができなかった。
は、ソース電極９とソース領域５，５′・ペース領域４
″との接触面が水平面であったため、ソース電極９が必
要最小接触面積を確保するためのＬ８の値を、成る限度
以下に小さくすることができなかった。
マタ、ペース領域４にソース領域５及び５′の不純物を
注入拡散させる際に、ペース領域４′＃ヲ残すためには
この領域へのソース不純物注入を防止するために酸化膜
などのマスクを形成する面積が必要となる。そしてその
酸化膜マスク形成のためにＰＥＰ合せ余裕度も必要にな
る。従ってこの面からもし、の値を成る限度以下に小さ
くすることはできなかった。
注入拡散させる際に、ペース領域４′＃ヲ残すためには
この領域へのソース不純物注入を防止するために酸化膜
などのマスクを形成する面積が必要となる。そしてその
酸化膜マスク形成のためにＰＥＰ合せ余裕度も必要にな
る。従ってこの面からもし、の値を成る限度以下に小さ
くすることはできなかった。
このように−の値を小さくすることについて成る限度の
あることが、ドレイン面積効率向上のさまたげとなって
いたのである。
あることが、ドレイン面積効率向上のさまたげとなって
いたのである。
この発明の目的は、ソース電極接触幅Ｌ８の値を減少さ
せ、ドレイン面積効率を高めてドレイン領域における電
流分布が一様でＯＮ抵抗管低減させることができる大電
力用の二重拡散型ＭＯ８ＦＥＴ を提供することにある
。
せ、ドレイン面積効率を高めてドレイン領域における電
流分布が一様でＯＮ抵抗管低減させることができる大電
力用の二重拡散型ＭＯ８ＦＥＴ を提供することにある
。
この発明は、ベース領域内に一様にソース領域の不純物
を二重拡散し、その拡散領域の一部を工、チングして拡
散領域直下のペース領域に達する程度の深さの溝を形成
し、形成した溝によってチャネルに対応するソース領域
を夫々隔て、また溝底にソース電極と接触させるペース
領域を露出させる。そして溝上にソース電極を設けるこ
とによって、溝によって隔てられた複数のソース領域と
溝底に露出したペース領域とにソース電極を接触させる
ことに特徴がある。
を二重拡散し、その拡散領域の一部を工、チングして拡
散領域直下のペース領域に達する程度の深さの溝を形成
し、形成した溝によってチャネルに対応するソース領域
を夫々隔て、また溝底にソース電極と接触させるペース
領域を露出させる。そして溝上にソース電極を設けるこ
とによって、溝によって隔てられた複数のソース領域と
溝底に露出したペース領域とにソース電極を接触させる
ことに特徴がある。
第２図に本発明による二重拡散型ＭＯ８ＦＥＴの一実施
例の断面図を示し、その実施例の製造工程図を第３図に
示した。両図に示された部分のうち、第１図と同じ符号
で表示された部分は第１図と同じ部分であるので、必要
のない限り説明を省略するＯ 第６図（イ）のよりに、Ｃ形半導体基板１にエピタキシ
ャル成長によりドレイン領域となるｎ−影領域２を形成
し、その表面全面にゲート絶縁膜となる酸化膜６を、さ
らに酸化膜６の上にゲート電極となるポリシリコン膜７
を被覆する。そしてフォトエツチング技術により開口し
、ゲート電極７及びゲート絶縁Ｈ６ｔ−形成するととも
に第３図＠）の工程でベース領域４Ａ及びソース領域５
Ａへ不純物を注入するための開口部を形成する。次に第
６図に）のように、ゲート電極７のポリシリコン膜をマ
スクとして開口部にイオン注入と熱拡散の技術によりｐ
形ベース領域４Ａとｎ形ソース領域誌を形成する。次に
第６図（うのように、表面全面に絶縁１１８を被覆し、
フォトエツチング技術により溝刻設部を開口する。次に
第６図に）のように、開口部のソース領域及び必要であ
ればベース領域の一部に溝１０１にエツチングする。溝
１０の深さは図示したようにソース領域直下のベース領
域４Ａ”’に達する程度にする。図示したような傾斜の
ある溝の形状にするには、結晶面によってエツチング速
度の異なる異方性エツチング液を用いることで実現で吉
る。＃１１０の形成によって、第６図（ハ）のンース不
純物拡散領域５Ａはチャネルに対応したソース領域５Ａ
’と５Ａ’とに分離され、溝底にソース電極と接触する
ベース領域４ Ａ”が露出する。
例の断面図を示し、その実施例の製造工程図を第３図に
示した。両図に示された部分のうち、第１図と同じ符号
で表示された部分は第１図と同じ部分であるので、必要
のない限り説明を省略するＯ 第６図（イ）のよりに、Ｃ形半導体基板１にエピタキシ
ャル成長によりドレイン領域となるｎ−影領域２を形成
し、その表面全面にゲート絶縁膜となる酸化膜６を、さ
らに酸化膜６の上にゲート電極となるポリシリコン膜７
を被覆する。そしてフォトエツチング技術により開口し
、ゲート電極７及びゲート絶縁Ｈ６ｔ−形成するととも
に第３図＠）の工程でベース領域４Ａ及びソース領域５
Ａへ不純物を注入するための開口部を形成する。次に第
６図に）のように、ゲート電極７のポリシリコン膜をマ
スクとして開口部にイオン注入と熱拡散の技術によりｐ
形ベース領域４Ａとｎ形ソース領域誌を形成する。次に
第６図（うのように、表面全面に絶縁１１８を被覆し、
フォトエツチング技術により溝刻設部を開口する。次に
第６図に）のように、開口部のソース領域及び必要であ
ればベース領域の一部に溝１０１にエツチングする。溝
１０の深さは図示したようにソース領域直下のベース領
域４Ａ”’に達する程度にする。図示したような傾斜の
ある溝の形状にするには、結晶面によってエツチング速
度の異なる異方性エツチング液を用いることで実現で吉
る。＃１１０の形成によって、第６図（ハ）のンース不
純物拡散領域５Ａはチャネルに対応したソース領域５Ａ
’と５Ａ’とに分離され、溝底にソース電極と接触する
ベース領域４ Ａ”が露出する。
最俵に第３図（へ）のよう５＃１１０上に常法によりソ
ース電極９Ａ管形成し、ソース領域５に、５Ａ′ｌ及び
ベース領域４Ａ″と接触させる。このようにして得られ
たＭＯＳ ＦＥＴ を第２図に示す。
ース電極９Ａ管形成し、ソース領域５に、５Ａ′ｌ及び
ベース領域４Ａ″と接触させる。このようにして得られ
たＭＯＳ ＦＥＴ を第２図に示す。
第４図には別の実施例を示す。この実施例はベース領域
４Ａ及びソース領域５Ａの深さが浅い場合、それぞれの
領域とソース電極９Ａとの接触面積溝必要最小接触面積
以下にならないように構成したも“′のである。すなわ
ち、この実施例は、ソース電極が挿入焙れる領域すなわ
ち４ａ及び５ａが深くなっているベース領域４Ａとソー
ス領域５Ａとを有しており、このような構造のベース領
域−ソース領域の形成により、ソース電極の接触面積は
必要最小接触面積以上に拡大することができる。
４Ａ及びソース領域５Ａの深さが浅い場合、それぞれの
領域とソース電極９Ａとの接触面積溝必要最小接触面積
以下にならないように構成したも“′のである。すなわ
ち、この実施例は、ソース電極が挿入焙れる領域すなわ
ち４ａ及び５ａが深くなっているベース領域４Ａとソー
ス領域５Ａとを有しており、このような構造のベース領
域−ソース領域の形成により、ソース電極の接触面積は
必要最小接触面積以上に拡大することができる。
以上説明したところから明らかなように、この発明によ
れば、 （ａ）ソース電極幅及びペース領域幅を従来よりも小さ
くできるのでソース抵抗及びペース抵抗が減少し、その
結果相互コンダクタンスが向上して素子特性が改善され
るとともに、寄生トランジスタ動作が抑制されて素子動
作が安定する。
れば、 （ａ）ソース電極幅及びペース領域幅を従来よりも小さ
くできるのでソース抵抗及びペース抵抗が減少し、その
結果相互コンダクタンスが向上して素子特性が改善され
るとともに、寄生トランジスタ動作が抑制されて素子動
作が安定する。
（ｂ）ソース電極幅及びペース領域幅を減少できる反面
、ドレイン領域幅を増大できるため、ドレイン抵抗が減
少し、ドレイン面積効率が向上し、従来よりも大電流を
流すことができる。
、ドレイン領域幅を増大できるため、ドレイン抵抗が減
少し、ドレイン面積効率が向上し、従来よりも大電流を
流すことができる。
等の利点を備えた大電力用の二重拡散型ＭＯ８ＦＥＴが
提供された。
提供された。
第１図は従来の二重拡散型ＭＯ８ＦＥＴの拡大断面図、
第２図は本発明によって改良されたＭＯＳＦＥＴの拡大
断面図、第６図（１）ないしくホ）は本発明のＭＯＳ
ＦＥＴの製造工程の概要を示す図、第４図は本発明の変
形実施例の断面図である。 １・・・基板、２・・・ドレイン領域、６・・・ドレイ
ン電Ｌ ４，４Ａ・・・ベース領域、５，５Ａ・・・ソ
ース領域、６・・・ゲート絶縁膜、７・・・ゲート電極
、８・・・絶縁膜、９．９Ａ・・・ソース電極、１０・
・・溝。
第２図は本発明によって改良されたＭＯＳＦＥＴの拡大
断面図、第６図（１）ないしくホ）は本発明のＭＯＳ
ＦＥＴの製造工程の概要を示す図、第４図は本発明の変
形実施例の断面図である。 １・・・基板、２・・・ドレイン領域、６・・・ドレイ
ン電Ｌ ４，４Ａ・・・ベース領域、５，５Ａ・・・ソ
ース領域、６・・・ゲート絶縁膜、７・・・ゲート電極
、８・・・絶縁膜、９．９Ａ・・・ソース電極、１０・
・・溝。
Claims (1)
- １ ドレイン領域となる第１導電形半導体基板と、該ド
レイン領域に拡散により形成した第２導電形のベース領
域と、該ペース領域内にベース領域拡散に整合させた拡
散により形成した第１導電形のソース領域と、該ドレイ
ン領域及び該ソース領域に！１まれ九ベース領域上に形
成された絶縁膜上に設けられたゲート電極とを有する二
重拡散型絶縁ゲート電解効果トランジスタにおいて、該
ソース領域と該ベース領域の結晶の一部に、ソース領域
直下のベース領域の一部に達する深さをもつように設け
られた溝と、該溝上に設けられたソース電極とを有する
ことを％黴とする二重拡散型絶縁ゲート電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013382A JPS58168277A (ja) | 1982-03-30 | 1982-03-30 | 絶縁ゲ−ト電解効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013382A JPS58168277A (ja) | 1982-03-30 | 1982-03-30 | 絶縁ゲ−ト電解効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58168277A true JPS58168277A (ja) | 1983-10-04 |
Family
ID=12850639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5013382A Pending JPS58168277A (ja) | 1982-03-30 | 1982-03-30 | 絶縁ゲ−ト電解効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168277A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202575A (ja) * | 1982-04-12 | 1983-11-25 | ゼネラル・エレクトリツク・カンパニイ | 長さの短い拡散領域を含む半導体素子の製造方法 |
| JPH08102540A (ja) * | 1995-09-25 | 1996-04-16 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JP2006140263A (ja) * | 2004-11-11 | 2006-06-01 | Sanken Electric Co Ltd | 半導体素子及び半導体素子の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169370A (en) * | 1980-04-30 | 1981-12-26 | Siemens Ag | Mis semiconductor device and method of producing same |
-
1982
- 1982-03-30 JP JP5013382A patent/JPS58168277A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169370A (en) * | 1980-04-30 | 1981-12-26 | Siemens Ag | Mis semiconductor device and method of producing same |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202575A (ja) * | 1982-04-12 | 1983-11-25 | ゼネラル・エレクトリツク・カンパニイ | 長さの短い拡散領域を含む半導体素子の製造方法 |
| JPH08102540A (ja) * | 1995-09-25 | 1996-04-16 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JP2006140263A (ja) * | 2004-11-11 | 2006-06-01 | Sanken Electric Co Ltd | 半導体素子及び半導体素子の製造方法 |
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