KR960043266A - 모오스 게이트형 전력 트랜지스터 - Google Patents

모오스 게이트형 전력 트랜지스터 Download PDF

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KR960043266A
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윤종만
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김광호
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Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야
PNPN구조와 트렌치된 바디구조를 갖는 모오스 게이트형 전력 트랜지스터.
2. 발명이 해결하려고 하는 기술적 과제
모오스 게이트형 전력 트랜지스터의 최대의 문제점인 순방향 전압강하 특성과 래치업 전류밀도를 향상시키고자 하는 것으로 종래의 소자보다 좀더 낮은 순방향 전압강하와 좀더 높은 래치업 전류밀도를 얻기 위한 본 발명에 따른 모오스 게이트형 전력 트랜지스터의 구조와 제조방법을 제공한다.
3. 발명의 해결방법의 요지
종래기술의 문제점을 해결하기 위하여 본 발명은 본 발명에 따른 모오스 게이트형 전력 트랜지스터를 구성함에 있어서 트렌치구조를 먼저 형성시키고 P++확산영역과 N+소오스 형성하고 동시에 이중확산시킴으로써, 트렌치 구조로 인한 P바디의축소와 상기 이중확산으로 인한 낮은 농도의 N+소오스 형성이되고 그로 인하여 낮은 순방향 전압강하와 작은 에미터효율및 높은 래치업 전류밀도를 얻을수 있는 모오스 게이트형 전력 트랜지스터를 포함한다.
4. 발명의 중요한 용도
본 발명에 따른 모오스 게이트형 전력 트랜지스터는 그 구조와 제조 방법이 유사하게 포함되는 IGBT, LIGBT, DMOS, LDMOS 등을 구비하는 소자에 적합하게 사용된다.

Description

모오스 게이트형 전력 트랜지스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A도는 본 발명에 따른 낮은 순방향 전압 강하와 높은 래치 전류밀도 특성으로 개선되어진 이중확산으로 제작된 트렌치구조의 모오스 게이트형 전력 트랜지스터로서 절연 게이트 바이폴라 트랜지스터(IGBT)의 단면도, 제3B도는 본 발명의 일실시예에 따른 제3a도의 단면 공정도, 제3C도는 본 발명에 따른 다른 실시예의 단면 공정도.

Claims (8)

  1. 모오스 게이트형 전력 트랜지스터에 있어서, 하부가 제1도전형으로 형성된 반도체기판과, 상기 반도체기판의 하부표면에 형성된 애노드전극과, 하부표면이 상기 제1도전형의 반도체기판위에 면접되는 제2도전형의 반도체에피층과, 상기 제2도전형의 반도체에피층 주표면에 걸쳐 형성된 제1절연막과, 상기 제1절연막위에 게이트 전극물질을 형성시키고상기 제1절연막과 상기 전극물질을 식각을 통해 상기 게이트 전극물질들 사이영역만큼 제거하고 상기 게이트전극물질표면과 상기 반도체에피층 주표면상의 상기 게이트 전극물질들 사이영역 부분상에 또다른 절연물질을 증착시켜 형성된 제2절연막과, 상기 제1절연막과 상기 게이트 전극물질과 상기 제2절연막을 식각을 통해 상기게이트 전극물질들 사이영역만큼제거하고 상기 제2절연막위와 상기 식각한 상기 반도체에피층 주표면상에 상기 제2절연막과 같은 전극물질로 형성된 제3절연막과, 상기 제3절연막을 식각하여 남은 스페이서와, 상기 스페이서를경계로 상기 경계사이에 존재하는 상기 반도체에 피층 내부로 수직으로 형성한 트렌치와, 상기 트렌치 내부로제1도전형의 도전물질로 이온주입해 형성된 저농도의 제1확산영역과, 상기 트렌치 하부의 제1확산영역으로 상기 게이트 전극물질들 사이영역을 통해 고농도 제1도전형의 도전물질의 이온주입으로 형성된 제2확산영역과, 상기 트렌치 측벽에 상기 제2확산영역과 완전히 접촉되도록 낮은 농도의 제2도전형의 도전물질로 확산시킨 제3확산영역과, 상기 제2도전형의 반도체에피층 일부표면과 상기 제1확산영역 일부 표면과 상기 제3확산영역의 일부표면에 걸쳐 형성되는 게이트 전극과, 상기 트렌치내부로 전극물질을 증착시켜 형성한 캐소드전극을 구비함을 특징으로 하는 모오스 게이트형 전력 트랜지스터.
  2. 제1항에 있어서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형이고, 상기 제1절연막은 규소 산화막이고, 상기 제2절연막은 실리콘 질화막이고, 상기 게이트전극물질은 다결정 실리콘임을 특징으로 하는 모오스 게이트형 전력 트랜지스터.
  3. 절연물질에 의해 하부의 반도체기판과 이격되는 반도체에피층을 갖는 SOI기판을 벌크로 이용해서 상기 SOI기판상에 집적되는 모오스 게이트형 전력 트랜지스터에 있어서, 상기 SOI기판상에 제2도전형으로 형성된 상기 반도체에피층과, 상기 반도체에피층 상부표면에 형성된 제1절연막과, 상기 제1절연막위에 형성된 게이트 전극물질과, 상기 제1절연막과 상기 게이트 전극물질을 식각을 통해 상기 게이트 전극물질들 사이영역만큼 제거하고 상기 게이트 전극물질 표면과상기 반도체에피층 주표면상의 상기 게이트 전극물질들 사이영역 부분상에 걸쳐 형성된 제2절연막과, 상기 제1절연막과상기 게이트 전극물질과 상기 제2절연막을 식각을 통해 상기 게이트 전극물질들 사이 영역만큼 제거하고 상기 제2절연막위와 식각한 상기 반도체에피층 주표면상에 상기 제2절연막과 같은 전극물질로 형성된 제3절연막과, 상기 제3절연막을 식각하여 남은 스페이서와, 상기 스페이서를 경계로 상기 경계사이에 존재하는 상기 반도체에 피층 내부로 수직으로 형성한트렌치와, 상기 트렌치 내부로 제1도전형의 도전물질로 이온주입해 형성된 저농도의 제1확산영역과, 상기 트렌치 하부의상기 제1확산영역으로 고농도 상기 제1도전형의 도전물질의 이온주입으로 형성된 제2확산영역과, 상기 트렌치 측벽에 상기 제2확산영역과 접촉되도록 낮은농도의 제2도전형의 도전물질로 확산시킨 제3확산영역과, 상기제2도전형의 반도체에피층 일부표면과 상기 제1확산영역 일부표면과 상기 제3확산영역의 일부표면에 걸쳐 형성되는 게이트 전극과, 상기 트렌치내부로 전극물질을 증착시켜 형성한 캐소드전극과, 상기 반도체에피층 상부의 상기 제1확산영역으로부터 소정거리 이격된부분에 절연막을 식각하여 상기 반도체에피층 내부로 확산된 제1도전형의 제4확산영역과, 상기 제4확산영역 표면상에 형성된 애노드전극을 구비함을 특징으로하는 모오스 게이트형 전력 트랜지스터.
  4. 제3항에 있어서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형이고, 상기 제1절연막은 규소산화막이고, 상기 제2절연막은 실리콘 질화막이고, 상기 게이트 전극물질은 다결정 실리콘임을 특징으로 하는 모오스 게이트형 전력트랜지스터.
  5. 모오스 게이트형 전력 트랜지스터를 구성하는 제조방법에 있어서, 제1, 제2 주표면을 가지는 제1도전형의반도체기판을 준비하는 과정과, 상기 반도체기판의 상기 제1주표면위에 제2도전형의 반도체에피층을 형성하는 과정과, 상기 반도체에피층 표면위에 제1절연막을 형성하는 과정과, 상기 제1절연막상에서 부터 상기 반도체에피층 표면위의 상기제1절연막위로 게이트 전극물질을 형성시키는 과정과, 상기 게이트 전극물질위와 상기 제1절연막위로 제2절연막을 형성시키는 과정과, 상기 게이트 전극물질들 사이의 상기 제1, 제2 절연막을 식각하는 과정과, 식각된 표면위에 제3절연막을 형성하는 과정과, 상기 제3절연막을 식각하여 스페이서를 형성하는 과정과, 상기 스페이서를 마이크로 이용하여 상기 반도체에피층 내부로 수직되게 식각하여 트렌치를 형성하는 과정과, 상기 스페이서 사이로 열려진 상기 트렌치 내부로 제1도전형의 도전물질로 이온주입해 형성된 저농도의 제1확산영역을 형성하는 과정과, 상기 트렌치하부의 상기 제1확산영역 내부로 고농도 제1도전형의 도전물질의 이온주입으로 제2확산영역을 형성하는 과정과, 상기 트렌치의 측벽으로 저농도의 제2도전형의 도전물질의 이온주입으로 제3확산영역을 형성하는 과정과, 상기 제2확산영역과 상기 제3확산영역이 접촉되면서상기 제2확산영역이 상기 제3확산영역의 하부를 완전히 감싸도록 확산영역을 넓혀주기 위해서 또한 상기 제2,3 확산영역의 이온주입에 따른 상기 제1확산영의 내부손상을 막기 위해서 동시에 열확산시키는 과정과, 상기 제2확산영역과 상기 제3확산영역을 전기적으로 연결하기 위해서 트렌치 내부에서 상부 상기 제2절연막위까지 전극물질로써 제1전극을 형성하는과정과, 상기 반도체기판의 상기 제2주표면위에 상기 전극물질로써 제2전극을 형성함을 특징으로 하는 모오스 게이트형전력 트랜지스터.
  6. 제5항에 있어서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형이고, 상기 제1절연막은 규소 산화막이고, 상기 제2,3절연막은 실리콘 질화막이고, 상기 게이트 전극물질은 다결정 실리콘임을 특징으로 하는 모오스 게이트형전력 트랜지스터.
  7. 모오스 게이트형 전력 트랜지스터를 구성하는 제조방법에 있어서, 제1도전형의 반도체기판을 준비하는 과정과, 상기 반도체기판 상부표면에 절연층을 형성하는 과정과, 상기 절연층 상부표면에 제2도전형의 반도체에피층을 형성하는 과정과, 상기 반도체에피층 표면위에 제1절연막을 형성하는 과정과, 상기 제1절연막상에서부터 상기 반도체에피층표면위의 상기 제1절연막위로 게이트 전극물질을형성시키는 과정과, 상기 게이트 전극물질 위와 상기 제1절연막 위로 제2절연막을 형성시키는 과정과, 상기 게이트 전극물질들 사이의 상기 제1, 제2 절연막을 식각하는 과정과, 식각된 표면위에 제3절연막을 형성하는 과정과, 상기 제3절연막을 식각하여 스페이서를 형성하는 과정과, 상기 스페이서를 마스크로 이용하여 상기 반도체에피층 내부로 수직되게 식각하여트렌치를형성하는 과정과, 상기 스페이서 사이로 열려진 상기 트렌치 내부로 제1도전형의 도전물질로 이온주입해 형성된 저농도의 제1학산영역을 형성하는 과정과, 상기 트렌치 하부의 제1확산영역으로 고농도 제1도전형의 도전물질의 이온주입으로 제2확산영역을 형성하는 과정과, 상기 트렌치 하부의 제 1확산 영역으로 고농도 제1도전형의 도전물질의 이온주입으로 상기 제3확산영역을 형성하는 과정과, 상기 제2확산영역과 상기 제3확산영역이 접촉되면서 상기 제2확산영역이 상기 제3확산영역의 하부를 완전히 감싸도록 확산영역을 넓혀주기 위해서 또한 상기 제2,3 확산영역의 이온주입에 따라상기 제1확산영역의 내부손상을 막기 위해서 동시에 열확산시키는 과정과, 상기 제2확산영역과 상기 제3확산영역을 전기적으로 연결하기 위해서 트렌치 내부에서 상부 상기 제2절연막위까지 전극물질로써 제1전극을 형성하는 과정과, 상기반도체에피층 상부의 상기 제1확산영역에서 소정거리 이격된 상기 반도체에피층상부의 상기 제1절연막 및 상기 제2절연막을 식각하는 과정과, 식각한부분에 노출된 상기 반도체에피층 표면상에서 상기반도체에 피층내부로 제1도전형의 도전물질의 이온주입으로 제4확산영역을 형성하는 과정과, 상기 제2절연막 상부표면에서 시각한 부분에 노출된 상기 제4확산영역표면위에 걸쳐 상기 전극물질로써 제2전극을 형성함을 특징으로 하는 모오스게이트형 전력 트랜지스터.
  8. 제7항에 있어서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형이고, 상기 절연층은 규소 산화막이고,상기 제1절연막은 규소 산화막이고, 상기 제2,3절연막은 실리콘 질화막이고, 상기 게이트 전극물질은 다결정 실리콘임을특징으로 하는 모오스 게이트형 전력 트랜지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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