CN116313787A - 带有超结结构的绝缘栅双极型晶体管及其制备方法 - Google Patents

带有超结结构的绝缘栅双极型晶体管及其制备方法 Download PDF

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Abstract

本发明提供一种带有超结结构的绝缘栅双极型晶体管及其制备方法，该晶体管包括第一导电类型漂移区、外延层、多个间隔设置的沟槽、第二导电类型填充层、栅极结构、体区、体接触区、源区、隔离介质层及源极导电层，其中，外延层位于漂移区的上表面，填充层与栅极结构自下而上依次设置于沟槽中，栅极结构包括栅导电层及位于沟槽内壁和填充层上表面且包裹栅导电层侧壁与底面的栅介质层，体接触区及源区位于体区的上表层且与体区的上表面邻接，隔离介质层中设有贯穿隔离介质层且显露源区及体接触区的接触孔，源极导电层填充于接触孔并覆盖隔离介质层。本发明通过于沟槽底部形成填充层以屏蔽沟槽底部与漂移区的重叠面积，从而降低栅极电荷Qgc。

Description

带有超结结构的绝缘栅双极型晶体管及其制备方法
技术领域
本发明属于半导体集成电路制造技术领域，涉及一种带有超结结构的绝缘栅双极型晶体管及其制备方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)是电能转换和传输的核心器件，是电力电子装置的“CPU”。IGBT器件的关键参数包括导通压降Vce、开关损耗Eoff以及短路承受时间tsc。
在IGBT结构发展过程中，沟槽栅技术以及载流子存储技术的应用，极大降低了导通压降Vce，是IGBT的重要技术。如图1所示，为现有技术中平面栅型绝缘栅双极型晶体管的剖面结构示意图，包括N-漂移区10、N缓冲区101、P发射极102、漏极103、P-体区104、P+接触区105、N+源区106、栅极1071、栅氧化层1072、隔离介质层108及源极109，如图2所示，为现有技术中一种沟槽栅型绝缘栅双极型晶体管的剖面结构示意图，包括N-漂移区10、N缓冲区101、P发射极102、漏极103、P-体区104、P+接触区105、N+源区106、沟槽107、栅极1071、隔离介质层108、接触孔1081及源极109，其中，沟槽栅技术是相对平面栅IGBT，沟槽IGBT结构没有包含结型场效应晶体管(Junction Field-Effect Transistor，JFET)的功能，因此没有JFET效应，消除了JFET电阻，减小了导通电阻，即实现了降低导通压降的目的。如图3所示，为载流子存储型的沟槽栅绝缘栅双极型晶体管的剖面结构示意图，包括N-漂移区10、载流子存储区100、N缓冲区101、P发射极102、漏极103、P-体区104、P+接触区105、N+源区106、沟槽107、栅极1071、隔离介质层108、接触孔1081及源极109，其中，载流子存储技术是通过在如图3所示结构中掺杂合适浓度的杂质以形成载流子存储区100，以增强电导调制效应，实现了降低导通压降的目的。虽然沟槽栅技术降低了导通压降Vce，但同时也带来了栅极电荷Qgc的增大，导致关断功耗Eoff增加的问题。
因此，急需开发出一种能够既可以降低导通压降Vce又可以降低关断功耗Eoff的绝缘栅双极晶体管。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种绝缘栅双极型晶体管及其制备方法，用于解决现有技术中绝缘栅双极型晶体管降低导通压降Vce后关断功耗Eoff的问题。
为实现上述目的及其他相关目的，本发明提供一种带有超结结构的绝缘栅双极型晶体管的制备方法，包括以下步骤：
提供一第一导电类型的衬底以形成第一导电类型漂移区，并于所述衬底上表面形成一第一导电类型外延层，所述外延层的掺杂浓度高于所述衬底的掺杂浓度；
于所述外延层中形成多个间隔设置的沟槽，并于所述沟槽中形成第二导电类型填充层，且所述填充层的上表面低于所述衬底的顶面；
于所述沟槽的内壁及所述填充层的上表面形成一栅介质层，再形成侧壁及底面被所述栅介质层包裹的栅导电层于所述沟槽中，且所述栅导电层的上表面低于所述衬底的顶面；
于所述沟槽两侧的所述外延层的上表层中形成第二导电类型体区，于所述体区的上表层中形成邻接的第二导电类型体接触区及第一导电类型源区，并形成覆盖所述外延层的上表面及所述栅导电层的上表面的隔离介质层；
形成贯穿所述隔离介质层的接触孔以同时显露所述源区及所述体接触区，并形成源极导电层，所述源极导电层填充于所述接触孔中并覆盖所述隔离介质层。
可选地，所述绝缘栅双极型晶体管的制备方法还包括以下步骤：
从所述衬底底面减薄所述衬底至预设厚度；
自所述衬底的底面先后进行离子注入以形成第一导电类型缓冲层及第二导电类型发射极，所述缓冲层在垂直方向上位于所述漂移区与所述发射极之间；
于所述衬底的底面形成与所述发射极电连接的漏极导电层。
可选地，所述第一导电类型与所述第二导电类型的导电类型相反，且所述第一导电类型的导电类型包括N型及P型中的一种，所述第二导电类型的导电类型包括N型及P型中的一种。
可选地，形成所述填充层还包括以下步骤：。
形成第二导电类型导电材料于所述沟槽中及所述外延层上表面；
去除所述外延层上表面的所述导电材料，并去除所述沟槽中的所述导电材料至预设深度以形成第二导电类型填充层。
可选地，形成所述栅导电层还包括以下步骤：
形成栅极导电材料于所述沟槽中及所述外延层上；
去除位于所述外延层上的所述栅极导电材料，并去除所述沟槽中的所述栅极导电材料至预设深度以形成所述栅导电层。
可选地，所述填充层的上表面及所述栅导电层的下表面低于所述体区的底面。
本发明还提供了一种带有超结结构的绝缘栅双极型晶体管，包括：
漂移区；
外延层，位于所述漂移区的上表面，所述外延层的掺杂浓度高于所述漂移区的掺杂浓度；
多个间隔设置的沟槽，位于所述外延层中；
第二导电类型填充层及栅极结构，自下而上依次设置于所述沟槽中，所述栅极结构包括栅介质层及栅导电层，所述栅介质层位于所述沟槽的内壁及所述填充层的上表面并包裹所述栅导电层的侧壁与底面；
第二导电类型体区，位于所述沟槽两侧的所述外延层的上表层中；
邻接的第二导电类型体接触区与第一导电类型源区，位于所述体区的上表层中；
隔离介质层，覆盖所述源区的上表面及所述栅导电层的上表面，且所述隔离介质层中设置有贯穿所述隔离介质层的接触孔，所述接触孔同时显露所述源区及所述体接触区；
源极导电层，填充于所述接触孔并覆盖所述隔离介质层。
可选地，所述填充层的上表面及所述栅导电层的下表面低于所述体区的底面。
可选地，所述绝缘栅双极型晶体管还包括第一导电类型缓冲层、第二导电类型发射极及漏极导电层，所述缓冲层位于所述漂移区背面，所述发射极位于所述缓冲层背面，所述漏极导电层位于所述发射极背面。
如上所述，本发明的带有超结结构的绝缘栅双极型晶体管及其制备方法通过于第一导电类型的所述外延层中形成多个间隔设置的沟槽，并于所述沟槽中形成上表面低于所述衬底的顶面的第二导电类型填充层，于所述沟槽的内壁及所述填充层的上表面形成所述栅介质层，再形成侧壁及底面被所述栅介质层包裹的所述栅导电层于所述沟槽中，且所述栅导电层的上表面低于所述衬底的顶面，所述填充层的上表面及所述栅导电层的下表面低于所述体区的底面，所述外延层的掺杂浓度高于所述漂移区的掺杂浓度，降低了导通压降Vce，且所述外延层与所述填充层形成电荷平衡，在关断所述晶体管的过程中，所述填充层快速抽取所述外延层及所述漂移区中的少子，降低了关断功耗Eoff。此外，所述填充层屏蔽掉所述沟槽底部与所述漂移区的重叠面积，从而降低了栅极电荷Qgc，具有高度产业利用价值。
附图说明
图1显示为现有技术中平面栅型绝缘栅双极型晶体管的剖面结构示意图。
图2显示为现有技术中一种沟槽栅型绝缘栅双极型晶体管的剖面结构示意图。
图3显示为现有技术中一种载流子存储型的沟槽栅绝缘栅双极型晶体管的剖面结构示意图。
图4显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法流程图。
图5显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中的形成外延层后的剖面结构示意图。
图6显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中于外延层中形成沟槽后的剖面结构示意图。
图7显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中于沟槽中填充第二导电类型导电材料后的剖面结构示意图。
图8显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中形成填充层后的剖面结构示意图。
图9显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中于沟槽内壁及填充层的上表面形成栅介质层后的剖面结构示意图。
图10显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中于沟槽中形成栅极导电材料后的剖面结构示意图。
图11显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中形成栅导电层后的剖面结构示意图。
图12显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中形成第二导电类型体区、第二导电类体接触区及第一导电类型源区后的剖面结构示意图。
图13显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中形成隔离介质层后的剖面结构示意图。
图14显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中形成接触孔后的剖面结构示意图。
图15显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中形成源极导电层后的剖面结构示意图。
图16显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中形成第二导电类型发射极及第一导电类型缓冲层后的剖面结构示意图。
图17显示为本发明的带有超结结构的绝缘栅双极型晶体管的制备方法中形成漏极导电层后的剖面结构示意图。
元件标号说明：
10 N-漂移区
100 载流子存储区
101 N缓冲区
102 P发射极
103 漏极
104 P-体区
105 P+接触区
106 N+源区
107 沟槽
1071 栅极
1072 栅氧化层
108 隔离介质层
1081 接触孔
109 源极
1 衬底
11 漂移区
12 发射极
13 缓冲层
2 外延层
21 沟槽
211 填充层
2111 导电材料
212 栅介质层
213 栅导电层
2131 栅极导电材料
22 体区
221 体接触区
23 源区
3 隔离介质层
31 接触孔
4 源极导电层
5 漏极导电层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图4至图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种带有超结结构的绝缘栅双极型晶体管的制备方法，请参阅图4，为该绝缘栅双极型晶体管的制备方法的流程图，包括以下步骤：
S1：提供一第一导电类型的衬底以形成第一导电类型漂移区，并于所述衬底上表面形成一第一导电类型外延层，所述外延层的掺杂浓度高于所述衬底的掺杂浓度；
S2：于所述外延层中形成多个间隔设置的沟槽，并于所述沟槽中形成第二导电类型填充层，且所述填充层的上表面低于所述衬底的顶面；
S3：于所述沟槽的内壁及所述填充层的上表面形成一栅介质层，再形成侧壁及底面被所述栅介质层包裹的栅导电层于所述沟槽中，且所述栅导电层的上表面低于所述衬底的顶面；
S4：于所述沟槽两侧的所述外延层的上表层中形成第二导电类型体区，于所述体区的上表层中形成邻接的第二导电类型体接触区及第一导电类型源区，并形成覆盖所述外延层的上表面及所述栅导电层的上表面的隔离介质层；
S5：形成贯穿所述隔离介质层的接触孔以同时显露所述源区及所述体接触区，并形成源极导电层，所述源极导电层填充于所述接触孔中并覆盖所述隔离介质层。
首先请参阅图5，执行所述步骤S1：提供一第一导电类型的衬底1以形成第一导电类型漂移区11，并于所述衬底1上表面形成一第一导电类型外延层2，所述外延层2的掺杂高于所述衬底1的掺杂浓度。
具体的，所述衬底1的材质包括第一导电类型硅或者其他适合的半导体材料，所述外延层2的材质包括第一导电类型硅或者其他适合的半导体材料。
具体的，形成所述外延层2的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述衬底1及所述外延层2的具体掺杂浓度根据实际需要进行选择，这里不做限定。
具体的，所述外延层2的厚度可以根据实际情况进行设定，这里不做限定。
请参阅图6至图8，执行所述步骤S2：于所述外延层2中形成多个间隔设置的沟槽21，并于所述沟槽21中形成第二导电类型填充层211，且所述填充层211的上表面低于所述衬底1的顶面。
作为示例，所述第一导电类型与所述第二导电类型的导电类型相反，且所述第一导电类型包括N型及P型中的一种，所述第二导电类型包括N型及P型中的一种。本实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
具体的，形成所述沟槽21之前还包括于所述外延层2的上表面形成一掩膜层，并图案化所述掩膜层；再刻蚀所述外延层2以形成所述沟槽21。
具体的，如图6所示，为形成所述沟槽21后的剖面结构示意图，形成所述沟槽21的方法包括湿法刻蚀、干法刻蚀或者其他适合的方法。
作为示例，如图7所示，形成所述填充层211还包括以下步骤：
形成第二导电类型导电材料2111于所述沟槽21中及所述外延层2上表面；
去除所述外延层2上表面的所述导电材料2111，并去除所述沟槽21中的所述导电材料2111至预设深度以形成第二导电类型填充层211。
具体的，形成所述导电材料2111于所述沟槽21中的方法包括学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述导电材料2111的材质包括第二导电类型硅或者其他适合的半导体材料。
具体的，去除所述外延层2上表面的所述导电材料2111的方法包括化学机械研磨法或者其他适合的方法。
具体的，如图8所示，去除所述沟槽21中的所述导电材料2111至预设深度的方法包括湿法刻蚀、干法刻蚀或者其他适合的方法。
再请参阅图9至图13，执行所述步骤S3与所述步骤S4：于所述沟槽21的内壁及所述填充层211的上表面形成一栅介质层212，再形成侧壁及底面被所述栅介质层212包裹的栅导电层213于所述沟槽21中，且所述栅导电层213的上表面低于所述衬底1的顶面；于所述沟槽21两侧的所述外延层2的上表层中形成第二导电类型体区22，于所述体区22的上表层中形成邻接的第二导电类型体接触区221及第一导电类型源区23，并形成覆盖所述外延层2的上表面及所述栅导电层213的上表面的隔离介质层3。
具体的，所述栅介质层212的材质包括二氧化硅或者其他适合的材料。
具体的，如图9所示，形成所述栅介质层212的方法包括化学气相沉积法、热氧化法或者其他适合的方法，且所述栅介质层212的厚度根据具体情况决定，这里不做限定。本实施例中，采用热氧化法于所述沟槽21侧壁及所述填充层211的上表面生长一层薄的栅氧化层，并去除所述外延层2上表面的所述栅氧化层以形成所述栅介质层212。
作为示例，形成所述栅导电层213还包括以下步骤：
形成栅极导电材料2131于所述沟槽21中及所述外延层2上；
去除位于所述外延层2上的所述栅极导电材料2131，并去除所述沟槽21中的所述栅极导电材料2131至预设深度以形成栅导电层213。
具体的，如图10所示，形成所述栅极导电材料2131于所述沟槽21中的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述栅极导电材料2131的材质包括多晶硅或者其他适合的材料。本实施例中，采用多晶硅作为栅极导电材料。
具体的，去除所述外延层2上表面的所述栅极导电材料2131的方法包括化学机械研磨法或者其他适合的方法。
具体的，如图11所示，去除所述沟槽21中所述栅极导电材料2131的方法包括湿法刻蚀、干法刻蚀或者其他适合的方法。
作为示例，所述填充层211的上表面及所述栅导电层213的下表面低于所述体区22的底面。
具体的，形成所述体区22的方法包括离子注入或者其他适合的方法。
具体的，于所述体区22中形成所述体接触区221的方法包括离子注入或者其他适合的方法。
具体的，所述体接触区221的掺杂浓度高于所述体区22的掺杂浓度。
具体的，于所述体区22中形成所述源区23的方法包括离子注入或者其他适合的方法，所述源区23中的第一导电类型杂质离子的注入深度小于所述体区22中第二导电类型杂质离子的注入深度。本实施例中，如图12所示，采用离子注入的方法，从所述外延层2的上方向所述外延层2的表层中注入第二导电类型杂质离子以形成所述体区22，于所述外延层2的表层的部分区域继续进行第二导电类型杂质离子的注入以形成所述体接触区221，再从所述外延层2的上方向所述外延层2的表层中注入第一导电类型杂质离子以形成所述源区23，所述体接触区221及所述源区23与所述体区22的上表面邻接，所述体区22、所述体接触区221及所述源区23的离子注入深度根据实际情况决定，这里不做限定。
具体的，所述体接触区221可以与所述源区23并列设置。
具体的，形成所述体区22、所述体接触区221及所述源区23后进行退火处理以激活杂质离子。
具体的，采用氮化硅、二氧化硅或者其他适合的绝缘隔离层作为所述隔离介质层3，所述隔离介质层3的厚度根据实际情况设定，这里不做限定。
具体的，如图13所示，采用化学气相沉积、物理气相沉积或者其他适合的方法形成所述隔离介质层3。
再请参阅图14至图17，执行所述步骤S5：形成贯穿所述隔离介质层3的接触孔31以同时显露所述源区23及所述体接触区221，并形成源极导电层4，所述源极导电层4填充于所述接触孔31中并覆盖所述隔离介质层3。
具体的，形成所述接触孔31还包括于所述隔离介质层3的上表面形成掩膜层，并图案化所述掩膜层，然后根据图案化的所述掩膜层形成所述接触孔31。
具体的，如图14所示，采用湿法刻蚀、干法刻蚀或者其他适合的方法刻蚀所述隔离介质层3及所述外延层2以形成所述接触孔31。
具体的，如图15所示，采用溅射法、物理气相沉积、化学气相沉积法、金属化合物气相沉积法、分子束外延法、原子气相沉积法、原子层沉积法或者其他适合的方法形成所述源极导电层4。
具体的，所述源极导电层4的材质包括钛、氮化钛、银、金、铜、铝及钨中的一种，也可以是其他适合的导电材料。
作为示例，形成所述源极导电层4后还包括于所述源极导电层4的上表面形成源极钝化层(未图示)的步骤。
具体的，形成所述源极钝化层的方法包括化学气相沉积、物理气相沉积及原子层沉积中的一种，也可以是其他适合的方法。
作为示例，形成所述源极导电层4后还包括以下步骤：
从所述衬底1底面减薄所述衬底1至预设厚度；
自所述衬底1的底面先后进行离子注入以形成第一导电类型缓冲层13及第二导电类型发射极12，所述缓冲层13在垂直方向上位于所述漂移区11与所述发射极12之间；
于所述衬底1的底面形成与所述发射极12电连接的漏极导电层5。
具体的，如图16所示，为形成所述缓冲层13及所述发射极12后的剖面结构示意图，所述缓冲层13叠于所述发射极12的上方，即于所述衬底1的底面下方向所述底面注入第一导电类型杂质离子的离子注入深度大于所述第二导电类型杂质离子的离子注入深度，且两种杂质离子注入完成后，需要进行退火工艺以激活杂质离子形成所述缓冲层13及所述发射极12。
具体的，所述发射极12的厚度及掺杂浓度根据实际情况设定，这里不做限定。
具体的，所述缓冲层13的厚度及掺杂浓度根据实际情况设定，这里不做限定。
具体的，所述漏极导电层5的材质包括钛、氮化钛、银、金、铜、铝及钨中的一种，也可以是其他适合的导电材料。
具体的，如图17所示，为形成所述漏极导电层5后的剖面结构示意图，采用溅射法、物理气相沉积、化学气相沉积法、金属化合物气相沉积法、分子束外延法、原子气相沉积法、原子层沉积法或者其他适合的方法形成所述漏极导电层5。
本实施例的带有超结结构的绝缘栅双极型晶体管的制备方法，通过于所述衬底1中形成向上堆叠的第二导电类型发射极12、第一导电类型缓冲层13及第一导电类型漂移区11，于所述外延层2中形成多个开口向上且间隔设置的所述沟槽21，并于所述沟槽21中形成第二导电类型填充层211，再于所述沟槽21的侧壁及所述填充层211的上表面的所述栅介质层212，于所述沟槽21中形成侧壁及底面被所述栅介质层212包裹且上表面低于所述衬底顶面的所述栅导电层213，所述外延层2掺杂浓度高于所述漂移区11的掺杂浓度以与所述填充层211形成电荷平衡，并实现了所述晶体管导通压降的降低。
实施例二
本实施例中提供一种带有超结结构的绝缘栅双极型晶体管，请参阅图17，为所述绝缘栅双极型晶体管的剖面结构示意图，包括漂移区11、外延层2、多个间隔设置的沟槽21、第二导电类型填充层211、栅极结构、第二导电类型体区22、第二导电类型体接触区221、第一导电类型源区23、隔离介质层3及源极导电层4，其中，所述外延层2位于所述漂移区11的上表面，所述外延层2的掺杂浓度高于所述漂移区11的掺杂浓度，所述沟槽21位于所述外延层2中，所述填充层211及所述栅极结构自下而上依次设置于所述沟槽21中，所述栅极结构包括栅介质层212及栅导电层213，所述栅介质层212位于所述沟槽21的内壁及所述填充层211的上表面并包裹所述栅导电层213的侧壁与底面，所述体接触区221与所述源区23位于所述体区22的上表层中且与所述体区22邻接，所述隔离介质层3覆盖所述源区23的上表面及所述栅导电层213的上表面，且所述隔离介质层3中设置有贯穿所述隔离介质层3的接触孔31，所述接触孔31同时显露所述源区23及所述体接触区221，所述源极导电层4填充于所述接触孔31并覆盖所述隔离介质层3。
作为示例，所述填充层211的上表面及所述栅导电层213的下表面低于所述体区22的底面。
作为示例，所述绝缘栅双极型晶体管还包括第一导电类型缓冲层13、第二导电类型发射极12及漏极导电层5，所述缓冲层13位于所述漂移区11背面，所述发射极12位于所述缓冲层13背面，所述漏极导电层5位于所述发射极12背面。
具体的，所述缓冲层12的掺杂浓度高于所述漂移区11的掺杂浓度以产生电导调制，降低所述晶体管的内阻，进而降低所述晶体管的导通压降Vce。
具体的，所述晶体管可以看作由MOSFET驱动的厚基区晶体管，所述缓冲层13与所述发射极12之间形成有PN结。本实施例中，所述第一导电类型为N型，第二导电类型为P型，则所述MOSFET为N沟道场效应管，所述晶体管为PNP型晶体管，当所述栅导电层213的电压大于所述晶体管的开启电压时，所述MOSFET内形成沟道并产生电子流，所述缓冲层13与所述发射极12之间形成的PN结导通，所述发射极12向所述缓冲层13及所述漂移区11注入空穴，并调整所述发射极12向所述缓冲层13之间的电阻率，降低所述晶体管导通的总损耗。
作为示例，所述源极导电层4的上表面设置有源极钝化层。
作为示例，所述晶体管在关断过程中，所述第填充层211抽取所述外延层2及所述漂移区11的少子以降低关断损耗Eoff，进一步降低导通压降Vce。
作为示例，所述填充层211屏蔽掉所述沟槽21底部与所述漂移区11的重叠面积以降低栅极电荷Qgc，从而进一步降低导通压降Vce。
本实施例的带有超结结构的绝缘栅双极型晶体管结构，通过于所述沟槽21中所述栅导电层213的下方的所述沟槽21中设置所述填充层211，以屏蔽掉所述栅导电层213底部与所述漂移区11的重叠面积以降低栅极电荷Qgc，且于所述晶体管关断的过程中，利用所述填充层211抽取所述外延层2及所述漂移区11中的少子，从而降低所述晶体管的关断损耗Eoff，从而进一步降低所述晶体管的导通压降Vce。
综上所述，本发明的带有超结结构的绝缘栅双极型晶体管及其制备方法通过对沟槽中的栅极结构重新设计，于沟槽中的栅导电层的下方且位于沟槽的底部形成第二导电类型填充层以屏蔽沟槽底部与第一导电类型漂移区的重叠面积，从而降低栅极电荷Qgc，并利用填充层抽取外延层及漂移区中的少子以降低晶体管的关断损耗Eoff，又利用外延层与第一导电类型缓冲层的掺杂浓度高于漂移区掺杂浓度，以产生电导调制效应，降低所晶体管的内阻，进而降低晶体管的导通压降Vce。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种带有超结结构的绝缘栅双极型晶体管的制备方法，其特征在于，包括以下步骤：
提供一第一导电类型的衬底以形成第一导电类型漂移区，并于所述衬底上表面形成一第一导电类型外延层，所述外延层的掺杂浓度高于所述衬底的掺杂浓度；
于所述外延层中形成多个间隔设置的沟槽，并于所述沟槽中形成第二导电类型填充层，且所述填充层的上表面低于所述衬底的顶面；
于所述沟槽的内壁及所述填充层的上表面形成一栅介质层，再形成侧壁及底面被所述栅介质层包裹的栅导电层于所述沟槽中，且所述栅导电层的上表面低于所述衬底的顶面；
于所述沟槽两侧的所述外延层的上表层中形成第二导电类型体区，于所述体区的上表层中形成邻接的第二导电类型体接触区及第一导电类型源区，并形成覆盖所述外延层的上表面及所述栅导电层的上表面的隔离介质层；
形成贯穿所述隔离介质层的接触孔以同时显露所述源区及所述体接触区，并形成源极导电层，所述源极导电层填充于所述接触孔中并覆盖所述隔离介质层。
2.根据权利要求1所述的带有超结结构的绝缘栅双极型晶体管的制备方法，其特征在于，还包括以下步骤：
从所述衬底底面减薄所述衬底至预设厚度；
自所述衬底的底面先后进行离子注入以形成第一导电类型缓冲层及第二导电类型发射极，所述缓冲层在垂直方向上位于所述漂移区与所述发射极之间；
于所述衬底的底面形成与所述发射极电连接的漏极导电层。
3.根据权利要求1所述的带有超结结构的绝缘栅双极型晶体管的制备方法，其特征在于：所述第一导电类型与所述第二导电类型的导电类型相反，且所述第一导电类型包括N型及P型中的一种，所述第二导电类型包括N型及P型中的一种。
4.根据权利要求1所述的带有超结结构的绝缘栅双极型晶体管的制备方法，其特征在于，形成所述填充层包括以下步骤：
形成第二导电类型导电材料于所述沟槽中及所述外延层上表面；
去除所述外延层上表面的所述导电材料，并去除所述沟槽中的所述导电材料至预设深度以形成第二导电类型填充层。
5.根据权利要求1所述的带有超结结构的绝缘栅双极型晶体管的制备方法，其特征在于，形成所述栅导电层包括以下步骤：
形成栅极导电材料于所述沟槽中及所述外延层上；
去除位于所述外延层上的所述栅极导电材料，并去除所述沟槽中的所述栅极导电材料至预设深度以形成所述栅导电层。
6.根据权利要求1所述的带有超结结构的绝缘栅双极型晶体管的制备方法，其特征在于：所述填充层的上表面及所述栅导电层的下表面低于所述体区的底面。
7.一种带有超结结构的绝缘栅双极型晶体管，其特征在于，包括：
漂移区；
外延层，位于所述漂移区的上表面，所述外延层的掺杂浓度高于所述漂移区的掺杂浓度；
多个间隔设置的沟槽，位于所述外延层中；
第二导电类型填充层及栅极结构，自下而上依次设置于所述沟槽中；所述栅极结构包括栅介质层及栅导电层，所述栅介质层位于所述沟槽的内壁及所述填充层的上表面并包裹所述栅导电层的侧壁与底面；
第二导电类型体区，位于所述沟槽两侧的所述外延层的上表层中；
邻接的第二导电类型体接触区与第一导电类型源区，位于所述体区的上表层中；
隔离介质层，覆盖所述源区的上表面及所述栅导电层的上表面，且所述隔离介质层中设置有贯穿所述隔离介质层的接触孔，所述接触孔同时显露所述源区及所述体接触区；
源极导电层，填充于所述接触孔并覆盖所述隔离介质层。
8.根据权利要求7所述的带有超结结构的绝缘栅双极型晶体管，其特征在于：所述填充层的上表面及所述栅导电层的下表面低于所述体区的底面。
9.根据权利要求7所述的带有超结结构的绝缘栅双极型晶体管，其特征在于：所述绝缘栅双极型晶体管还包括第一导电类型缓冲层、第二导电类型发射极及漏极导电层，所述缓冲层位于所述漂移区背面，所述发射极位于所述缓冲层背面，所述漏极导电层位于所述发射极背面。
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