JPH10335630A

JPH10335630A - 半導体装置及びその製造方法

Info

Publication number: JPH10335630A
Application number: JP14151497A
Authority: JP
Inventors: Seiji Yasuda; 田聖治安; Yoshiaki Baba; 場嘉朗馬
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-05-30
Filing date: 1997-05-30
Publication date: 1998-12-18

Abstract

(57)【要約】【課題】ガードリング方式の高耐圧設計を容易化する
と共に、ガードリングの形成に伴う高温、長時間の拡散
を不要化し得る半導体装置及びその製造方法を提供す
る。【解決手段】第１導電型の半導体基板（１３）の主表
面に環状溝（１７）を形成し、この環状溝（１７）に第
２導電型の半導体材料（１８）を装填し、これを熱処理
することによって環状溝（１７）に接し、かつ、半導体
基板とのＰＮ接合部を有する環状層領域（３０）を形成
し、環状層領域（３０）で囲まれた内側に形成された半
導体素子を備えるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧性と高速性
を備えた半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】半導体装置は通常いくつかのＰＮ接合か
ら構成されており、その耐圧は主要なＰＮ接合部の逆方
向耐圧によって決まる。ＰＮ接合部の逆方向耐圧を決め
る要因は二つあり、その一つはツェナー・ブレークダウ
ンであり、他の一つはアバランシェ・ブレークダウンで
ある。逆方向耐圧がこれらのうちのどちらの要因により
支配されるかはＰＮ接合を構成するＰ型及びＮ型半導体
領域の不純物濃度に依存する。一般に高耐圧を必要とす
る半導体装置には比較的低不純物濃度のものを使用する
ので、その耐圧はアバランシェ・ブレークタウンにより
支配される。アバランシェ・ブレークダウンは半導体中
の電界強度が大きくなるとその電界によって加速された
キャリアが高いエネルギーを持って結晶格子と衝突し、
結晶格子の原子を電離させて電子と正孔を発生させる。
その電子と正孔が電界により加速されて更に格子との衝
突を繰返し、キャリアの数が急激に増大し、そのために
電流が急激に増大するものである。このアバランシェ・
ブレークダウンを起こり難くするためには半導体領域中
の電界分布を工夫し、電界が集中して局所的に電界強度
が高くなる領域が発生しないようにする必要がある。

【０００３】従来の高耐圧半導体装置の例として最も単
純なＰＮ接合型ダイオードを例にして説明する。耐圧１
００Ｖ（ボルト）のＰ⁺Ｎ型ダイオードを設計する場合
を考える。これを単純なプレーナ型ＰＮ接合で実現する
場合、片側階段接合近似を使い、かつ、Ｎ領域のドナー
濃度Ｎ_Dが１．５×１０¹⁵ｃｍ^-3のＮ型基板を使うこと
にすれば、Ｐ型領域の拡散深さは約５μ（ミクロン）必
要になる。一方、このときＮ型領域側に伸びる空乏層の
長さＷは次式によって与えられる。

【０００４】

【数１】ただし、Ｗ：空乏層の長さ ε_s：誘電率Ｖ_R：印加電圧ｑ：電荷素量Ｎ_D：Ｎ領域のドナー濃度である。

【０００５】この場合、Ｎ_D＝１．５×１０¹⁵個ｃ
ｍ^-3、Ｖ_R＝１００Ｖを入れて計算すると空乏層の長さ
Ｗは約９．５μとなる。従って、このようなＰＮ接合ダ
イオードをＰ型半導体基板上に形成したエピタキシャル
層に作るとすると、エピタキシャル層の厚さは約１５μ
となる。このようにしてできたＰＮ接合ダイオードを図
４（ａ）に示す。図中、１はＮ型高濃度半導体基板であ
り、その主面にエピタキシャル成長によるＮ型半導体領
域２が形成される。また、Ｎ型半導体領域２の表面部に
は、拡散によって接合面８を持ったＰ型拡散領域３が形
成され、さらに、Ｐ型拡散領域３はその中心部を残して
絶縁膜４で覆われ、絶縁膜４から露呈したＰ型拡散領域
３上にカソード電極５が装着され、Ｎ型高濃度半導体基
板１の裏面にアノード電極６が装着される。この場合、
中心線Ａ−Ａ′における電界強度と空乏層の端の位置と
の関係は図４（ｂ）に示したようになる。

【０００６】しかし、図４に示したダイオードは所望の
耐圧（１００Ｖ）は得られるが、その他の特性に関して
は満足ではない。ここに言う、その他の特性の一つは順
方向特性であり、他の一つは過渡特性（スイッチング特
性）または高周波特性である。

【０００７】順方向特性で重要なのは、電流が流れてい
る時の電圧降下で、高耐圧素子ではＰＮ接合部の低濃度
側領域の直列抵抗が電圧降下の大部分を占める。この電
圧降下を減らすにはエピタキシャル層の厚さを薄くする
ことが有効であるが、耐圧との兼ね合いでむやみに薄く
することはできない。これを達成するには図５（ａ）に
示すように、Ｎ型半導体領域２、すなわち、Ｎ型エピタ
キシャル層の不純物濃度を下げて、リーチスルータイプ
にして、すなわち、図５（ａ）に示すように、Ｎ型高濃
度領域１を接合面８に近付けて空乏層の伸びを抑えるよ
うにする。Ｎ型高濃度領域１には理想状態を仮定して空
乏層は伸びないとすれば、エピタキシャル層中の電界分
布は図５（ｂ）に示すように台形状になり、ＰＮ接合が
平面接合の場合は、エピタキシャル層幅は空乏層幅Ｗに
等しく、空乏層幅Ｗとブレークダウン電圧ＢＶとは次式
の関係がある。

【０００８】

【数２】ただし、Ｅ_critはアバランシェ・ブレークダウンが生じ
る臨界電界で、不純物濃度Ｎ_Dに依存する。

【０００９】実際に平面接合ではなくてプレーナ接合の
場合にはリーチスルータイプにした時の電界分布は解析
的には求められないので、デバイスシミュレーション等
を使って求めなければならない。

【００１０】他の一つの高速スイッチング特性又は高周
波特性を良くするためにも基本的には接合の深さを浅く
することと、エピタキシャル層の厚さを薄くすることが
必要である。接合を浅くするための従来からの方法とし
て、図６に示すように、フィールドプレートを使う方法
や、図７に示すように、ガードリングを使う方法等があ
る。このうち、図６に示すフィールドプレート法は、カ
ソード電極５を絶縁膜４上に広げてフィールドプレート
５ａを形成するもので、浅いプレーナ接合の湾曲部に発
生する電界集中をアルミのような金属又は低抵抗のポリ
シリコンのようなものの電界効果により空乏層を横方向
に伸ばしてやり、電界集中を和らげるものである。従っ
て、通常のプレーナ接合に比べて浅い接合により同等の
耐圧を得ることができる。また、同じ深さの接合を使え
ば通常のプレーナ接合に比べて高い耐圧を得ることがで
きる。

【００１１】一方、図７に示すガードリング法は、素子
の特性を出す部分は浅い接合を使い、その周囲を深い拡
散の接合、すなわち、ガードリング９で囲んで高耐圧を
得るものである。ガードリング９の不純物濃度は空乏層
がガードリング側にも伸びて電界集中の緩和効果が大き
くなるようにできるだけ低濃度にした方が良い。なお、
電界分布を最適化するように不純物分布を設計したサー
フ構造も提案されている。

【００１２】

【発明が解決しようとする課題】順方向特性や高周波特
性を高める従来の方法のうち、フィールドプレート法は
素子の占有面積が増大し、寄生容量が大きくなり、フィ
ールドプレート先端部の半導体表面に電界集中が起こり
やすいという問題があった。

【００１３】一方、ガードリング法はプレーナ接合に比
べて面積の増加はそれほど大きくはない。また、素子の
基本特性にあまり影響を与えないでガードリング部分の
設計だけでほぼ独立に耐圧の設計ができる。しかし、高
耐圧と高性能を同時に実現しようとするとガードリング
法にも解決すべき問題がある。以下、このことを、高耐
圧で高速に動作するバイポーラトランジスタを設計する
場合を例にして説明する。

【００１４】図８はこの種のバイポーラトランジスタの
構造を示す断面図である。同図において、１はＰ型半導
体基板であり、集積回路中に上記高耐圧高速バイポーラ
トランジスタを作るためにＰ型の基板を用いる。このＰ
型半導体基板１の表面部にＮ型高濃度（Ｎ⁺）埋め込み
層３ｃが形成される。Ｎ型高濃度埋め込み層３ｃはバイ
ポーラトランジスタの場合、コレクタ電極の引出しに必
要であり、通常はアンチモン又はひ素をＰ型基板の表面
から拡散して形成する。Ｎ型高濃度埋め込み層３ｃ上に
エピタキシャル法によりＮ型半導体領域２が形成され
る。Ｎ型半導体領域２の厚さ及び不純物濃度は主に必要
な耐圧によって決定される。そして、Ｎ型半導体領域２
の表面部にガードリング９を有するベース領域３ｂが形
成され、さらに、ベース領域３ｂの中央の表面部にエミ
ッタ領域３ｅが形成される。このうち、ベース領域３ｂ
はボロン等のＰ型不純物を、エミッタ領域はひ素等のＮ
型不純物を、それぞれイオン注入した後、アニールする
ことによって形成される。ガードリング９もベース領域
３ｂと同様にして形成される。

【００１５】なお、Ｎ型半導体領域２の表面は、その表
面部に形成されたベース領域３ｂの一部及びエミッタ領
域の一部を残して絶縁膜４で覆われ、絶縁膜４から露呈
したベース領域３ｂ及びエミッタ領域３ｅの表面にそれ
ぞれベース電極５ｂ、エミッタ電極５ｅが装着される。

【００１６】この図８に示した構造を作るに際しては次
のような難点がある。バイポーラトランジスタを高速動
作させるためにはコレクタ抵抗はできるだけ小さくしな
ければならない。そのため、Ｎ型半導体領域２の厚さは
できるだけ薄くしてリーチスルー型にする。精密な耐圧
制御をするためにはＮ型半導体領域２におけるガードリ
ング９の接合面８と、Ｎ型高濃度埋め込み層３ｃの接合
面１０との距離を正確に決定しなければならない。

【００１７】しかし、実際の工程ではＮ型高濃度埋め込
み層３ｃを形成した後、Ｎ型半導体領域２をエピタキシ
ャル法で成長形成し、その後にガードリング９の拡散を
行う。ガードリング９の拡散は耐圧を高める目的で比較
的低濃度の拡散、例えば、ベース領域３ｂのＰ型不純物
濃度に比べて約１桁低い濃度の拡散を行う。また、ガー
ドリング９の拡散はベース領域３ｂに比べてかなり深く
拡散する。このため、ガードリング９の形成には高温で
長時間の熱処理が必要となる。

【００１８】このように、高温、長時間の熱処理を行う
と、Ｎ型半導体領域２とＮ型高濃度埋め込み層３ｃとの
境界１０から、Ｎ型半導体領域２へＮ型不純物が拡散に
よって移動して境界１０が不明確になり、Ｎ型半導体領
域２におけるガードリング９の接合面８と、Ｎ型高濃度
埋め込み層３ｃの接合面１０との距離が減少する。この
ため、当初の設計通りの耐圧を得るのが困難になり、耐
圧設計が難しくなるという問題があった。

【００１９】本発明は上記の課題を解決するためになさ
れたもので、ガードリング方式の高耐圧設計を容易化す
ると共に、ガードリングの形成に伴う高温、長時間の拡
散を不要化し得る半導体装置及びその製造方法を提供す
ることを目的とする。

【００２０】

【課題を解決するための手段】本発明の係る半導体装置
においては、第１導電型の半導体基板と、半導体基板の
主表面に形成された環状溝と、環状溝に装填された第２
導電型の半導体材料と、環状溝に接して半導体基板に層
状に形成され、半導体基板とのＰＮ接合部を有する環状
層領域と、環状層領域で囲まれた内側に形成された半導
体素子とを備えたもので、この構成によれば環状溝に半
導体材料が装填されているため、比較的短時間の熱処理
により不純物を深く拡散させることができ、これによっ
て、ガードリング方式の高耐圧設計を容易化すると共
に、ガードリングの形成に伴う高温、長時間の拡散を不
要化することができる。

【００２１】また、本発明に係る半導体装置の製造方法
においては、先ず、第１導電型の半導体基板の主表面に
環状溝を形成し、次に、環状溝に第２導電型の半導体材
料を装填し、次に、加熱処理によって、環状溝に接して
半導体基板に層状に拡散させ、半導体基板とのＰＮ接合
部を有する環状層領域を形成し、次に、環状層領域で囲
まれた内側に半導体素子を形成するようにしたので、比
較的短時間の熱処理により不純物を深く拡散させること
ができ、これによって、ガードリング方式の高耐圧設計
を容易化すると共に、ガードリングの形成に伴う高温、
長時間の拡散を不要化することができる。

【００２２】

【発明の実施の形態】以下、本発明を好適な実施形態に
基づいて詳細に説明する。図１は本発明の一実施形態と
して、高耐圧高速バイポーラトランジスタの製造方法を
示したものである。

【００２３】ここでは、先ず、図１（ａ）に示すよう
に、集積回路中に高耐圧高速バイポーラトランジスタを
作りこむためのＰ型半導体基板１１としてＰ型シリコン
ウェハーを用意する。そして、ボロンをドープした比抵
抗２０Ω・ｃｍ、結晶方位が“１００”のシリコン基板
表面のうち、半導体素子を形成する予定の領域にイオン
注入によりひ素を加速電圧１００ｋＶで３×１０¹⁵個ｃ
ｍ^-2打ち込む。その後、１１００℃で１２０分の熱処理
によりＮ型高濃度埋め込み層１２が形成される。そして
その上に、Ｎ型エピタキシャル成長層１３を形成する。
Ｎ型エピタキシャル成長層１３の厚さと不純物濃度は形
成するトランジスタの耐圧によって異なるが、例えば、
耐圧１００Ｖのトランジスタであれば厚さは１０μ程度
で不純物濃度は５×１０¹⁴個ｃｍ^-3程度である。

【００２４】エピタキシャル成長が終わると次に集積回
路の場合は素子分離工程が必要である。素子分離の方法
はいくつかの方法が知られているが、本実施形態では一
般的な接合分離法は使えない。なぜなら、接合分離をす
るためには高温長時間の拡散工程が必要になるため、本
発明の目的である高温長時間拡散の不要化が達成されな
いからである。そのため、素子分離は図１（ｂ）に示す
ように、Ｎ型エピタキシャル成長層１３に溝を掘って、
この溝の側壁を酸化して絶縁膜１４を形成し、さらに、
この溝の内部を多結晶シリコンで埋め込む、いわゆる、
トレンチ方式の素子分離を行う。

【００２５】次に、本発明の特徴である溝埋め込み方式
によるガードリングの形成を行う。この工程は、図１
（ｃ）に示すように、Ｎ型エピタキシャル成長層１３の
トランジスタ形成予定領域１６の周囲に、反応性イオン
エッチング（ＲＩＥ）により幅１μ、深さ３μの環状溝
１７を形成する。その後、環状溝１７の側壁を酸化せず
そのまま清浄なシリコン面を露呈させたまま、図１
（ｄ）に示したように、ボロンを高濃度にドープした多
結晶シリコン１８を化学的気相成長法（ＣＶＤ）により
堆積させる。

【００２６】化学的気相成長法（ＣＶＤ）による堆積で
は多結晶シリコン膜はほぼ一様に堆積されるので、溝部
以外に堆積されたシリコンは除去しなければならない。
このため、化学的機械研磨法（ＣＭＰ）を使い、図１
（ｅ）に示したように、表面を平坦化した後、通常の方
法でトランジスタを形成する。

【００２７】トランジスタを形成するに当たり、図１
（ｆ）に示すように、環状溝１７に多結晶シリコン１８
を充填した範囲が露呈するように、レジスト膜１９を塗
着してベース形成用開口部２０を形成する。そして、ベ
ース形成用開口部２０の全面にボロン２１をイオン注入
して、多結晶シリコン１８を含めたＮ型エピタキシャル
成長層１３の表面部にボロン注入層２２を形成する。こ
の場合の典型的なイオン注入条件は、加速電圧５０ｋ
Ｖ、ドーズ量３×１０¹⁴個ｃｍ^-2である。

【００２８】次に、図１（ｇ）に示したように、素子分
離のための多結晶シリコン１５よりも内側の領域に、エ
ミッタ形成用開口部２５及びコレクタ形成用開口部２６
を有する絶縁膜２３を形成すると共に、これと同一形状
のレジスト膜２４を塗着する。そして、エミッタ形成用
開口部２５及びコレクタ形成用開口部２６を通して、ひ
素を加速電圧１００ｋＶ、ドーズ量３×１０¹⁵個ｃｍ^-2
でイオン注入し、Ｎ型エピタキシャル成長層１３の表面
部にひ素注入層２８を作る。

【００２９】次に、１０００℃で熱処理して、図１
（ｈ）に示すように、トランジスタのエミッタ３１、ベ
ース３２及びコレクタ３３を形成する。熱処理時間はト
ランジスタの電流増幅率（ｈ_FE）が所望の値になるよう
に設定する。この熱処理中に、ベース形成用開口部２０
を通して先にトープされた多結晶シリコン１８中のボロ
ンが、この多結晶シリコン１８を装填した環状溝１７の
側面と底面から拡散してＰ型拡散層３０を形成する。こ
れによって、Ｎ型エピタキシャル成長層１３中に形成さ
れたＰＮ接合により、ガードリングと同等の効果を得る
ことができる。

【００３０】その後、図示を省略した電極及び配線形成
工程、並びに表面保護膜形成工程を経てウェハー工程を
終了する。

【００３１】かくして、本実施形態によれば、１０００
℃で熱処理して、トランジスタのエミッタ３１、ベース
３２及びコレクタ３３を形成するだけで、従来技術とし
て説明したガードリングと同等の効果が得られることに
なり、ガードリング方式の高耐圧設計を容易化すると共
に、ガードリングの形成に伴う高温、長時間の拡散を不
要化することができる。

【００３２】なお、上記実施形態では本発明をバイポー
ラトランジスタに適用した場合について説明したが、本
発明はこれに適用を限定されるものではなく、ダイオー
ド、ＭＯＳＦＥＴ、ＩＧＢＴ等、殆どの半導体装置に適
用することができ、また、縦型、横型を問わずいずれの
タイプの半導体素子にも適用可能である。

【００３３】図２は横型ＭＯＳＦＥＴ４０に対する本発
明の適用例である。ここでは、Ｐ型半導体基板４１上に
Ｎ型エピタキシャル成長層４２が形成されている。この
Ｎ型エピタキシャル成長層４２の表面部のうち、横型Ｍ
ＯＳＦＥＴを形成しようとする領域の周囲に環状溝を形
成して、この溝に多結晶シリコン４３を装填する。そし
て、多結晶シリコン４３を外縁とする環状部位、すなわ
ち、ベース領域にボロンをイオン注入し、続いて、その
内側のソース領域と中心部のドレイン領域にひ素をイオ
ン注入した後、熱処理することによってベース４４、ソ
ース４６及びドレイン４７を形成する。さらに、電極及
び配線形成工程、並びに表面保護膜形成工程により、絶
縁膜４８によって互いに絶縁されたソース電極４９、ゲ
ート電極５０及びドレイン電極５１を形成する。この場
合、多結晶シリコン４３の底部及び側部にボロンが拡散
せしめられて、ガードリングと同等な効果を有するＰ型
拡散層４５が形成される。

【００３４】図３は縦型のＩＧＢＴ６０に対する本発明
の適用例である。ここでは、コレクタとなるＰ型半導体
基板６１上にＮ型エピタキシャル成長層６２が形成され
ている。このＮ型エピタキシャル成長層６２の表面部の
うち、縦型のＩＧＢＴを形成しようとする領域の周囲に
環状溝を形成して、この溝に多結晶シリコン６３を装填
する。そして、多結晶シリコン６３を外縁とする環状部
位、すなわち、ベース領域にボロンをイオン注入し、続
いて、その内側のエミッタ領域にひ素をイオン注入した
後、熱処理することによってベース６４、エミッタ６６
を形成する。さらに、電極及び配線形成工程、並びに表
面保護膜形成工程により、絶縁膜６７によって互いに絶
縁されたエミッタ電極６８、ゲート電極６９を形成す
る。この場合、多結晶シリコン６３の底部及び側部にボ
ロンが拡散せしめられて、ガードリングと同等な効果を
有するＰ型拡散層６５が形成される。

【００３５】なお、上記実施形態では半導体製造工程で
は一般的であるイオン注入により、ボロンあるいはひ素
を注入したが、その代わりに例えばボロンあるいはひ素
を含む酸化膜をＮ型エピタキシャル成長層の表面部に形
成して加熱処理する方法を採用しても良い。

【００３６】なおまた、上記実施形態では半導体素子形
成予定領域の周囲に環状溝を形成したが、平面上におけ
る溝形状は円形でも、角形でも、あるいは、異形でも良
く、要は平面上で閉じた形であれば良い。

【００３７】

【発明の効果】以上の説明によって明らかなように、本
発明によれば、高耐圧半導体装置においてしばしば用い
られるガードリング方式の問題点、すなわち、高温長時
間のガードリング拡散に伴う基板側からの不純物のしみ
出しを抑制することができ、基板側の急峻な不純物プロ
ファイルを当初の設計通りに近い形に維持することがで
きる。このため、高温、長時間の熱処理に起因する不純
物プロファイルの変化による予期せぬ耐圧低下や、素子
特性の劣化を防ぐことができる。

【００３８】また、高温、長時間の熱処理工程が不要に
なるため、製造所要時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態として、高耐圧高速バイポ
ーラトランジスタの製造方法を断面図で示した工程図。

【図２】本発明を適用した横型ＭＯＳＦＥＴの断面図。

【図３】本発明を適用した縦型ＩＧＢＴの断面図。

【図４】従来の半導体装置として示した非リーチスルー
型のＰＮ接合ダイオードの断面図及び電界分布の説明
図。

【図５】従来の半導体装置として示したリーチスルー型
のＰＮ接合ダイオードの断面図及び電界分布の説明図。

【図６】従来の半導体装置として示したフィールドプレ
ート構造のＰＮ接合ダイオードの断面図。

【図７】従来の半導体装置として示したガードリング構
造のＰＮ接合ダイオードの断面図。

【図８】従来の半導体装置として示したガードリング構
造を用いたリーチスルー型のＮＰＮバイポーラトランジ
スタの断面図。

【符号の説明】

１１Ｐ型半導体基板１２Ｎ型高濃度埋め込み層１３Ｎ型エピタキシャル成長層１４，２３絶縁膜１５，１８多結晶シリコン１６トランジスタ形成予定領域１７環状溝１９レジスト膜２０ベース形成用開口部２１ボロン２２ボロン注入層２４レジスト膜２５エミッタ形成用開口部２６コレクタ形成用開口部２７ひ素イオン２８ひ素注入層３０Ｐ型拡散層３１エミッタ３２ベース３３コレクタ４０ＭＯＳＦＥＴ６０ＩＧＢＴ

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、前記半導体基板の主表面に形成された環状溝と、前記環状溝に装填された第２導電型の半導体材料と、前記環状溝に接して前記半導体基板に層状に形成され、
前記半導体基板とのＰＮ接合部を有する環状層領域と、前記環状層領域で囲まれた内側に形成された半導体素子
と、を備えた半導体装置。
【請求項２】前記半導体基板が単結晶シリコンであり、
前記環状溝に装填された半導体材料は不純物物質を含
む、多結晶シリコン又は非晶質シリコンである、請求項
１に記載の半導体装置。
【請求項３】前記半導体基板がＮ型の単結晶シリコンで
あり、前記不純物物質がホウ素である、請求項２に記載
の半導体装置。
【請求項４】第１導電型の半導体基板の主表面に環状溝
を形成し、前記環状溝に第２導電型の半導体材料を装填し、加熱処理によって、前記環状溝に装填された半導体材料
を前記半導体基板に拡散させ、前記半導体基板とのＰＮ
接合部を有する環状層領域を形成し、前記環状層領域で囲まれた内側に半導体素子を形成す
る、半導体装置の製造方法。
【請求項５】前記半導体基板が単結晶シリコンであり、
前記環状溝に装填された半導体材料は不純物物質を含
む、多結晶シリコン又は非晶質シリコンである、請求項
４に記載の半導体装置の製造方法。
【請求項６】前記半導体基板がＮ型の単結晶シリコンで
あり、前記不純物物質がホウ素である、請求項５に記載
の半導体装置の製造方法。