JP2002359373A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】リーク電流の増加および濃度プロファイルの制
御性の低下を抑制したＰＴ−ＩＧＢＴ等の高耐圧半導体
素子を含む半導体装置を提供する。 【解決手段】半導体装置は、高抵抗で第１及び第２の表
面を有すると共に、第１導電型を有する第１のベース層
１と、前記第１の表面中に設けられ、第２導電型を有す
る第２のベース層４、前記第２のベース層中に設けら
れ、前記第１導電型を有するエミッタ層５、前記エミッ
タ層と前記第１のベース層とで挟まれた前記第２のベー
ス層上にゲート絶縁膜２を介して設けられたゲート電極
３と、前記第２の表面に設けられ、高不純物濃度を有す
ると共に、前記第１導電型を有するバッファ層８と、前
記バファ層に設けられ、前記第２導電型を有するコレク
タ層９とを具備してなり、バッファ層の活性化率が２５
％以上であり、かつコレクタ層の活性化率が０％よりも
高くかつ１０％以下となるように構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パンチスルー型Ｉ
ＧＢＴ（ＰＴ−ＩＧＢＴ）等の高耐圧半導体素子を含む
半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】高耐圧半導体素子の一つとしてＩＧＢＴ
（Insulated Gate Bipolar Transistor）が知られて
いる。図１０に、従来のパンチスルー型ＩＧＢＴの断面
図を示す。図中、８１は高抵抗のｎ^- 型ベース層を示し
ており、このｎ^- 型ベース層８１中にはｐ型ベース層８
２が形成されている。ｐ型ベース層８２中にはｎ型エミ
ッタ層８３が形成されている。

【０００３】ｎ型エミッタ層８３とｎ^- 型ベース層８１
とで挟まれたｐ型ベース層８２上には、ゲート絶縁膜８
４を介して、ゲート電極８５が設けられている。ゲート
電極８５は例えばポリシリコンで形成されている。

【０００４】エミッタ電極８６は、層間絶縁膜８７に開
口されたコンタクトホールを介して、ｎ型エミッタ層８
３およびｐ型ベース層８２に接続している。エミッタ電
極８６は、例えばＡｌ等の金属で形成されている。さら
に、これらのゲート電極８５およびエミッタ電極８６を
含むｎ^- 型ベース層８１の表面は、図示しないパッシベ
ーション膜で被われている。

【０００５】一方、ｎ^- 型ベース層８１の裏面には、ｎ
⁺ 型バッファ層８８を介して、ｐ⁺型コレクタ層８９が
設けられている。ｐ⁺ 型コレクタ層８９には、コレクタ
電極９０が設けられている。コレクタ電極９０は、例え
ばＡｌ等の金属で形成されている。

【０００６】しかしながら、この種のＰＴ−ＩＧＢＴに
は以下のような問題があった。図１０に示したＰＴ−Ｉ
ＧＢＴは、ｐ⁺ 型コレクタ層８９上にｎ⁺ 型バッファ層
８８およびｎ^- 型ベース層８１が予め作り込まれた厚い
エピタキシャルウェハを用いて製造されている。

【０００７】具体的には、まず、厚さ６２５μｍのｐ⁺
型コレクタ層８９上に、厚さ１５μｍのｎ⁺ 型バッファ
層８８、厚さ６０μｍのｎ^- 型ベース層８１を順次エピ
タキシャル成長させ、厚さ７００μｍのエピタキシャル
ウェハを形成する。次に、ｐ ⁺ 型コレクタ層８９の裏面
を研磨し、ｐ⁺ 型コレクタ層８９の厚さを１７５μｍま
で薄くし、基板として使用している。

【０００８】しかし、このような厚さ７００μｍのエピ
タキシャルウェハを作成するにはコストがかかり、図１
０に示したＰＴ−ＩＧＢＴは高価となる。

【０００９】本発明者らは、このような問題を解決する
ために、ｎ⁺ 型バッファ層８８およびｐ⁺ 型コレクタ層
８９が予め作り込まれていない通常のウェハを用いるこ
とを考えた。

【００１０】すなわち、ウェハの表面にｐ型ベース層８
２、ｎ型エミッタ層８３、ゲート絶縁膜８４、ゲート電
極８５、層間絶縁膜８７、エミッタ電極８６、さらには
図示しないパッシベーション膜を形成した後、ｎ^- 型ベ
ース層８１の裏面にｎ型不純物イオン、ｐ型不純物イオ
ンを順次注入し、続いてこれらのｎ型およびｐ型不純物
を活性化するためにｎ^- 型ベース層８１の裏面からレー
ザを照射し、ｎ⁺ 型バッファ層８８およびｐ⁺ 型コレク
タ層８９を形成することを試みた。

【００１１】しかしながら、この種のレーザ照射（レー
ザアニール）による溶融深さは数μｍ以内で、かつ照射
時間は短時間であるため、レーザによる熱がｎ⁺ 型バッ
ファ層８８内に十分に伝わらず、ｎ⁺ 型バッファ層８８
中にイオン注入等によるダメージ層が残留し、その結果
として素子オン状態ではコレクタ・エミッタ間飽和電圧
（Ｖ_CE（sat））が上昇し、一方素子オフ状態ではリー
ク電流が発生するという素子特性の低下が起こる。

【００１２】Ｖ_CE（sat）が上昇する理由は、オン状態
では、ダメージ層がホールの注入トラップとして働くか
らである。リーク電流が発生する理由は、図１１に示す
ように、オフ状態では、ダメージ層９１が空乏化する
と、キャリアの生成中心として働くからである。

【００１３】このようなダメージ層の残留に起因する問
題を解決する方法の一つとして、ｎ ⁺ 型バッファ層８８
中に注入するｎ型不純物の加速エネルギーを小さくする
ことがあげられる。その理由は、図１２に示すように、
ｎ型不純物の活性化率（activation rate）は、加速エ
ネルギーＶaccが小さくなるに従って高くなるからであ
る。

【００１４】ここで、ｎ型不純物の加速エネルギーを小
さくすると、それに伴ってｎ⁺ 型バッファ層８８の深さ
は浅くなる。そのため、ｐ⁺ 型不純物の拡散がｎ⁺ 型バ
ッファ層８８中の不純物の濃度プロファイルに与える影
響は大きくなり、濃度プロファイルの制御性が低下す
る。

【００１５】濃度プロファイルの制御性の低下は次のよ
うな問題につながる。濃度プロファイルの制御性が低下
すると、所望の濃度プロファイルを有するｎ⁺ 型バッフ
ァ層８８、ｐ⁺ 型コレクタ層８９を形成することが困難
になったり、あるいは形成することが不可能となる。そ
の結果、所望の素子特性が得られなくなり、あるいは素
子によって濃度プロファイルが異なり、素子特性がばら
ついてしまう。

【００１６】いずれにしても、この種のＰＴ−ＩＧＢＴ
は、そのｎ⁺ 型バッファ層およびｐ ⁺ 型コレクタ層をイ
オン注入とレーザアニールにより形成していたため、Ｖ
_CE（sat）が上昇したり、ｎ⁺ 型バッファ層中の不純物
の濃度プロファイルの制御性が低下してしまう。

【００１７】

【発明が解決しようとする課題】上記したように、この
種のＰＴ−ＩＧＢＴは、ｎ⁺ 型バッファ層およびｐ⁺ 型
コレクタ層をイオン注入とレーザアニールにより形成し
ていたため、Ｖ_CE（sat）が上昇したり、ｎ⁺ 型バッフ
ァ層中の不純物の濃度プロファイルの制御性が低下する
という問題がある。

【００１８】それ故、本発明の目的は、このような素子
特性の低下や濃度プロファイルの制御性の低下を抑制で
きるＰＴ−ＩＧＢＴ等の高耐圧半導体素子を含む半導体
装置およびその製造方法を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置は、高抵抗で第１及び第２
の表面を有すると共に、第１導電型を有する第１のベー
ス層と、前記第１の表面中に設けられ、第２導電型を有
する第２のベース層と、前記第２導電型のベース層中に
設けられ、前記第１導電型を有するエミッタ層と、前記
エミッタ層と前記第１のベース層とで挟まれた前記第２
のベース層上にゲート絶縁膜を介して設けられたゲート
電極と、前記第２の表面に設けられ、高不純物濃度を有
すると共に、前記第１導電型を有するバッファ層と、前
記バッファ層に設けられ、前記第２導電型を有するコレ
クタ層とを具備してなり、（ＳＲ分析による前記バッフ
ァ層中の活性化した第１導電型不純物の密度［ｃ
ｍ^-2］）／（ＳＩＭＳ分析による前記バッファ層中の第
１導電型不純物の密度［ｃｍ^-2］）で定義される第１の
活性化率が２５％以上であり、かつ（ＳＲ分析による前
記コレクタ層中の活性化した第２導電型不純物の密度
［ｃｍ^-2］）／（ＳＩＭＳ分析による前記コレクタ層中
の第２導電型不純物の密度［ｃｍ^-2］）で定義される第
２の活性化率が０％よりも高くかつ１０％以下としてい
る。

【００２０】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。

【００２１】図１乃至図６は、本発明の実施の形態によ
るＰＴ−ＩＧＢＴの製造方法を示す断面図である。

【００２２】まず、図１に示すように、ｎ^- 型ベース層
１の表面上にゲート絶縁膜２となる絶縁膜、ゲート電極
３となる導電膜を順次堆積した後、これらの導電膜およ
び絶縁膜をパターニングする。ゲート絶縁膜２は例えば
シリコン酸化膜、ゲート電極３は例えばポリシリコンで
それぞれ形成する。

【００２３】図２に示すように、自己整合的にｎ^- 型ベ
ース層１中にｐ型ベース層４を形成し、続いてｐ型ベー
ス層４中にｎ型エミッタ層５を形成する。

【００２４】図３に示すように、層間絶縁膜６を全面に
堆積し、層間絶縁膜６にコンタクトホールを形成した
後、ｐ型ベース層４とｎ型エミッタ層５にコンタクトす
るエミッタ電極７を形成する。エミッタ電極７は、例え
ばＡｌで形成する。なお、ｐ型ベース層４とｎ型エミッ
タ層５上にエミッタ電極７を直接形成するのではなく、
バリアメタル膜を介してエミッタ電極７を形成すること
が好ましい。

【００２５】その後、ゲート電極３およびエミッタ電極
７を含むｎ^- 型ベース層１の表面を図示しないパッシベ
ーション膜、例えばポリイミド膜で覆い、さらに仕様の
耐圧に応じてｎ^- 型ベース層１を薄くする。これはｎ^-
型ベース層１の裏面を研磨して行う。この研磨は、例え
ばＣＭＰ（Chemical Mechanical Polishing）法により
行う。ｎ^- 型ベース層１を薄くする他の方法としては、
機械的研磨とウエットエッチングとを用いた方法があげ
られる。機械的研磨の方が先に行われる。

【００２６】図４に示すように、例えばドーズ量１×１
０¹⁵ｃｍ^-2、加速電圧１６０ＫｅＶの条件でｎ^- 型ベー
ス層１の裏面に燐等のｎ型不純物イオンを注入した後、
例えばエネルギー密度２．５Ｊ／ｃｍ² の条件でエキシ
マレーザをｎ^- 型ベース層１の裏面に照射する。ｎ^- 型
ベース層１の裏面から２μｍ以下の領域を溶融するレー
ザアニール（第１のアニール）を行うことによって、ｎ
^- 型ベース層１の裏面にｎ⁺ 型バッファ層８を形成す
る。この時のレーザアニールの温度はシリコンの溶融温
度以上であって、例えば、１３００℃以上である。

【００２７】このように形成されたｎ⁺ 型バッファ層８
は、活性化率ａ（第１の活性化率）≧２５％を満し、か
つｎ^- 型ベース層１の裏面から２μｍ以下の厚さを有し
ている。上記ｎ^- 型ベース層１の裏面は、図６の工程で
はｐ⁺ 型コレクタ層９の表面となる。

【００２８】ここで、活性化率ａは（ＳＲ（spreading
resistance）分析にて得られた活性化したｎ⁺ 型バッフ
ァ層８中のｎ型不純物の密度［ｃｍ^-2］）／（ＳＩＭＳ
（Secondary Ion Mass Spectrometry)分析にて得られた
ｎ⁺ 型バッファ層８中のｎ型不純物の密度［ｃｍ^-2］）
で定義される。

【００２９】ＳＲ分析は、周知の技術であるが簡単に説
明すると以下の通りである。すなわち、２本の針の間隔
を十分に小さくし（数１０〜数１００μｍ）、その先端
が試料に接触する面の半径をａとすると、ひろがり抵抗
（Ｒｓ）と比抵抗（ρ）との関係は、Ｒｓ＝ρ／２ａで
与えられる。

【００３０】図７に、不純物拡散を行ったｐｎ接合を斜
め研磨した後に針の間隔２０μｍの装置でＳＲ分析を行
う様子を示す。図において、DOPING TYPE II はｎ⁺ 型
バッファ層８に相当し、DOPING TYPE I は後工程で形成
するｐ⁺ 型コレクタ層９にそれぞれ相当する。

【００３１】上記のように形成されたｎ⁺ 型バッファ層
８に関して、ＳＲ分析にて得られ、活性化したｎ型不純
物の密度［ｃｍ^-2］及びＳＩＭＳ分析にて得られるｎ型
不純物の密度［ｃｍ^-2］はそれぞれ２．７×１０^１４ｃ
ｍ^-2及び１×１０^１５ｃｍ^-2となり、これらの比、即
ち、上記活性化率ａはａ≧２５％となる。

【００３２】活性化率ａを２５％以上とする理由は、図
９に示すように、ａ≧２５％以上の領域ではＶ_CE（sa
t）が充分に小さくなることが明らかになったからであ
る。また、リーク特性についても、ａ≧２５％以上の領
域ではリーク電流は充分に小さくなることが確認され
た。

【００３３】次に、図５に示すように、ｎ⁺ 型バッファ
層８の表面に例えばドーズ量１×１０¹⁵ｃｍ^-2、加速電
圧５０ＫｅＶの条件でボロンイオン（Ｂ⁺ ）を注入す
る。

【００３４】ここで、ボロンの注入量は、ボロンのイオ
ン注入によってｐ⁺ 型コレクタ層９の一部をアモルファ
ス化できる値が好ましい。その理由は、同じアニール温
度の場合、部分的なディスオーダ（ｄｉｓｏｒｄｅｒ）
を含む層よりも連続的なディスオーダ（ｄｉｓｏｒｄｅ
ｒ）であるアモルファス状態の方が注入したボロンイオ
ンの活性化率が高くなるからである。

【００３５】具体的には、ｐ⁺ 型コレクタ層９の表面か
ら２μｍ以内の領域のｐ型不純物のドーズ量［ｃｍ^-2］
が１×１０¹⁵ｃｍ^-2の場合、４５０℃でのシンター後の
活性化率ｂ（第２の活性化率）は３％程度となり、それ
より小さい値であるドーズ量［ｃｍ^-2］が１×１０^１４
の場合、活性化率ｂは１％未満となる。

【００３６】即ち、上記ｐ⁺ 型コレクタ層９に関して、
ｐ型不純物のドーズ量［ｃｍ^-2］が１×１０¹⁵ｃｍ^-2の
場合、ＳＲ分析にて得られ、活性化したｐ型不純物の密
度［ｃｍ^-2］及びＳＩＭＳ分析にて得られるｐ型不純物
の密度［ｃｍ^-2］はそれぞれ３×１０^１３ｃｍ^-2及び１
×１０^１５ｃｍ^-2となり、これらの比、即ち、上記活性
化率ｂは３％程度となる。

【００３７】また、ｐ型不純物のドーズ量［ｃｍ^-2］が
１×１０^１４ｃｍ^-2の場合、ＳＲ分析にて得られる活性
化したｐ型不純物の密度及びＳＩＭＳ分析にて得られる
ｐ型不純物の密度［ｃｍ^-2］はそれぞれ６×１０^１１ｃ
ｍ^-2及び１×１０^１４ｃｍ^-2となり、上記活性化率ｂは
１％未満となる。

【００３８】さらに、アモルファス化できるボロンのド
ーズ量は、１０¹⁵ｃｍ^-2程度以上である。

【００３９】次に、図６に示すように、ＡｌにＳｉを添
加した材料からなるターゲット（Ａｌ−Ｓｉターゲッ
ト）を用いたスパッタにより、ボロンイオンを注入した
ｐ⁺ 型コレクタ層９上にＡｌ−Ｓｉからなるコレクタ電
極１０を形成した後、コレクタ電極１０に対して４５０
℃のシンター（第２のアニール）を行う。ここでは、シ
ンターの温度を４５０℃としたが、それに限定されるも
のではない。温度の上限は、エミッタ電極７の材料や、
パッシベーション膜の材料で決定される。

【００４０】すなわち、シンターの温度の上限は、エミ
ッタ電極７の材料の融点以下やパッシベーション膜の膜
質を維持する温度以下に設定する必要がある。例えば、
パッシベーション膜としてポリイミドを使用した場合に
は、上記シンター温度の上限は５６０℃である。

【００４１】上記シンターはｎ⁺ 型バッファ層８の表面
に注入したボロンイオンを活性化するためのアニールを
兼ねており、これによりプロセス数の増加を招くことな
く、ｎ⁺ 型バッファ層８にｐ⁺ 型コレクタ層９を形成で
きる。上記シンターは電気炉を用いた熱処理（炉アニー
ル）である。

【００４２】上記４５０℃のシンターでのボロンイオン
の活性化率は１．０％未満である。ここで、上述したよ
うに、図５のボロンのイオン注入工程で、ｐ⁺ 型コレク
タ層９の一部をアモルファス化しておけば、より高い活
性化率の達成を期待できる。

【００４３】上記ｐ⁺ 型コレクタ層９は、活性化率ｂ
（第２の活性化率）が０％よりも高くかつ１０％以下と
なるように形成されている。活性化率ｂの定義は、活性
化率ａの定義と同様であり、（ＳＲ分析にて得られた活
性化したｐ⁺ 型コレクタ層９中のｐ型不純物の密度［ｃ
ｍ^-2］）／（ＳＩＭＳ分析にて得られたｐ⁺ 型コレクタ
層９中のｐ型不純物の密度［ｃｍ^-2］）で定義される。
活性化率ｂの値（％）が上記範囲（０<ｂ≧１０）内の
値になる理由は、シンターでボロンイオンの活性化を行
ったからである。

【００４４】その後、周知の方法に従って図示しないＶ
／Ｎｉ／Ａｕ電極をスパッタで形成する工程、さらにダ
イシングを行う工程が続く。

【００４５】図８に、燐イオンおよびボロンイオンの活
性化をシンターで行った場合、燐イオンおよびボロンイ
オンの活性化をレーザアニールで行った場合のそれぞれ
について、ＳＩＭＳ分析により調べたＰＴ−ＩＧＢＴの
ｎ⁺ 型バッファ層およびｐ⁺型コレクタ層中の不純物の
濃度分布を示す。

【００４６】図８から、レーザアニールの場合、ｐ⁺ 型
コレクタ層の表層０．１μｍの領域内でボロンイオンの
拡散が生じているが、シンターの場合、ｐ⁺ 型コレクタ
層の表層０．１μｍの領域内でボロンイオンの拡散はほ
とんど生じていないことが分かる。すなわち、ボロンイ
オンの活性化をシンターで行うことにより、ガウシアン
分布と同様な不純物濃度分布を実現できるようになる。

【００４７】したがって、本実施の形態のように、燐イ
オンの活性化をレーザアニールにより行い、比較的浅い
ｎ⁺ 型バッファ層を形成しても、ボロンイオンの活性化
をシンターにより行えば、ｐ⁺ 型コレクタ層中のボロン
のｎ⁺ 型バッファ層中への拡散を十分に防止でき、ｎ⁺
型バッファ層中の燐の濃度プロファイルの制御性の低下
を防止できるようになる。

【００４８】即ち、第１導電型ベース層中に注入した第
１導電型不純物イオンを活性化するためのアニールと、
第１導電型バッファ層中に注入した第２導電型不純物イ
オンを活性化するためのアニールとをそれぞれ別の工程
で行い、素子特性の低下や濃度プロファイルの制御性の
低下の原因である、第１導電型ベース層中への第２導電
型不純物の拡散がほとんど生じない条件で、第２のアニ
ールを行っているので、素子特性の低下や濃度プロファ
イルの制御性の低下を抑制できるＰＴ−ＩＧＢＴ等の高
耐圧半導体素子を含む半導体装置を製造できるようにな
る。上記条件は、例えば第２のアニールの温度を第１の
アニールの温度よりも低くすることである。

【００４９】また、濃度プロファイルの制御性の低下を
抑制できることにより、制御性の低下により派生的に生
じる、所望の素子特性が得られなくなったり、あるいは
素子によって素子特性がばらついてしまうという、従来
技術の問題も解決できる。

【００５０】このように所望の濃度プロファイルを有す
るｎ⁺ 型バッファ層、ｐ⁺ 型コレクタ層が得られること
により、所望の素子特性を得ることができる。

【００５１】上記においては、ｐ⁺ 型コレクタ層中のｐ
型不純物のｎ⁺ 型バッファ層中への拡散を防止するため
に、第２のアニールの温度を第１のアニールの温度より
も低くするという温度制御を行ったが、その代わりにア
ニールの時間制御、あるいは温度制御および時間制御の
両方によって行っても良い。

【００５２】なお、本発明は、上記実施の形態に限定さ
れるものではない。例えば、第１導電型をｎ型、第２導
電型をｐ型として説明したが、逆に第１導電型をｐ型、
第２導電型をｎ型としても良い。

【００５３】また、上記実施の形態では、コレクタ電極
１０のシンター工程は、ｐ⁺ 型コレクタ層９中のボロン
イオンの活性化工程を兼ねていたが、コレクタ電極１０
のシンター工程とボロンイオンの活性化工程とをそれぞ
れ別の熱処理により行っても良い。この場合、各熱処理
の最適化が容易となる。

【００５４】さらに、上記においてはＰＴ−ＩＧＢＴの
ディスクリートデバイスについて説明したが、ＰＴ−Ｉ
ＧＢＴとその制御回路や保護回路などの他の回路を同一
チップ内に形成しても良い。

【００５５】さらにまた、上記実施の形態ではＰＴ−Ｉ
ＧＢＴの場合について説明したが、他の高耐圧半導体素
子、例えばＩＥＧＴ（Injection Enhancement Gate Tra
nsistor ）にも適用できる。すなわち、本発明は、高抵
抗の第１導電型ベース層／高不純物濃度の第１導電型バ
ッファ層／第２導電型コレクタ層の半導体構造を有する
半導体素子（半導体装置）に対して適用可能である。

【００５６】

【発明の効果】以上説明したように本発明によれば、Ｐ
Ｔ−ＩＧＢＴを構成する第１導電型のバッファ層に関し
て、（ＳＲ分析による前記バッファ層中の活性化した第
１導電型不純物の密度［ｃｍ^-2］）／（ＳＩＭＳ分析に
よる前記バッファ層中の第１導電型不純物の密度［ｃｍ
^-2］）で定義される第１の活性化率ａを２５％以上と
し、かつ第２導電型のコレクタ層に関して、（ＳＲ分析
による前記コレクタ層中の活性化した第２導電型不純物
の密度［ｃｍ^-2］）／（ＳＩＭＳ分析による前記コレク
タ層中の第２導電型不純物の密度［ｃｍ^-2］）で定義さ
れる第２の活性化率ｂを０<ｂ≧１０％としているの
で、Ｖ_CE（sat）を充分小さくすることができ、また、
リーク特性についても、リーク電流を充分減少させるこ
とができる。

【００５７】また、第１導電型のベース層中に注入した
第１導電型不純物イオンを活性化するためのアニール
と、第１導電型のバッファ層中に注入した第２導電型不
純物イオンを活性化するためのアニールとをそれぞれ個
別の工程で行い、素子特性の低下や濃度プロファイルの
制御性の低下の原因である、第１導電型のベース層中へ
の第２導電型不純物の拡散がほとんど生じない条件で、
第２のアニールを行っているので、第１導電型のバッフ
ァ層中の不純物の濃度プロファイルの制御性の低下を抑
制することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるＰＴ−ＩＧＢＴの
製造方法を示す断面図の一部である。

【図２】本発明の一実施の形態によるＰＴ−ＩＧＢＴの
製造方法を示す断面図の一部である。

【図３】本発明の一実施の形態によるＰＴ−ＩＧＢＴの
製造方法を示す断面図の一部である。

【図４】本発明の一実施の形態によるＰＴ−ＩＧＢＴの
製造方法を示す断面図の一部である。

【図５】本発明の一実施の形態によるＰＴ−ＩＧＢＴの
製造方法を示す断面図の一部である。

【図６】本発明の一実施の形態によるＰＴ−ＩＧＢＴの
製造方法を示す断面図の一部である。

【図７】ＳＲ分析を説明するための図である。

【図８】ｎ⁺ 型バッファ層およびｐ⁺ 型コレクタ層中の
不純物の濃度分布をＳＩＭＳ分析により調べた結果を示
す図である。

【図９】ｎ⁺ 型バッファ層の活性化率ａとＶ_CE（sat）
との関係を示す図である。

【図１０】従来のＰＴ−ＩＧＢＴを示す断面図である。

【図１１】従来のＰＴ−ＩＧＢＴのリーク電流のメカニ
ズムを説明するための図である。

【図１２】イオン注入した第１導電型不純物の活性化率
の加速エネルギーの依存性を示す図である。

【符号の説明】

１…ｎ^- 型ベース層、２…ゲート絶縁膜、３…ゲート電
極、４…ｐ型ベース層、５…ｎ型エミッタ層、６…層間
絶縁膜、７…エミッタ電極、８…ｎ⁺ 型バッファ層、９
…ｐ⁺ 型コレクタ層、１０…コレクタ電極

Claims (10)

【特許請求の範囲】
1. 【請求項１】高抵抗で第１及び第２の表面を有すると共
   に、第１導電型を有する第１のベース層と、 前記第１の表面中に設けられ、第２導電型を有する第２
   のベース層と、 前記第２導のベース層中に設けられ、前記第１導電型を
   有するエミッタ層と、 前記エミッタ層と前記第１のベース層とで挟まれた前記
   第２のベース層上にゲート絶縁膜を介して設けられたゲ
   ート電極と、 前記第２の表面に設けられ、高不純物濃度を有すると共
   に、前記第１導電型を有するバッファ層と、 前記バッファ層に設けられ、前記第２導電型を有するコ
   レクタ層とを具備し、 （ＳＲ分析による前記バッファ層中の活性化した第１導
   電型不純物の密度［ｃｍ^-2］）／（ＳＩＭＳ分析による
   前記バッファ層中の第１導電型不純物の密度［ｃ
   ｍ^-2］）で定義される第１の活性化率が２５％以上であ
   り、 かつ（ＳＲ分析による前記コレクタ層中の活性化した第
   ２導電型不純物の密度［ｃｍ^-2］）／（ＳＩＭＳ分析に
   よる前記コレクタ層中の第２導電型不純物の密度［ｃｍ
   ^-2］）で定義される第２の活性化率が０％よりも高くか
   つ１０％以下であることを特徴とする半導体装置。
2. 【請求項２】前記コレクタ層の表面から２μｍ以内の領
   域の前記バッファ層中の第２導電型不純物のドーズ量
   ［ｃｍ^-2］は、１×１０¹⁵ｃｍ^-2以上である請求項１記
   載の半導体装置。
3. 【請求項３】前記バッファ層は前記コレクタ層の表面か
   ら２μｍ以内に前記ベース層中に形成されている請求項
   １又は２記載の半導体装置。
4. 【請求項４】前記コレクタ層の表面から２μｍ以内の領
   域の前記バッファ層中の第２導電型不純物のドーズ量
   ［ｃｍ^-2］は、１×１０¹⁵ｃｍ^-2以上である請求項１乃
   至３のいずれか１つ記載の半導体装置。
5. 【請求項５】高抵抗で第１及び第２の表面を有すると共
   に、第１導電型を有する第１のベース層を用意し、 前記第１の表面上にゲート絶縁膜となる絶縁膜及びゲー
   ト電極となる導電膜を順次被着し、 前記導電膜及び前記絶縁膜を順次パターンニングして前
   記第１の表面の一部を露出し、 露出した前記第１の表面中に第２導電型を有する第２の
   ベース層を自己整合的に形成し、 前記第２のベース層中に前記第１導電型を有するエミッ
   タ層を選択的に形成し、 前記エミッタ層上にエミッタ電極を形成し、 前記第２の表面に前記第１導電型を有する第１の不純物
   イオンを注入し、 前記第１の不純物イオンを第１のアニールにより活性化
   し、前記第２の表面に高不純物濃度を有すると共に、前
   記第１導電型を有するバッファ層を形成し、 前記バッファ層の表面に前記第２導電型を有する第２の
   不純物イオンを注入し、 前記第２の不純物イオンを第２のアニールにより活性化
   し、前記バッファ層中に前記第２導電型を有するコレク
   タ層を形成する半導体装置の製造方法。
6. 【請求項６】（ＳＲ分析による前記バッファ層中の活性
   化した第１導電型不純物の密度［ｃｍ^-2］）／（ＳＩＭ
   Ｓ分析による前記バッファ層中の第１導電型不純物の密
   度［ｃｍ^-2］）で定義される第１の活性化率が２５％以
   上であり、 かつ（ＳＲ分析による前記コレクタ層中の活性化した第
   ２導電型不純物の密度［ｃｍ^-2］）／（ＳＩＭＳ分析に
   よる前記コレクタ層中の第２導電型不純物の密度［ｃｍ
   ^-2］）で定義される第２の活性化率が０％よりも高くか
   つ１０％以下である請求項５記載の半導体装置の製造方
   法。
7. 【請求項７】前記第２のアニールは前記第１のアニール
   よりも低い温度で行う請求項５記載の半導体装置の製造
   方法。
8. 【請求項８】前記第２のアニールの温度はパッシベーシ
   ョン膜の膜質を維持する温度よりも低い請求項５記載の
   半導体装置の製造方法。
9. 【請求項９】前記第１のアニールはレーザーアニール、
   前記第２のアニールは炉アニールである請求項５記載の
   半導体装置の製造方法。
10. 【請求項１０】前記コレクタ層をアモルファス化できる
    注入量の条件で、前記第２の不純物イオンを前記バッフ
    ァ層に注入することを特徴とする請求項５記載の半導体
    装置の製造方法。