WO2016113841A1 - 半導体装置、その製造方法および半導体モジュール - Google Patents

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誠 上野
政隆 豆塚
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a semiconductor module, for example, a semiconductor device including an insulated gate bipolar transistor employed in an ignition system for an internal combustion engine such as an automobile engine.
  • an insulated gate bipolar transistor (hereinafter also referred to as IGBT) is used as a power semiconductor device for driving an inductive load (transformer coil).
  • the IGBT In the ignition system for internal combustion engines, there is a problem that the IGBT is destroyed due to power loss when an abnormal high voltage surge occurs in the automobile battery. Since the automobile battery is connected to the output (collector) terminal of the IGBT via an inductive load (transformer coil), a semiconductor circuit that detects the collector voltage (equivalent to the battery voltage) of the IGBT as a means for preventing the destruction of the IGBT. Is used to stop the operation of the IGBT during abnormal voltage.
  • Patent Document 1 discloses a semiconductor device having an IGBT and a thyristor on the same semiconductor substrate.
  • the present invention has been made to solve the above-described problems.
  • a semiconductor device having an IGBT, a thyristor element, and a circuit region in the same semiconductor substrate the semiconductor device can be downsized and the manufacturing period can be shortened.
  • a semiconductor device includes an insulated gate bipolar transistor formed on a first main surface side of a semiconductor substrate having a first conductivity type drift layer, and a thyristor element formed on the first main surface side of the semiconductor substrate.
  • An effective area of the insulated gate bipolar transistor is less than or equal to the effective area of the thyristor element in plan view. is there.
  • the IGBT function is specialized to drive the thyristor element.
  • the current-carrying capacity required for the IGBT can be reduced to several milliamperes. That is, since the amount of hole current injection from the second conductivity type diffusion layer can be greatly suppressed, there is no need to provide a buffer layer on the semiconductor substrate. Thereby, the manufacturing period of the semiconductor substrate can be shortened.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment.
  • 1 is a plan view of a semiconductor device according to a first embodiment.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to a second embodiment.
  • FIG. 10 is a diagram showing a manufacturing process of the semiconductor device according to the second embodiment.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to a fifth embodiment.
  • FIG. 10 is a sectional view of a semiconductor device according to a sixth embodiment.
  • FIG. 10 is a sectional view of a semiconductor device according to a seventh embodiment.
  • FIG. 10 is a cross-sectional view of a semiconductor device according to an eighth embodiment.
  • FIG. 10 is a cross-sectional view of a semiconductor device according to a ninth embodiment.
  • FIG. 16 is a cross-sectional view of a semiconductor device according to a tenth embodiment.
  • FIG. 38 is a cross-sectional view of a semiconductor device according to an eleventh embodiment.
  • FIG. 38 is a plan view of a semiconductor device according to an eleventh embodiment.
  • FIG. 38 is a plan view of a semiconductor device according to a thirteenth embodiment. It is sectional drawing of the semiconductor device which concerns on a premise technique. It is a top view of the semiconductor device concerning a base technology.
  • 14 and 15 are a sectional view and a plan view of a semiconductor device as a premise of the present invention.
  • an IGBT 15, a thyristor element 17, a circuit region 24, and a hole current recovery region 16 are formed in the same semiconductor substrate.
  • a Pch MOSFET 18 and an Nch MOSFET 19 are formed in the circuit region 24 in the circuit region 24 in the circuit region 24, a Pch MOSFET 18 and an Nch MOSFET 19 are formed.
  • the Pch MOSFET 18 includes a parasitic element (thyristor) including a P + collector layer 2, an N ⁇ drift layer 4 (N + buffer layer 3), a p ⁇ diffusion layer 5 and an n diffusion layer (n + diffusion layer). Structure) occurs. Similarly, a parasitic element including the P + collector layer 2, the N ⁇ drift layer 4 (N + buffer layer 3), the p ⁇ diffusion layer 5, and the n diffusion layer 8 (n + diffusion layer) is also generated in the Nch MOSFET 19.
  • a parasitic element including the P + collector layer 2, the N ⁇ drift layer 4 (N + buffer layer 3), the p ⁇ diffusion layer 5, and the n diffusion layer 8 (n + diffusion layer) is also generated in the Nch MOSFET 19.
  • a hole current recovery region 16 is provided between the IGBT 15 and the circuit region 24 to recover the hole current, as shown in FIG.
  • the IGBT 15 had to secure a current capacity of several amperes in order to drive the inductive load. Therefore, as shown in FIG. 15, more than half of the chip area is occupied by the IGBT 15.
  • a punch-through structure (hereinafter referred to as PT structure) is formed using an epitaxial wafer having a high-concentration and thick N + buffer layer 3 on a semiconductor substrate, or the IGBT 15 and the circuit region 24 are separated by a certain distance or more. It is necessary to take measures such as providing a hole current recovery region 16 in the device. As a result, there is a problem that it is difficult to downsize the semiconductor device and shorten the manufacturing period.
  • ⁇ Embodiment 1> 1 and 2 are a cross-sectional view and a plan view of the semiconductor device 100 according to the first embodiment.
  • an IGBT 15, a thyristor element 17, a circuit region 24, and a hole current recovery region 16 are formed on the first main surface side of the same semiconductor substrate.
  • a Pch MOSFET 18 and an Nch MOSFET 19 are formed in the circuit region 24 .
  • the semiconductor substrate of the semiconductor device 100 according to the first embodiment includes the first conductivity type (ie, N type) drift layer (ie, the N ⁇ drift layer 4).
  • a second conductivity type (ie, P-type) diffusion layer (ie, P + collector layer 2) is formed on the second main surface (ie, back surface) side of the semiconductor substrate.
  • the second main surface of the semiconductor substrate is covered with the metal layer 1.
  • the IGBT 15 is configured as follows.
  • a p diffusion region is formed on the first main surface (ie, upper surface) side of the N ⁇ drift layer 4. Further, n + diffusion regions are formed in two places in the p diffusion region.
  • a gate 13 is formed on the p diffusion region and the n + diffusion region via the oxide film 10.
  • a metal electrode 14 serving as an emitter is formed on the p diffusion region and the n + diffusion region. The metal electrode 14 and the gate 13 are insulated by the insulating film 12.
  • the thyristor element 17 is configured as follows. A p diffusion region is formed on the first main surface (ie, upper surface) side of the N ⁇ drift layer 4 made of an n-type semiconductor substrate. Further, an n + diffusion region 9 and a p + diffusion region are formed in the p diffusion region. A metal electrode 14 is formed on each of the n + diffusion region 9 and the p + diffusion region.
  • the Pch MOSFET 18 formed in the circuit region 24 is configured as follows.
  • a p-diffusion layer 5 common to the Nch MOSFET 19 is formed on the first main surface side of the N-drift layer 4.
  • the n diffusion layer 8 is formed in the region corresponding to the Pch MOSFET 18 of the p ⁇ diffusion layer 5.
  • an n + region, a p + region, and a p + region are sequentially provided at intervals.
  • a gate is provided between the two p + regions via an oxide film.
  • An electrode corresponding to the drain is provided on the n + region. Electrodes corresponding to the drain or source are provided on the two p + regions, respectively.
  • the Nch MOSFET 19 formed in the circuit region 24 is configured as follows.
  • a p-diffusion layer 5 common to the Pch MOSFET 18 is formed on the first main surface side of the N-drift layer 4. Further, in the p ⁇ diffusion layer 5, a p + region 7, an n + region, and an n + region are provided in order at intervals.
  • a gate is provided between the two n + regions via an oxide film.
  • An electrode corresponding to the drain is provided on the p + region 7. Electrodes corresponding to the drain or source are provided on the two n + regions, respectively.
  • the IGBT 15 and the thyristor element 17 are arranged adjacent to each other via the hole current recovery region 16.
  • the effective area of the IGBT 15 is less than or equal to the effective area of the thyristor element 17.
  • the IGBT 15 has a current-carrying capacity that at least drives the thyristor element 17.
  • a hole current recovery region 16 is provided between the circuit region 24 and the IGBT 15.
  • the effective area of the IGBT 15 and the thyristor element 17 is an area of an element active region responsible for the operation of the vertical switching element.
  • the effective area of the IGBT 15 corresponds to the area of the region 15A where the p-well (p diffusion region) is exposed on the substrate surface.
  • the effective area of the thyristor element 17 corresponds to the area of the region 17A where the p-well (p diffusion region) is exposed on the substrate surface.
  • the function of driving the inductive load of the IGBT 15 in the base technology is eliminated, and the driving of the thyristor element 17 is specialized.
  • the IGBT 15 is configured so that an effective area necessary for driving the thyristor element 17 can be secured at a minimum. That is, in the first embodiment, the current-carrying capacity required for the IGBT 15 is reduced from about several amperes to about several milliamperes as compared with the base technology. As the current-carrying capacity of the IGBT 15 decreases, the effective area of the IGBT 15 can also be reduced. If the effective area of the thyristor element 17 is the same in the base technology (FIG. 15) and the first embodiment (FIG. 2), the effective area of the IGBT 15 is reduced from about 1/10 to 1/1000 of the base technology. .
  • the semiconductor device 100 includes an insulated gate bipolar transistor 15 formed on the first main surface side of a semiconductor substrate having a first conductivity type (ie, N-type) drift layer (N-drift layer 4).
  • a hole current recovery region 16 formed on the first main surface side of the substrate and separating the insulated gate bipolar transistor 15 and the circuit region 24 in plan view, and a second conductivity type formed on the second main surface side of the semiconductor substrate.
  • P-type diffusion layer i.e., P + collector layer 2
  • the effective area of the insulated gate bipolar transistor 15 is Or less effective area of the capacitor element 17.
  • the function of inductive load driving of the IGBT 15 is eliminated, and the driving of the thyristor element 17 is specialized.
  • required by IGBT15 can be reduced from about several amperes to about several milliamperes. That is, since the amount of hole injection from the P + collector layer 2 can be greatly suppressed, it is not necessary to provide the N + buffer layer 3 on the semiconductor substrate. Thereby, the manufacturing period of the semiconductor substrate (epitaxial wafer) can be shortened.
  • the effective area of the IGBT 15 can be reduced to be equal to or less than the effective area of the thyristor element 17. Furthermore, the distance between the IGBT 15 and the circuit region 24 and the area of the hole current recovery region 16 can be reduced as compared with the premise technology. Therefore, it is possible to reduce the size of the semiconductor device.
  • FIG. 3 is a cross-sectional view of the semiconductor device 200 according to the second embodiment.
  • the thickness of the P + collector layer 2 is smaller than that of the semiconductor device 100 (FIG. 1). Since other configurations are the same as those of the semiconductor device 100, description thereof is omitted.
  • FIG. 4 is a diagram showing a manufacturing process of the semiconductor device 200.
  • a wafer in which a second conductivity type (that is, N-type) impurity is introduced into a semiconductor substrate is used.
  • a wafer is manufactured by, for example, the FZ method or the MCz method (Magnetic Czochralski method) (FIG. 4A).
  • the IGBT 15, the thyristor element 17, the circuit region 24, the hole current recovery region 16 and the like are formed on the first main surface side of the semiconductor substrate (FIG. 4B). Then, the semiconductor substrate is ground to a desired thickness (FIG. 4C).
  • trivalent atoms such as boron (B) are implanted into the second main surface of the semiconductor substrate (FIG. 4D). Then, by performing laser annealing on the semiconductor substrate, the implanted impurities are activated to form the P + collector layer 2 (FIG. 4E). Finally, the metal layer 1 is formed on the second main surface of the semiconductor substrate (FIG. 4F).
  • the diffusion layer (that is, the P + collector layer 2) is formed by performing laser annealing after implanting impurities into the second main surface side of the semiconductor substrate.
  • the N ⁇ drift layer 4 is formed by epitaxial growth on the P + collector layer 2 formed using the Cz method (Czochralski method)
  • the P + collector layer 2 is formed by performing laser annealing after implanting P-type impurities into a wafer into which N-type impurities have been introduced. Therefore, in the second embodiment, the manufacturing period of the semiconductor device 200 can be greatly shortened. Further, since the impurity concentration and depth of the P + collector layer 2 can be set by adjusting the impurity implantation conditions and laser annealing conditions, parameter setting is easy and the controllability of the semiconductor device 200 is improved.
  • the depth of the P + collector layer 2 can be formed shallow, so that the amount of hole injection from the collector is greatly suppressed, and the effect of preventing the parasitic operation of the circuit region 24 can be enhanced.
  • the laser annealing process is not performed, and the metal layer 1 is formed on the second main surface. And in order to ensure the ohmic property of the metal layer 1 and the P ⁇ +> collector layer 2, it heat-processes at 300 to 400 degreeC. By this heat treatment, the impurities are activated and the P + collector layer 2 is formed.
  • the activation rate of the introduced impurities exceeds 50% in the laser annealing treatment.
  • the activation rate is less than 1% in the heat treatment at 300 ° C. or more and 400 ° C. or less. That is, in the third embodiment, the carrier concentration of the P + collector layer 2 is lower than that in the second embodiment. Therefore, in the third embodiment, the injection of hole current is suppressed, and the effect of preventing the parasitic operation of the circuit region 24 can be further enhanced.
  • Semiconductor device 300 according to the third embodiment further includes metal layer 1 that covers the diffusion layer (that is, P + collector layer 2) and is exposed on the second main surface side of the semiconductor substrate, and the diffusion layer and metal layer 1 are ohmic.
  • the activation rate of the second conductivity type impurity implanted into the diffusion layer is smaller than 1%.
  • the carrier concentration of the P + collector layer 2 is lower than that in the second embodiment. Therefore, in the third embodiment, the injection of hole current is suppressed, and the effect of preventing the parasitic operation of the circuit region 24 can be further enhanced.
  • the semiconductor device 300 further includes a metal layer 1 that covers the diffusion layer (that is, the P + collector layer 2) and is exposed on the second main surface side of the semiconductor substrate.
  • the manufacturing method of the apparatus 300 includes (c) a step of implanting impurities into the second main surface side of the semiconductor substrate, and (d) after step (c), forming the metal layer 1 on the second main surface side of the semiconductor substrate. And (e) after the step (d), a step of forming a diffusion layer (that is, the P + collector layer 2) by performing a heat treatment on the semiconductor substrate at 300 ° C. or more and 400 ° C. or less.
  • the metal layer 1 is formed on the second main surface side of the semiconductor substrate and then heat treatment is performed, so that the activation of the impurity, the semiconductor substrate and the metal are performed.
  • the ohmic junction with the layer 1 can be performed simultaneously. Further, by performing heat treatment on the semiconductor substrate at 300 ° C. or higher and 400 ° C. or lower, the activation rate of impurities in the P + collector layer 2 can be less than 1%, and the carrier concentration of the P + collector layer 2 can be reduced. Is possible.
  • the thickness of the semiconductor substrate is designed to be thick enough to ensure a current-carrying capacity necessary for driving the thyristor element 17.
  • the hole current injection amount from the P + collector layer 2 can be suppressed without impairing the functions of the IGBT 15 and the thyristor element 17, and the parasitic operation prevention effect of the circuit region 24 can be enhanced more than in the second and third embodiments. .
  • the thickness of the N-drift layer 4 corresponding to the base region of the vertical PNP transistor of the IGBT 15 is equal to the thickness of the semiconductor substrate.
  • the thickness of the substrate can be set to an arbitrary thickness by grinding the back surface of the substrate.
  • the thickness of the N-drift layer 4 is set to a minimum thickness in consideration of the trade-off relationship between the switching loss and the element breakdown voltage, the amount of wafer warpage, the chip bending strength, and the like.
  • the IGBT 15 is specialized for driving the thyristor element 17, and it is not necessary to consider the switching loss and the element breakdown voltage of the IGBT 15.
  • the thickness of the drift layer (that is, the N ⁇ drift layer 4) made of the semiconductor substrate is the upper limit of the thicknesses capable of driving the thyristor element 17.
  • the amount of hole current injection from the P + collector layer 2 can be suppressed without impairing the functions of the IGBT 15 and the thyristor element 17, and the parasitic operation prevention effect of the circuit region 24 can be enhanced more than in the second and third embodiments.
  • FIG. 5 is a cross-sectional view of the semiconductor device 500 according to the fifth embodiment.
  • the N + buffer layer 3 in which the N + buffer layer 3 is provided between the diffusion layer (P + collector layer 2) and the N ⁇ drift layer 4 has a higher impurity concentration than the N ⁇ drift layer 4. Since other configurations are the same as those of the semiconductor device 200 (FIG. 3), description thereof is omitted.
  • a method for manufacturing the semiconductor device 500 according to the fifth embodiment will be described.
  • pentavalent atoms such as arsenic (As) and phosphorus (P) are implanted into the back surface of the semiconductor substrate, and then trivalent atoms such as boron (B) are implanted into the back surface of the semiconductor substrate.
  • an impurity is activated by performing a laser annealing process to form an N + buffer layer 3 in the semiconductor substrate.
  • ⁇ Effect> It further includes a buffer layer (ie, N + buffer layer 3) formed between the diffusion layer and the drift layer, having the same conductivity type as the drift layer, and having a carrier concentration higher than that of the drift layer.
  • a buffer layer ie, N + buffer layer 3
  • the N + buffer layer 3 the amount of hole current injection from the P + collector layer 2 can be further suppressed, and the effect of preventing the parasitic operation of the circuit region 24 can be further enhanced.
  • the N + buffer layer 3 since the N + buffer layer 3 is provided, leakage current at high temperature can be reduced, so that the junction temperature of the semiconductor device can be reduced.
  • FIG. 6 is a cross-sectional view of the semiconductor device 600 according to the sixth embodiment.
  • a diffusion layer that is, the P + collector layer 2
  • the P + collector layer 2 is formed in a region that overlaps with the IGBT 15 or the thyristor element 17 in plan view and does not overlap with the circuit region 24 in plan view.
  • a step of forming a resist using a photomask on the back surface of the semiconductor substrate is added before implanting trivalent atoms such as boron (B) on the back surface of the semiconductor substrate.
  • trivalent atoms such as boron (B)
  • B trivalent atoms
  • the P + collector layer 2 is formed only in a region where a vertical PNP transistor needs to be formed (that is, a region overlapping with the IGBT 15 and the thyristor element 17 in plan view).
  • the diffusion layer (P + collector layer 2) is formed in a region that overlaps with the IGBT 15 or the thyristor element 17 in plan view and does not overlap with the circuit region 24 in plan view.
  • the semiconductor device 600 can be configured without forming parasitic elements in the circuit region 24 without impairing the functions of the IGBT 15 and the thyristor element 17. Therefore, the effect of preventing the parasitic operation of the circuit region 24 can be further enhanced as compared with the second and third embodiments.
  • the semiconductor device 600 since the distance between the IGBT 15 and the circuit region 24 and the area of the hole current recovery region 16 can be reduced, the semiconductor device 600 can be reduced in size.
  • FIG. 7 is a cross-sectional view of the semiconductor device 700 according to the seventh embodiment.
  • an N + buffer layer 3 is further provided between the P + collector layer 2 and the N ⁇ drift layer 4 with respect to the semiconductor device 600 (FIG. 6).
  • the N + buffer layer 3 is provided so as to overlap with the P + collector layer 2 in plan view.
  • the N + buffer layer 3 can be formed by forming a resist on the back surface of the semiconductor substrate and selectively injecting impurities.
  • Semiconductor device 700 in the present embodiment further includes a buffer layer (ie, N + buffer layer 3), and the buffer layer is located between the diffusion layer (ie, P + collector layer 2) and drift layer 4 in plan view with the diffusion layer. They are formed to overlap, have the same conductivity type as the drift layer, and have a higher carrier concentration than the drift layer.
  • a buffer layer ie, N + buffer layer 3
  • the buffer layer is located between the diffusion layer (ie, P + collector layer 2) and drift layer 4 in plan view with the diffusion layer. They are formed to overlap, have the same conductivity type as the drift layer, and have a higher carrier concentration than the drift layer.
  • the semiconductor device 700 can be further downsized.
  • FIG. 8 is a cross-sectional view of the semiconductor device 800 according to the eighth embodiment.
  • the semiconductor device 800 further includes an edge termination region 25 with respect to the semiconductor device 500 of the fifth embodiment.
  • the edge termination region 25 is formed so as to surround the IGBT 15, the thyristor element 17, the circuit region 24, and the hall current recovery region 16 in a plan view.
  • the withstand voltage of the edge termination region 25 is designed to be smaller than the reverse withstand voltage of the diode 26 formed in the circuit region 24.
  • a terminal portion (corner portion) forms a fan-shaped pattern so as to alleviate electric field concentration.
  • the depletion layer spreads in a fan shape at the terminal portion, the electric field lines in the fan-shaped region gather in the corner portion, the electric field concentrates, and the voltage is lower than the theoretical breakdown voltage.
  • An avalanche breakdown (insulation breakdown) occurs.
  • an edge termination region 25 is provided at the terminal portion, and the means of reducing the electric field concentration by dispersing the destination of the electric field lines concentrated on the terminal portion from the device terminal to the edge termination region.
  • a spark discharge of several tens of kV is generated in a spark plug connected to the secondary side of the transformer coil by using the mutual induction action of the transformer coil.
  • the collector may ignite and an unexpected surge may occur in the collector. Even when a surge of several kV is applied to the collector, it is necessary to design the semiconductor device so as not to break down.
  • the semiconductor device 800 further includes an edge termination region 25.
  • the edge termination region 25 surrounds the insulated gate bipolar transistor 15, the thyristor element 17, the circuit region 24, and the hole current recovery region 16 in plan view.
  • the withstand voltage of the edge termination region 25 is smaller than the reverse withstand voltage of the diode 26 formed in the circuit region 24.
  • the withstand voltage of the edge termination region 25 is configured to be smaller than the reverse withstand voltage of the diode 26 formed in the circuit region 24. For this reason, when a positive surge is applied to the P + collector layer 2, an avalanche breakdown occurs in the edge termination region 25 before the vertical punch-through phenomenon occurs, and the surge energy can be absorbed from the termination region. Therefore, the positive surge resistance on the collector side can be improved.
  • FIG. 9 is a cross-sectional view of the semiconductor device 900 according to the ninth embodiment.
  • the IGBT 15A included in the semiconductor device 800 includes a trench type gate 27.
  • Other configurations are the same as those of the semiconductor device 800.
  • the IGBT 15A having a trench-type gate structure can improve the current-carrying capacity of the Nch MOSFET portion of the IGBT 15A. Therefore, since the N ⁇ drift layer 4 can be made thicker, the reverse withstand voltage of the diode 26 is improved, and the surge absorption effect of the edge termination region 25 is further enhanced. Therefore, the positive surge resistance on the collector side can be improved as compared with the eighth embodiment.
  • the gate 27 of the insulated gate bipolar transistor 15A is a trench type.
  • the gate 27 of the IGBT 15A trench type the N ⁇ drift layer 4 of the semiconductor substrate can be made thicker, so that the reverse withstand voltage of the diode 26 formed in the circuit region 24 is improved, and the edge termination region 25 The surge absorption effect is further increased.
  • the parasitic NPN transistor composed of the n + layer, the p ⁇ diffusion layer 5 and the N ⁇ drift layer 2 of the Nch MOSFET 19 in the circuit region 24, the potential of the p ⁇ diffusion layer 5 becomes higher than that of the N ⁇ drift layer 2.
  • the interval is forward biased. As a result, the parasitic transistor may operate and the circuit may malfunction.
  • FIG. 10 is a cross-sectional view of the semiconductor device 1000 according to the tenth embodiment.
  • a P-collector layer 28 is provided in a region where a Schottky junction is formed.
  • the P ⁇ collector layer 28 has a lower carrier concentration than the P + collector layer 2.
  • a diode 29 is formed from the P-collector layer 28 and the N-drift layer 4.
  • the P + collector layer 2 and the N ⁇ drift layer 4 constitute a diode 30.
  • the semiconductor device 1000 of the tenth embodiment is configured such that the reverse withstand voltage of the diode 29 is smaller than the reverse withstand voltage of the diode 30. For this reason, when a negative bias voltage is applied to the P-collector layer 28, it is possible to suppress a negative current from flowing through the circuit region 24, and to improve the malfunction tolerance of the elements formed in the circuit region 24.
  • Semiconductor device 1000 covers the circuit region side diffusion layer (that is, P-collector layer 28), the diffusion layer (P + collector layer 2), and the circuit region side diffusion layer, and the second main surface of the semiconductor substrate.
  • the circuit region side diffusion layer is provided adjacent to the metal layer 1 in a region overlapping the circuit region 24 in plan view, and the circuit region side diffusion layer is a diffusion layer.
  • the carrier concentration is lower than that of the diffusion layer, and the reverse of the diode 29 formed by the drift layer (ie, the N ⁇ drift layer 4) and the circuit region side diffusion layer
  • the withstand voltage is smaller than the reverse withstand voltage of the diode 30 formed by the drift layer and the diffusion layer.
  • 11 and 12 are a cross-sectional view and a plan view of the semiconductor device 1100 according to the eleventh embodiment.
  • the injection of hole current from the P + collector layer 2 on the back surface of the semiconductor substrate is suppressed, and the parasitic operation preventing effect in the circuit region 24 is enhanced. Accordingly, the conductivity modulation effect in the N-drift layer 4 during operation of the IGBT 15 is reduced, and the resistivity of the N-drift layer 4 is increased. Further, the hole carrier density decreases as the substrate surface layer is reached, and a voltage drop corresponding to the level of the hole current occurs in the N-drift layer 4 on the substrate surface layer, centering on the emitter electrode (p diffusion layer) of the IGBT.
  • the voltage level detected by the thyristor element 17 is determined by the potential of the N ⁇ drift layer 4 around the p diffusion portion (base) of the NPN transistor during the IGBT 15 operation. . Therefore, as the distance between the IGBT 15 and the thyristor element 17 is shorter, the difference between the detected voltage level of the thyristor element 17 and the actual collector voltage of the IGBT 15 is affected by the voltage drop generated in the N ⁇ drift layer 4 described above. Will occur. That is, the performance for detecting the collector voltage may be degraded.
  • the drive current capability required for the IGBT 15 is several milliamperes. In this case, it has been confirmed that the influence of the voltage drop can be ignored by separating the IGBT 15 and the thyristor element 17 by 100 ⁇ m or more in the device simulation, the sample trial production, and the experiment. However, when the distance is simply taken, the area of the semiconductor device increases.
  • the bonding pad region 32 provided in the other region is provided in a region where the IGBT 15 and the thyristor element 17 are separated from each other.
  • the bonding pad region 32 is a region for bonding a conductive wiring material such as an aluminum wire to the metal electrode 14.
  • a semiconductor device 1100 according to the eleventh embodiment further includes a bonding pad region 32 including a metal electrode 14, and the insulated gate bipolar transistor 15 and the thyristor element 17 are disposed at a distance of 100 ⁇ m or more in plan view and separated by 100 ⁇ m or more.
  • a bonding pad region 32 is provided in the region.
  • the bonding pad region 32 in a region where the IGBT 15 and the thyristor element 17 are separated from each other, an increase in the area of the semiconductor device 1100 can be suppressed, and a decrease in the collector voltage detection performance in the thyristor element 17 can be suppressed. be able to.
  • a silicon substrate is used as the semiconductor substrate.
  • a SiC (silicon carbide) semiconductor substrate is used as the semiconductor substrate.
  • Silicon carbide has a breakdown electric field strength of about 10 times and a band gap width of about 3 times that of silicon. Therefore, it is possible to reduce the size of the semiconductor device and improve the heat resistance by reducing the thickness of the semiconductor substrate and reducing the edge termination region 25.
  • the same effect can be obtained even if the semiconductor substrate is a SiC semiconductor substrate.
  • FIG. 13 is a plan view of the semiconductor module of the thirteenth embodiment.
  • the semiconductor module according to the present embodiment includes the semiconductor device 100 according to the first embodiment, the power semiconductor device 35, and an insulating substrate 38.
  • the semiconductor device 100 is used as a control IC.
  • the power semiconductor device 35 includes, for example, an IGBT as a power semiconductor element.
  • the IGBT drives an inductive load (transformer coil) in an ignition system for an internal combustion engine such as an automobile engine.
  • a passive element 37 such as a capacitor or a resistance element is arranged on the insulating substrate 38.
  • the semiconductor device 100, the power semiconductor device 35, and the insulating substrate 38 are bonded onto the metal plate 36.
  • the metal electrode 14 provided in the semiconductor device 100 and the insulating substrate 38 are electrically connected by two or more wirings 39.
  • the power semiconductor device 35 and the insulating substrate are electrically connected by two or more wirings 39.
  • the semiconductor module includes the semiconductor device 100 according to the first embodiment.
  • the semiconductor module includes any of the semiconductor devices described in the first to twelfth embodiments. Also good.
  • the semiconductor module according to the thirteenth embodiment includes a semiconductor device 100, a power semiconductor device, and an insulating substrate 38 on which a passive element 37 is disposed.
  • the semiconductor device 100 and the insulating substrate 38 include two or more wirings.
  • the power semiconductor device 35 and the 38 insulating substrate are electrically connected by two or more wirings 39.
  • input / output wirings 40 are connected to the insulating substrate 38 and the metal plate 36.
  • the semiconductor device 100 as a control IC improves the reliability of the control IC against surge. Therefore, it is possible to prevent the elements formed in the semiconductor device 100 from being destroyed by a surge generated from the manufacturing apparatus in the module assembling process, and to improve the assembling property and reliability of the semiconductor module.
  • the semiconductor device has been described as having the first conductivity type as the N type and the second conductivity type as the P type.
  • the first conductivity type is the P type.
  • the second conductivity type is N-type, it is possible to obtain a semiconductor device having the same function.

Abstract

　本発明は、同一半導体基板内にＩＧＢＴ、サイリスタ素子、回路領域を有する半導体装置において、半導体装置の小型化と製造期間の短縮を実現しつつ、回路領域の寄生動作防止効果を高めた半導体装置、その製造方法および半導体モジュールの提供を目的とする。本発明に係る半導体装置は、第１導電型のドリフト層を備える半導体基板の第１主面側に形成された絶縁ゲート型バイポーラトランジスタ１５と、半導体基板の第１主面側に形成されたサイリスタ素子１７と、半導体基板の第１主面側に形成された、ＣＭＯＳ回路素子を含む回路領域２４と、半導体基板の第１主面側に形成され、絶縁ゲート型バイポーラトランジスタ１５と回路領域２４を平面視で隔てるホール電流回収領域１６と、半導体基板の第２主面側に形成された第２導電型の拡散層と、を備え、平面視で、絶縁ゲート型バイポーラトランジスタ１５の有効面積は、サイリスタ素子１７の有効面積以下である。

Description

半導体装置、その製造方法および半導体モジュール
　本発明は半導体装置、その製造方法および半導体モジュールに関し、例えば、自動車エンジン等の内燃機関用イグニッションシステムに採用されている絶縁ゲート型バイポーラトランジスタを含む半導体装置に関するものである。
　自動車エンジン等の内燃機関用イグニッションシステムでは、誘導負荷（トランスコイル）を駆動する電力半導体装置として絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとも記載）が用いられる。
　内燃機関用イグニッションシステムでは、自動車バッテリーに異常高電圧サージが発生した場合に電力損失によりＩＧＢＴが破壊する問題がある。自動車バッテリーは誘導負荷（トランスコイル）を介してＩＧＢＴの出力（コレクタ）端子に接続されることから、ＩＧＢＴの破壊を防止する手段として、ＩＧＢＴのコレクタ電圧（バッテリー電圧と同等）を検出する半導体回路を用いて、異常電圧時にＩＧＢＴの動作を停止する技術が用いられる。
　ＩＧＢＴのコレクタ（出力）電圧を検出する技術として、特許文献１において、同一の半導体基板上にＩＧＢＴとサイリスタを有する半導体装置が公開されている。
特開２０００－１８３３４１号公報
　従来の半導体装置では、前述のとおり、ＩＧＢＴの性能と回路領域の寄生動作防止の両立を図る必要があり、半導体基板に高濃度かつ厚いＮ＋バッファ層を有するエピタキシャルウエハを用いてパンチスルー構造（以下、ＰＴ構造）としたり、ＩＧＢＴと回路領域を一定以上離間し、離間した領域内にホール電流回収領域を設ける等の手段を取る必要があった。そのため、半導体装置の小型化や製造期間の短縮が難しい問題があった。
　本発明は以上のような課題を解決するためになされたものであり、同一半導体基板内にＩＧＢＴ、サイリスタ素子、回路領域を有する半導体装置において、半導体装置の小型化と製造期間の短縮を実現しつつ、回路領域の寄生動作防止効果を高めた半導体装置、その製造方法および半導体モジュールの提供を目的とする。
　本発明に係る半導体装置は、第１導電型のドリフト層を備える半導体基板の第１主面側に形成された絶縁ゲート型バイポーラトランジスタと、半導体基板の第１主面側に形成されたサイリスタ素子と、半導体基板の第１主面側に形成された、ＣＭＯＳ回路素子を含む回路領域と、半導体基板の第１主面側に形成され、絶縁ゲート型バイポーラトランジスタと回路領域を平面視で隔てるホール電流回収領域と、半導体基板の第２主面側に形成された第２導電型の拡散層と、を備え、平面視で、絶縁ゲート型バイポーラトランジスタの有効面積は、サイリスタ素子の有効面積以下である。
　本発明では、ＩＧＢＴの機能を、サイリスタ素子の駆動に特化させる。これにより、ＩＧＢＴに求められる通電能力を数ミリアンペア程度に減少させることができる。つまり、第２導電型の拡散層からのホール電流注入量を大幅に抑制することができるため、半導体基板にバッファ層を設ける必要がなくなる。これにより、半導体基板の製造期間短縮が可能となる。
　さらに、ＩＧＢＴの有効面積をサイリスタ素子の有効面積以下に縮小することで、ＩＧＢＴと回路領域の距離およびホール電流回収領域の面積を縮小することが可能となる。よって、半導体装置の小型化を実現できる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによってより明白となる。
実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の平面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の製造工程を示す図である。 実施の形態５に係る半導体装置の断面図である。 実施の形態６に係る半導体装置の断面図である。 実施の形態７に係る半導体装置の断面図である。 実施の形態８に係る半導体装置の断面図である。 実施の形態９に係る半導体装置の断面図である。 実施の形態１０に係る半導体装置の断面図である。 実施の形態１１に係る半導体装置の断面図である。 実施の形態１１に係る半導体装置の平面図である。 実施の形態１３に係る半導体装置の平面図である。 前提技術に係る半導体装置の断面図である。 前提技術に係る半導体装置の平面図である。
　＜前提技術＞
　本発明の実施形態を説明する前に、本発明の前提となる技術を説明する。図１４、図１５は本発明の前提となる半導体装置の断面図と平面図である。図１４に示すように、半導体装置において、同一半導体基板内にＩＧＢＴ１５、サイリスタ素子１７、回路領域２４およびホール電流回収領域１６が形成されている。回路領域２４には、ＰｃｈＭＯＳＦＥＴ１８、ＮｃｈＭＯＳＦＥＴ１９が形成されている。
　図１４に示すように、ＰｃｈＭＯＳＦＥＴ１８には、Ｐ+コレクタ層２、Ｎ－ドリフト層４（Ｎ＋バッファ層３）、ｐ－拡散層５、ｎ拡散層（ｎ+拡散層）からなる寄生素子（サイリスタ構造）が発生する。同様に、ＮｃｈＭＯＳＦＥＴ１９にも、Ｐ+コレクタ層２、Ｎ－ドリフト層４（Ｎ＋バッファ層３）、ｐ－拡散層５、ｎ拡散層８（ｎ＋拡散層）からなる寄生素子が発生する。
　ＩＧＢＴ１５駆動時に、基板裏面のＰ+コレクタ層２からホール電流がＮ－ドリフト層４に供給されると、半導体基板表層のＩＧＢＴ１５のｐ拡散層だけでなく、回路領域２４のｐ－拡散層５にもホール電流が流入する。このとき、一定以上のホール電流が回路領域２４に流入すると、ＰｃｈＭＯＳＦＥＴ１８、ＮｃｈＭＯＳＦＥＴ１９の寄生素子が動作してラッチアップ破壊に至る。
　このラッチアップ破壊を防止するために、図１５に示すように、ＩＧＢＴ１５と回路領域２４との間には、ホール電流を回収するためにホール電流回収領域１６が設けられる。
　また、前提技術においてＩＧＢＴ１５は誘導負荷を駆動するために数アンペアの通電能力を確保する必要があった。そのため、図１５に示すように、チップ面積の半分以上はＩＧＢＴ１５に占められている。
　以上のように、前提技術においては、ＩＧＢＴ１５の高い通電能力と回路領域２４の寄生動作防止の両立を図る必要があった。そのため、半導体基板に高濃度かつ厚いＮ+バッファ層３を有するエピタキシャルウエハを用いてパンチスルー構造（以下、ＰＴ構造と記載）としたり、ＩＧＢＴ１５と回路領域２４を一定以上離間し、離間した領域内にホール電流回収領域１６を設ける等の手段を取る必要があった。その結果、半導体装置の小型化や製造期間の短縮が難しくなる問題があった。
　＜実施の形態１＞
　図１、図２は本実施の形態１における半導体装置１００の断面図と平面図である。図１に示すように、半導体装置１００において、同一半導体基板の第１主面側にＩＧＢＴ１５、サイリスタ素子１７、回路領域２４およびホール電流回収領域１６が形成されている。回路領域２４には、ＰｃｈＭＯＳＦＥＴ１８、ＮｃｈＭＯＳＦＥＴ１９が形成されている。
　本実施の形態１における半導体装置１００の半導体基板は、第１導電型（即ちＮ型）のドリフト層（即ちＮ－ドリフト層４）を備える。半導体基板の第２主面（即ち裏面）側には、第２導電型（即ちＰ型）の拡散層（即ちＰ＋コレクタ層２）が形成されている。半導体基板の第２主面は、金属層１で覆われている。
　ＩＧＢＴ１５は以下のように構成される。Ｎ－ドリフト層４の第１主面（即ち上面）側には、ｐ拡散領域が形成される。さらに、ｐ拡散領域においてｎ＋拡散領域が２ヶ所に形成される。そして、ｐ拡散領域上およびｎ＋拡散領域上に、酸化膜１０を介してゲート１３が形成される。また、ｐ拡散領域上およびｎ＋拡散領域上にエミッタとなる金属電極１４が形成される。金属電極１４とゲート１３とは絶縁膜１２により絶縁されている。
　サイリスタ素子１７は以下のように構成される。ｎ型の半導体基板よりなるＮ－ドリフト層４の第１主面（即ち上面）側には、ｐ拡散領域が形成される。さらに、ｐ拡散領域においてｎ＋拡散領域９とｐ＋拡散領域が形成される。ｎ＋拡散領域９、ｐ＋拡散領域のそれぞれの上には、金属電極１４が形成される。
　回路領域２４に形成されるＰｃｈＭＯＳＦＥＴ１８は以下のように構成される。Ｎ－ドリフト層４の第１主面側には、ＮｃｈＭＯＳＦＥＴ１９と共通のｐ－拡散層５が形成される。ｐ－拡散層５のＰｃｈＭＯＳＦＥＴ１８に対応する領域には、ｎ拡散層８が形成される。さらに、ｎ拡散層８において、ｎ＋領域、ｐ＋領域、ｐ＋領域が間隔を隔てて順に設けられる。２つのｐ＋領域の間には酸化膜を介してゲートが設けられる。ｎ＋領域の上にはドレインに対応する電極が設けられる。２つのｐ＋領域の上にはドレインまたはソースに対応する電極がそれぞれ設けられる。
　回路領域２４に形成されるＮｃｈＭＯＳＦＥＴ１９は以下のように構成される。Ｎ－ドリフト層４の第１主面側には、ＰｃｈＭＯＳＦＥＴ１８と共通のｐ－拡散層５が形成される。さらに、ｐ－拡散層５において、ｐ＋領域７、ｎ＋領域、ｎ＋領域が間隔を隔てて順に設けられる。２つのｎ＋領域の間には酸化膜を介してゲートが設けられる。ｐ＋領域７の上にはドレインに対応する電極が設けられる。２つのｎ＋領域の上にはドレインまたはソースに対応する電極がそれぞれ設けられる。
　図２に示すように、ＩＧＢＴ１５とサイリスタ素子１７は、ホール電流回収領域１６を介して隣り合って配置される。本実施の形態１においてＩＧＢＴ１５の有効面積は、サイリスタ素子１７の有効面積以下である。ＩＧＢＴ１５は、少なくともサイリスタ素子１７を駆動するだけの通電能力を有する。回路領域２４とＩＧＢＴ１５との間には、ホール電流回収領域１６が設けられる。
　ここで、ＩＧＢＴ１５およびサイリスタ素子１７の有効面積とは、縦型スイッチング素子の動作を担う素子活性領域の面積である。例えば、図１において、ＩＧＢＴ１５の有効面積は、ｐウエル（ｐ拡散領域）が基板表面に露出している領域１５Ａの面積に相当する。同様に、サイリスタ素子１７の有効面積は、ｐウエル（ｐ拡散領域）が基板表面に露出している領域１７Ａの面積に相当する。
　前提技術の半導体装置（図１４および図１５を参照）では、ＩＧＢＴ１５に誘導負荷（トランスコイル）を駆動する機能を付加しており、数アンペアの通電能力を確保する必要があった。そのため、前提技術の半導体装置では、ＩＧＢＴ１５の有効面積を大きく取る必要があり、図１５に示すように、チップの半分以上をＩＧＢＴ１５が占めていた。その一方で、ＩＧＢＴ１５に付与しているもう一つの機能であるコレクタ電圧検出用のサイリスタ素子１７の駆動には、数ミリアンペア程度の通電能力を確保すれば十分である。
　本実施の形態１では、前提技術におけるＩＧＢＴ１５の誘導負荷駆動の機能を排除し、サイリスタ素子１７の駆動に特化させる。これにより、サイリスタ素子１７の駆動に必要な有効面積を最低限確保できるようにＩＧＢＴ１５を構成している。つまり、本実施の形態１では前提技術と比較してＩＧＢＴ１５に要求される通電能力が数アンペア程度から数ミリアンペア程度に減少する。ＩＧＢＴ１５の通電能力の減少に伴い、ＩＧＢＴ１５の有効面積も縮小可能となる。前提技術（図１５）と本実施の形態１（図２）とで、サイリスタ素子１７の有効面積を同じとすると、ＩＧＢＴ１５の有効面積は前提技術の１／１０から１／１０００程度に縮小される。
　＜効果＞
　本実施の形態１における半導体装置１００は、第１導電型（即ちＮ型）のドリフト層（Ｎ－ドリフト層４）を備える半導体基板の第１主面側に形成された絶縁ゲート型バイポーラトランジスタ１５と、半導体基板の第１主面側に形成されたサイリスタ素子１７と、半導体基板の第１主面側に形成された、ＣＭＯＳ回路素子（即ち、ＰｃｈＭＯＳＦＥＴ１８、ＮｃｈＭＯＳＦＥＴ１９）を含む回路領域２４と、半導体基板の前記第１主面側に形成され、絶縁ゲート型バイポーラトランジスタ１５と回路領域２４を平面視で隔てるホール電流回収領域１６と、半導体基板の第２主面側に形成された第２導電型（即ちＰ型）の拡散層（即ちＰ＋コレクタ層２）と、を備え、平面視で、絶縁ゲート型バイポーラトランジスタ１５の有効面積は、サイリスタ素子１７の有効面積以下である。
　本実施の形態１では、ＩＧＢＴ１５の誘導負荷駆動の機能を排除し、サイリスタ素子１７の駆動に特化させる。これにより、前提技術と比較して、ＩＧＢＴ１５に求められる通電能力を数アンペア程度から数ミリアンペア程度に減少させることができる。つまり、Ｐ+コレクタ層２からのホール注入量を大幅に抑制することができるため、半導体基板にＮ+バッファ層３を設ける必要がなくなる。これにより、半導体基板（エピタキシャルウエハ）の製造期間短縮が可能となる。
　また、ＩＧＢＴ１５の有効面積をサイリスタ素子１７の有効面積以下に縮小することが可能となる。さらに、ＩＧＢＴ１５と回路領域２４の距離およびホール電流回収領域１６の面積を前提技術よりも縮小することが可能となる。よって、半導体装置の小型化を実現できる。
　＜実施の形態２＞
　図３は、本実施の形態２における半導体装置２００の断面図である。本実施の形態２における半導体装置２００は、半導体装置１００（図１）と比較して、Ｐ＋コレクタ層２の厚みが小さい。それ以外の構成は半導体装置１００と同じため説明を省略する。
　図４は、半導体装置２００の製造工程を示す図である。本実施の形態２では、半導体基板に第２導電型（即ちＮ型）の不純物を導入したウエハを用いる。本実施の形態２において、ウエハを例えばＦＺ法、又はＭＣｚ法（Ｍａｇｎｅｔｉｃ　Ｃｚｏｃｈｒａｌｓｋｉ法）により製造する（図４（ａ））。
　次に、半導体基板の第１主面側にＩＧＢＴ１５、サイリスタ素子１７、回路領域２４、ホール電流回収領域１６等を形成する（図４（ｂ））。そして、半導体基板を所望の厚みに研削する（図４（ｃ））。
　次に、半導体基板の第２主面にホウ素（Ｂ）等の３価の原子を注入する（図４（ｄ））。そして、半導体基板にレーザアニール処理を行うことにより、注入した不純物を活性化してＰ+コレクタ層２を形成する（図４（ｅ））。最後に、半導体基板の第２主面に金属層１を形成する（図４（ｆ））。
　＜効果＞
　本実施の形態２における半導体装置２００において、拡散層（即ちＰ＋コレクタ層２）は、半導体基板の第２主面側に不純物を注入した後、レーザアニール処理を行うことで形成される。
　また、本実施の形態２における半導体装置２００の製造方法は、（ａ）半導体基板の第２主面側に不純物を注入する工程と、（ｂ）工程（ａ）の後、半導体基板の第２主面側にレーザアニール処理を行うことで拡散層を形成する工程と、を備える。
　Ｃｚ法（Ｃｚｏｃｈｒａｌｓｋｉ法）を用いて形成したＰ＋コレクタ層２上に、Ｎ－ドリフト層４をエピタキシャル成長により形成する場合、エピタキシャル工程において長時間が費やされる。一方、本実施の形態２では、Ｎ型の不純物を導入したウエハにＰ型の不純物を注入した後レーザアニール処理を行うことで、Ｐ＋コレクタ層２を形成する。よって、本実施の形態２では大幅に半導体装置２００の製造期間を短縮することができる。また、不純物注入条件やレーザアニール条件の調整でＰ＋コレクタ層２の不純物濃度や深さを設定できるため、パラメーター設定が容易であり、半導体装置２００の制御性が向上する。
　さらに、本実施の形態２の製造方法では、Ｐ＋コレクタ層２の深さを浅く形成できるため、コレクタからのホール注入量が大幅に抑制され、回路領域２４の寄生動作防止効果を高めることができる。
　＜実施の形態３＞
　本実施の形態３における半導体装置３００の構成は半導体装置２００（図３）と同じであるため、図３を用いて説明する。
　本実施の形態３における半導体装置３００の製造工程では、半導体基板の第２主面に不純物を注入した後、レーザアニール処理を行わず、第２主面に金属層１を形成する。そして、金属層１とＰ+コレクタ層２のオーミック性を確保するために３００℃以上４００℃以下で熱処理を行う。この熱処理により不純物が活性化してＰ＋コレクタ層２が形成される。
　一般的に、導入した不純物の活性化率は、レーザアニール処理では５０％を超える。一方、３００℃以上４００℃以下の熱処理では活性化率は１％未満である。つまり、本実施の形態３では、実施の形態２よりも、Ｐ＋コレクタ層２のキャリア濃度が低下する。よって、本実施の形態３では、ホール電流の注入が抑制され、回路領域２４の寄生動作防止効果をさらに高めることができる。
　＜効果＞
　本実施の形態３における半導体装置３００は、拡散層（即ちＰ＋コレクタ層２）を覆い、半導体基板の第２主面側に露出する金属層１をさらに備え、拡散層と金属層１とはオーミック接触しており、拡散層に注入された第２導電型の不純物の活性化率は１％より小さい。
　従って、本実施の形態３では、実施の形態２よりも、Ｐ＋コレクタ層２のキャリア濃度が低下する。よって、本実施の形態３では、ホール電流の注入が抑制され、回路領域２４の寄生動作防止効果をさらに高めることができる。
　また、本実施の形態３における半導体装置３００は、拡散層（即ちＰ＋コレクタ層２）を覆い、半導体基板の第２主面側に露出する金属層１をさらに備え、本実施の形態３における半導体装置３００の製造方法は、（ｃ）半導体基板の第２主面側に不純物を注入する工程と、（ｄ）工程（ｃ）の後、半導体基板の第２主面側に金属層１を形成する工程と、（ｅ）工程（ｄ）の後、半導体基板に３００℃以上４００℃以下で熱処理を行うことで拡散層（即ちＰ＋コレクタ層２）を形成する工程と、を備える。
　従って、半導体基板の第２主面側に不純物を注入した後、半導体基板の第２主面側に金属層１を形成してから熱処理を行うことで、不純物の活性化と、半導体基板と金属層１とのオーミック接合を同時に行うことができる。また、半導体基板に３００℃以上４００℃以下で熱処理を行うことで、Ｐ＋コレクタ層２における不純物の活性化率を１％未満とすることができ、Ｐ＋コレクタ層２のキャリア濃度を低減させることが可能である。
　＜実施の形態４＞
　本実施の形態４における半導体装置４００の構成は半導体装置２００（図３）と同じであるため、図３を用いて説明する。本実施の形態４においては、半導体基板の厚みをサイリスタ素子１７の駆動に必要な通電能力を確保できる限界値まで厚く設計する。これにより、ＩＧＢＴ１５およびサイリスタ素子１７の機能を損なうことなく、Ｐ＋コレクタ層２からのホール電流注入量を抑制し、実施の形態２、３よりも回路領域２４の寄生動作防止効果を高めることができる。
　一般的に、ＦＺ法、又はＭＣｚ法により製造したウエハを用いた場合、ＩＧＢＴ１５の縦型ＰＮＰトランジスタのベース領域に相当するＮ－ドリフト層４の厚みは、半導体基板の厚みと等しくなる。基板表層にＩＧＢＴ１５、サイリスタ素子１７、回路領域２４等を形成した後に基板の裏面を研削することで、基板の厚みを任意の厚みとすることができる。半導体基板の厚み、即ち、Ｎ－ドリフト層４の厚みを調整することで、容易に縦型ＰＮＰトランジスタの増幅率を制御することができる。
　電力用半導体装置では、Ｎ－ドリフト層４の厚みを、スイッチング損失と素子耐圧のトレードオフ関係、ウエハ反り量、チップ抗折強度等を考慮して最小限の厚みに設定する。一方、本発明では、ＩＧＢＴ１５をサイリスタ素子１７の駆動に特化しており、ＩＧＢＴ１５のスイッチング損失や素子耐圧を考慮する必要がない。
　＜効果＞
　本実施の形態４における半導体装置４００において、半導体基板よりなるドリフト層（即ちＮ－ドリフト層４）の厚みは、サイリスタ素子１７を駆動可能な厚みのうちの上限の厚みである。
　従って、ＩＧＢＴ１５およびサイリスタ素子１７の機能を損なうことなく、Ｐ＋コレクタ層２からのホール電流注入量を抑制し、実施の形態２、３よりも回路領域２４の寄生動作防止効果を高めることができる。
　＜実施の形態５＞
　図５は、本実施の形態５における半導体装置５００の断面図である。半導体装置５００において、拡散層（Ｐ＋コレクタ層２）とＮ－ドリフト層４との間には、Ｎ＋バッファ層３が設けられるＮ＋バッファ層３は、Ｎ－ドリフト層４よりも不純物濃度が高い。その他の構成は半導体装置２００（図３）と同じため、説明を省略する。
　本実施の形態５における半導体装置５００の製造方法について説明する。本実施の形態では、半導体基板の裏面に砒素（Ａｓ）、リン（Ｐ）等の５価の原子を注入した後に、半導体基板の裏面にホウ素（Ｂ）等の３価の原子を注入する。そして、レーザアニール処理を行うことにより不純物を活性化して半導体基板内にＮ+バッファ層３を形成する。
　＜効果＞
　前記拡散層と前記ドリフト層の間に形成され、前記ドリフト層と同一の導電型であり、前記ドリフト層よりもキャリア濃度が高いバッファ層（即ちＮ＋バッファ層３）をさらに備える。
　従って、Ｎ＋バッファ層３を設けることにより、Ｐ+コレクタ層２からのホール電流注入量をさらに抑制し、回路領域２４の寄生動作防止効果をさらに高めることができる。また、Ｎ＋バッファ層３を設けることにより、高温時のリーク電流を低減できるため、半導体装置のジャンクション温度を低減することが可能である。
　＜実施の形態６＞
　図６は、本実施の形態６における半導体装置６００の断面図である。図６に示すように、本実施の形態６では、ＩＧＢＴ１５またはサイリスタ素子１７と平面視で重なり、かつ回路領域２４と平面視で重ならない領域に、拡散層（即ちＰ＋コレクタ層２）が形成される。
　本実施の形態６の半導体装置６００の製造工程において、半導体基板裏面にホウ素（Ｂ）等の３価の原子を注入する前に、半導体基板裏面にフォトマスクを用いてレジストを形成する工程を追加する。半導体基板裏面にレジストを形成することで、任意の領域にホウ素（Ｂ）等を注入することができる。本実施の形態６では、縦型ＰＮＰトランジスタを形成する必要がある領域（即ち、ＩＧＢＴ１５およびサイリスタ素子１７と平面視で重なる領域）のみにＰ+コレクタ層２を形成する。
　＜効果＞
　本実施の形態６における半導体装置６００において拡散層（Ｐ＋コレクタ層２）は、ＩＧＢＴ１５又はサイリスタ素子１７と平面視で重なり、かつ回路領域２４と平面視で重ならない領域に形成される。
　従って、ＩＧＢＴ１５およびサイリスタ素子１７の機能を損なうことなく、回路領域２４に寄生素子を形成せずに半導体装置６００を構成できる。よって、実施の形態２および実施の形態３と比較して、回路領域２４の寄生動作防止効果をより高めることができる。また、本実施の形態６では、ＩＧＢＴ１５と回路領域２４の距離およびホール電流回収領域１６の面積を小さくすることができるため、半導体装置６００を小型化できる。
　＜実施の形態７＞
　図７は、本実施の形態７における半導体装置７００の断面図である。半導体装置７００においては、半導体装置６００（図６）に対して、Ｐ＋コレクタ層２とＮ－ドリフト層４との間に、Ｎ＋バッファ層３をさらに設ける。Ｎ＋バッファ層３は、Ｐ＋コレクタ層２と平面視で重なるように設けられる。
　Ｎ＋バッファ層３は、半導体基板の裏面にレジストを形成して、選択的に不純物を注入することで形成することができる。
　＜効果＞
　本実施の形態における半導体装置７００は、バッファ層（即ちＮ＋バッファ層３）をさらに備え、バッファ層は、拡散層（即ちＰ＋コレクタ層２）とドリフト層４の間に、拡散層と平面視で重なるように形成され、ドリフト層と同一の導電型であり、ドリフト層よりもキャリア濃度が高い。
　従って、実施の形態６よりもＰ＋コレクタ層２からのホール注入量を抑制でき、回路領域２４の寄生動作防止効果を高めることができる。また、実施の形態６よりも、ＩＧＢＴ１５と回路領域２４の距離およびホール電流回収領域１６の面積を小さくすることができるため、半導体装置７００をさらに小型化できる。
　＜実施の形態８＞
　図８は、本実施の形態８における半導体装置８００の断面図である。半導体装置８００は、実施の形態５の半導体装置５００に対してエッジターミネーション領域２５をさらに備える。エッジターミネーション領域２５は、ＩＧＢＴ１５、サイリスタ素子１７、回路領域２４およびホール電流回収領域１６を平面視で囲むように形成される。
　半導体装置８００において、エッジターミネーション領域２５の耐電圧は、回路領域２４に形成されたダイオード２６の逆耐電圧よりも小さくなるように設計される。
　一般的に、ＩＧＢＴ１５を含んでなる半導体装置では、終端部（コーナー部）は電界集中を緩和するよう扇型にパターンを形成する。しかし、Ｐ＋コレクタ層２に正電圧が印加された際、終端部では空乏層が扇状に広がり、扇型の領域の電気力線がコーナー部に集まり、電界が集中し、理論耐圧よりも低い電圧でアバランシェ降伏（絶縁破壊）が発生する。
　そのため、終端部にエッジターミネーション領域２５と呼ばれる領域を設け、終端部に集中する電気力線の行き先をデバイス終端からエッジターミネーション領域へと分散させ、電界集中を緩和する手段がとられている。
　内燃機関用イグニッションシステム等の誘導負荷（トランスコイル）を駆動する半導体装置では、トランスコイルの相互誘導作用を用いてトランスコイル２次側に接続される点火プラグに数十ｋＶの火花放電を発生させて着火しており、コレクタに予期せぬサージが発生することがある。コレクタに数ｋＶのサージが印加されても、半導体装置が破壊しないように設計する必要がある。
　同一半導体基板上にＩＧＢＴ１５および回路領域２４を有する半導体装置においては、Ｐ＋コレクタ層２に正サージが印加された場合、回路領域のｐ－拡散層５とＮ－ドリフト層４からなるダイオード２６に逆バイアス電圧が印加される。このため、縦方向でパンチスルー現象が発生し、ホール電流が回路領域２４に供給される。これにより、回路領域２４の寄生素子が動作して回路領域２４に形成された素子がラッチアップ破壊に至る。
　＜効果＞
　本実施の形態８における半導体装置８００は、エッジターミネーション領域２５をさらに備え、エッジターミネーション領域２５は、絶縁ゲート型バイポーラトランジスタ１５、サイリスタ素子１７、回路領域２４およびホール電流回収領域１６を平面視で囲み、エッジターミネーション領域２５の耐電圧は、回路領域２４に形成されたダイオード２６の逆耐電圧よりも小さい。
　本実施の形態８では、エッジターミネーション領域２５の耐電圧が、回路領域２４に形成されたダイオード２６の逆耐電圧よりも小さくなるよう構成されている。このため、Ｐ＋コレクタ層２に正サージが印加された際、縦方向のパンチスルー現象が発生する前にエッジターミネーション領域２５でアバランシェ降伏が発生し、終端領域からサージエネルギーを吸収できる。よって、コレクタ側の正サージ耐量を向上させることができる。
　＜実施の形態９＞
　図９は、本実施の形態９における半導体装置９００の断面図である。半導体装置９００は、半導体装置８００（図８）に備わるＩＧＢＴ１５Ａは、トレンチ型のゲート２７を備える。その他の構成は半導体装置８００と同じである。
　ＩＧＢＴ１５Ａをトレンチ型ゲート構造とすることにより、ＩＧＢＴ１５ＡのＮｃｈＭＯＳＦＥＴ部の通電能力を向上させることができる。よって、Ｎ－ドリフト層４をより厚く構成できるため、ダイオード２６の逆耐電圧が向上し、エッジターミネーション領域２５のサージ吸収効果がさらに高まる。よって、実施の形態８よりもコレクタ側の正サージ耐量を向上させることができる。
　＜効果＞
　本実施の形態９における半導体装置９００において、絶縁ゲート型バイポーラトランジスタ１５Ａのゲート２７はトレンチ型である。
　よって、ＩＧＢＴ１５Ａのゲート２７をトレンチ型にすることにより、半導体基板のＮ－ドリフト層４をより厚くできるため、回路領域２４に形成されるダイオード２６の逆耐電圧が向上し、エッジターミネーション領域２５のサージ吸収効果がさらに高まる。
　＜実施の形態１０＞
　実施の形態６、実施の形態７に記載の半導体装置６００，７００において、Ｐ+コレクタ層２を形成しない領域（例えば回路領域２４と平面視で重なる領域）では、低濃度のＮ－ドリフト層２と金属層１が接触している。そのため、Ｎ－ドリフト層２と金属層１との間にショットキー接合が形成される。ショットキー接合は、ＰＮ接合に比べて、逆耐圧が低い。そのため、Ｐ＋コレクタ層２に負バイアスが印加された場合、ショットキー接合部に負電流が発生する。すると、回路領域２４のＮｃｈＭＯＳＦＥＴ１９のｎ＋層、ｐ－拡散層５、Ｎ－ドリフト層２からなる寄生ＮＰＮトランジスタにおいて、ｐ－拡散層５の電位がＮ－ドリフト層２よりも高くなり、ベース・エミッタ間が順バイアスされる。これにより、寄生トランジスタが動作し、回路が誤動作してしまう可能性がある。
　図１０は、本実施の形態１０における半導体装置１０００の断面図である。本実施の形態１０では、ショットキー接合が形成される領域にＰ－コレクタ層２８を設ける。Ｐ－コレクタ層２８は、Ｐ＋コレクタ層２よりもキャリア濃度が低い。図１０に示すように、Ｐ－コレクタ層２８とＮ－ドリフト層４からダイオード２９が形成される。また、Ｐ＋コレクタ層２とＮ－ドリフト層４からダイオード３０が構成される。本実施の形態１０の半導体装置１０００は、ダイオード２９の逆耐電圧が、ダイオード３０の逆耐電圧よりも小さくなるように構成される。このため、Ｐ－コレクタ層２８に負バイアス電圧が印加された際に回路領域２４に負電流が流れることを抑制でき、回路領域２４に形成された素子の誤動作耐量を向上させることができる。
　＜効果＞
　本実施の形態１０における半導体装置１０００は、回路領域側拡散層（即ちＰ－コレクタ層２８）と、拡散層（Ｐ＋コレクタ層２）および回路領域側拡散層を覆い、半導体基板の第２主面側に露出する金属層１と、をさらに備え、回路領域側拡散層は、回路領域２４と平面視で重なる領域に、金属層１と隣接して設けられ、回路領域側拡散層は、拡散層（即ちＰ＋コレクタ層２）と同一の導電型であり、拡散層よりもキャリア物濃度が低く、ドリフト層（即ちＮ－ドリフト層４）と回路領域側拡散層とで形成されるダイオード２９の逆耐電圧は、ドリフト層と拡散層とで形成されるダイオード３０の逆耐電圧よりも小さい。
　従って、回路領域２４に負電流が流れることを抑制して、回路領域２４の誤動作防止効果を得ることが可能である。
　＜実施の形態１１＞
　図１１、図１２は本実施の形態１１における半導体装置１１００の断面図と平面図である。
　実施の形態２から９に記載の半導体装置２００～９００では、半導体基板裏面のＰ＋コレクタ層２からのホール電流の注入を抑制して、回路領域２４における寄生動作防止効果を高めた。その分、ＩＧＢＴ１５動作時のＮ－ドリフト層４内の伝導度変調効果が薄れ、Ｎ－ドリフト層４の抵抗率が上昇してしまう。さらに、基板表層になるほどホールのキャリア密度が低下し、基板表層のＮ－ドリフト層４内では、ＩＧＢＴのエミッタ電極（ｐ拡散層）を中心にホール電流のレベルに応じた電圧降下が発生する。
　ＩＧＢＴ１５のコレクタ電圧を、サイリスタ素子１７を用いて検出する場合、サイリスタ素子１７が検出する電圧レベルは、ＩＧＢＴ１５動作時のＮＰＮトランジスタのｐ拡散部（ベース）周辺のＮ－ドリフト層４の電位で決まる。よって、ＩＧＢＴ１５とサイリスタ素子１７の距離が近いほど、前述のＮ－ドリフト層４内で発生する電圧降下の影響を受けて、サイリスタ素子１７の検出電圧レベルと、ＩＧＢＴ１５の実際のコレクタ電圧とに差が生じてしまう。つまり、コレクタ電圧を検出する性能が低下してしまう恐れがある。
　本発明では、実施の形態１で述べたようにＩＧＢＴ１５に要求される駆動電流能力は数ミリアンペアである。この場合、デバイスシミュレーションと、サンプル試作及び実験において、ＩＧＢＴ１５とサイリスタ素子１７の距離を１００μｍ以上離間することで前述の電圧降下による影響を無視できることを確認できている。しかしながら、単純に距離をとった場合には半導体装置の面積が増加してしまう。
　そこで本実施の形態１１における半導体装置１１００では、ＩＧＢＴ１５とサイリスタ素子１７とを離間した領域に、他の領域に設けていたボンディングパッド領域３２を設ける。ボンディングパッド領域３２は、アルミワイヤ等の導電性配線材料を金属電極１４に接合するための領域である。
　＜効果＞
　本実施の形態１１における半導体装置１１００は、金属電極１４を備えるボンディングパッド領域３２をさらに備え、絶縁ゲート型バイポーラトランジスタ１５とサイリスタ素子１７とは平面視で１００μｍ以上隔てて配置され、１００μｍ以上隔てられた領域にボンディングパッド領域３２が設けられる。
　従って、ＩＧＢＴ１５とサイリスタ素子１７とを離間した領域にボンディングパッド領域３２を設けることで、半導体装置１１００の面積が増加することを抑制でき、かつ、サイリスタ素子１７におけるコレクタ電圧検出性能の低下を抑制することができる。
　＜実施の形態１２＞
　実施の形態１の半導体装置１００において、半導体基板としてシリコン基板を用いていた。本実施の形態１２における半導体装置においては、半導体基板としてＳｉＣ（シリコンカーバイド）半導体基板を用いる。シリコンカーバイドは、シリコンに対して絶縁破壊電界強度が約１０倍、バンドギャップ幅が約３倍高い。そのため、半導体基板の薄厚化、エッジターミネーション領域２５の縮小による半導体装置の小型化および耐熱性の向上を実現できる。
　なお、実施の形態２から１１の半導体装置２００～１１００において半導体基板をＳｉＣ半導体基板としても、同様の効果を得ることが可能である。
　＜実施の形態１３＞
　図１３は、本実施の形態１３の半導体モジュールの平面図である。本実施の形態の半導体モジュールは、実施の形態１の半導体装置１００と、電力用半導体装置３５と、絶縁基板３８とを備える。半導体装置１００は制御ＩＣとして用いられる。電力用半導体装置３５は例えば電力用半導体素子としてＩＧＢＴを備えている。このＩＧＢＴは、例えば、自動車エンジン等の内燃機関用イグニッションシステムにおいて誘導負荷（トランスコイル）を駆動する。絶縁基板３８上には、コンデンサ、抵抗素子などの受動素子３７が配置されている。
　図１３に示すように、半導体装置１００、電力用半導体装置３５および絶縁基板３８は、金属板３６上に接合されている。半導体装置１００に設けられた金属電極１４と絶縁基板３８とは、２本以上の配線３９で電気的に接続されている。また、電力用半導体装置３５と絶縁基板とは、２本以上の配線３９で電気的に接続されている。
　なお、本実施の形態では、半導体モジュールが実施の形態１の半導体装置１００を備える構成としてが、半導体装置１００の代わりに、実施の形態１から１２で説明した半導体装置のいずれかを備える構成としてもよい。
　＜効果＞
　本実施の形態１３における半導体モジュールは、半導体装置１００と、電力用半導体装置と、受動素子３７が配置された絶縁基板３８と、を備え、半導体装置１００と絶縁基板３８とは２本以上の配線３９で電気的に接続されており、電力用半導体装置３５と３８絶縁基板とは２本以上の配線３９で電気的に接続されている。また、絶縁基板３８、金属板３６には、入出力用の配線４０が接続される。
　従って、半導体装置１００を制御ＩＣとして用いることで、制御ＩＣのサージに対する信頼性が向上する。よって、モジュール組立工程において、製造装置から発生するサージによって半導体装置１００に形成された素子が破壊することを防止でき、半導体モジュールの組立性と信頼性を向上することができる。
　なお、本発明の実施の形態１から１３においては、半導体装置の導電型について、第１導電型をＮ型、第２導電型をＰ型として説明を行ったが、第１導電型をＰ型、第２導電型をＮ型としても同様の機能を有する半導体装置を得ることが可能である。
　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　１　金属層、２　Ｐ+コレクタ層、３　Ｎ+バッファ層、４　Ｎ－ドリフト層、５　ｐ－拡散層、６　ｐ拡散領域、７　ｐ＋拡散領域、８　ｎ拡散領域、１０　ゲート酸化膜、１１　酸化膜、１２　絶縁膜、１３　ゲート、１４　金属電極、１５　ＩＧＢＴ、１６　ホール電流回収領域、１７　サイリスタ素子、１８　ＰｃｈＭＯＳＦＥＴ、１９　ＮｃｈＭＯＳＦＥＴ、２４　回路領域、２５　エッジターミネーション領域、２６，２９，３０　ダイオード、２７　トレンチゲート、２８　Ｐ－コレクタ層、３２　ボンディングパッド領域、３５　電力用半導体装置、３７　受動素子、３８　絶縁基板、３９，４０　配線。

Claims (15)

  1. 　第１導電型のドリフト層を備える半導体基板の第１主面側に形成された絶縁ゲート型バイポーラトランジスタ（１５）と、
    　前記半導体基板の前記第１主面側に形成されたサイリスタ素子（１７）と、
    　前記半導体基板の前記第１主面側に形成された、ＣＭＯＳ回路素子を含む回路領域（２４）と、
    　前記半導体基板の前記第１主面側に形成され、前記絶縁ゲート型バイポーラトランジスタ（１５）と前記回路領域（２４）を平面視で隔てるホール電流回収領域（１６）と、
    　前記半導体基板の第２主面側に形成された第２導電型の拡散層と、
    　を備え、
    　平面視で、前記絶縁ゲート型バイポーラトランジスタ（１５）の有効面積は、前記サイリスタ素子（１７）の有効面積以下である、
    半導体装置。
  2. 　前記拡散層は、前記半導体基板の前記第２主面側に不純物を注入した後、レーザアニール処理を行うことで形成される、
    請求項１に記載の半導体装置。
  3. 　前記拡散層を覆い、前記半導体基板の前記第２主面側に露出する金属層（１）をさらに備え、
    　前記拡散層と前記金属層（１）とはオーミック接触しており、
    　前記拡散層に注入された前記第２導電型の不純物の活性化率は１％より小さい、
    請求項１に記載の半導体装置。
  4. 　前記半導体基板よりなるドリフト層の厚みは、前記サイリスタ素子（１７）を駆動可能な厚みのうちの上限の厚みである、
    請求項１に記載の半導体装置。
  5. 　バッファ層をさらに備え、
    　前記バッファ層は、前記拡散層と前記ドリフト層の間に形成され、前記ドリフト層と同一の導電型であり、前記ドリフト層よりもキャリア濃度が高い、
    請求項１に記載の半導体装置。
  6. 　前記拡散層は、前記絶縁ゲート型バイポーラトランジスタ（１５）又は前記サイリスタ素子（１７）と平面視で重なり、かつ前記回路領域（２４）と平面視で重ならない領域に形成される、
    請求項１に記載の半導体装置。
  7. 　バッファ層をさらに備え、
    　前記バッファ層は、前記拡散層と前記ドリフト層の間に形成され、前記ドリフト層と同一の導電型であり、前記ドリフト層よりもキャリア濃度が高い、
    　請求項６に記載の半導体装置。
  8. 　エッジターミネーション領域（２５）をさらに備え、
    　前記エッジターミネーション領域（２５）は、前記絶縁ゲート型バイポーラトランジスタ（１５）、前記サイリスタ素子（１７）、前記回路領域（２４）および前記ホール電流回収領域（１６）を平面視で囲み、
    　前記エッジターミネーション領域（２５）の耐電圧は、前記回路領域（２４）に形成されたダイオード（２６）の逆耐電圧よりも小さい、
    請求項１に記載の半導体装置。
  9. 前記絶縁ゲート型バイポーラトランジスタ（１５）のゲートはトレンチ型である、
    請求項１に記載の半導体装置。
  10. 　回路領域側拡散層と、
    　前記拡散層および前記回路領域側拡散層を覆い、半導体基板の前記第２主面側に露出する金属層（１）と
    　をさらに備え、
    　前記回路領域側拡散層は、前記回路領域（２４）と平面視で重なる領域に、前記金属層（１）と隣接して形成され、
    　前記回路領域側拡散層は、前記拡散層と同一の導電型であり、前記拡散層よりも不純物濃度が低く、
    　前記ドリフト層と前記回路領域側拡散層とで形成されるダイオード（２９）の逆耐電圧は、
    　前記ドリフト層と前記拡散層とで形成されるダイオード（３０）の逆耐電圧よりも小さい、
    請求項６に記載の半導体装置。
  11. 　金属電極を備えるボンディングパッド領域（３２）をさらに備え、
    　前記絶縁ゲート型バイポーラトランジスタ（１５）と前記サイリスタ素子（１７）とは平面視で１００μｍ以上隔てて配置され、１００μｍ以上隔てられた領域に前記ボンディングパッド領域（３２）が設けられる、
    請求項１に記載の半導体装置。
  12. 　前記半導体基板はＳｉＣ半導体基板である、
    請求項１に記載の半導体装置。
  13. 　請求項１に記載の半導体装置（１００）と、
    　電力用半導体装置（３５）と、
    　受動素子（３７）が配置された絶縁基板（３８）と、
    　を備え、
    　前記半導体装置（１００）と前記絶縁基板（３８）とは２本以上の配線（３９）で電気的に接続されており、
    　前記電力用半導体装置（３５）と前記絶縁基板（３８）とは２本以上の配線（３９）で電気的に接続されている、
    半導体モジュール。
  14. 　請求項１に記載の半導体装置の製造方法であって、
    　（ａ）前記半導体基板の前記第２主面側に不純物を注入する工程と、
    　（ｂ）前記工程（ａ）の後、前記半導体基板の前記第２主面側にレーザアニール処理を行うことで前記拡散層を形成する工程と、
    　を備える、
    半導体装置の製造方法。
  15. 　請求項１に記載の半導体装置の製造方法であって、
    　前記半導体装置は、前記拡散層を覆い、前記半導体基板の前記第２主面側に露出する金属層（１）をさらに備え、
    　（ｃ）前記半導体基板の前記第２主面側に不純物を注入する工程と、
    　（ｄ）前記工程（ｃ）の後、前記半導体基板の前記第２主面側に前記金属層（１）を形成する工程と、
    　（ｅ）前記工程（ｄ）の後、前記半導体基板に３００℃以上４００℃以下で熱処理を行うことで前記拡散層を形成する工程と、
    　を備える、
    半導体装置の製造方法。
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