WO2018207394A1 - 半導体装置及びその製造方法 - Google Patents

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WO2018207394A1
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semiconductor
semiconductor layer
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聡志 奥田
古川　彰彦
明 清井
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三菱電機株式会社
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a semiconductor device such as an IGBT (Insulated Gate Bipolar Transistor) and a manufacturing method thereof.
  • IGBT Insulated Gate Bipolar Transistor
  • FS Field Stop
  • an n-type buffer layer having an impurity concentration higher than that of the drift layer is provided below the n ⁇ -type drift layer on the back surface of the chip. According to such a configuration, the depletion layer is prevented from reaching the p + type collector layer on the back surface of the chip when the IGBT is in the OFF state.
  • Patent Document 2 proposes a configuration in which a low impurity concentration layer is disposed between an n-type buffer layer and a p + -type collector layer. According to such a configuration, holes are accumulated in the low impurity concentration layer in the conductive state, and the holes are supplied to the drift layer at the time of turn-off, so that rapid depletion of carriers can be suppressed.
  • the present invention has been made in view of the above-described problems, and an object thereof is to provide a technique capable of suppressing a surge voltage at turn-off without increasing the thickness of a semiconductor device such as an IGBT.
  • a semiconductor device includes first to fourth semiconductor layers stacked in order of a first semiconductor layer to a fourth semiconductor layer, each having a first conductivity type, the forward direction of the stacked layer and the opposite direction thereof. Are a first direction and a second direction, respectively, and a base layer having a second conductivity type disposed on a surface side facing the first direction of the fourth semiconductor layer, and the first direction of the base layer.
  • the impurity concentration of the first conductivity type of the semiconductor layer is The semiconductor layer adjacent to the first semiconductor layer in the first direction and the semiconductor layer adjacent to the semiconductor layer adjacent to the second direction in the second direction is lower than the first conductivity type impurity concentration of the one semiconductor layer.
  • the concentration of hydrogen atoms contained in each layer, the concentration of hydrogen atoms contained in each of the semiconductor layers adjacent in the first direction of the one semiconductor layer, and the semiconductor layers adjacent in the second direction of the one semiconductor layer Are equivalent.
  • the first conductivity type impurity concentration of one of the second semiconductor layer and the third semiconductor layer is equal to the semiconductor layer adjacent in the first direction of the one semiconductor layer, and It is lower than the impurity concentration of the first conductivity type of each semiconductor layer adjacent to the semiconductor layer in the second direction. According to such a configuration, it is possible to suppress a surge voltage during turn-off without increasing the thickness of a semiconductor device such as an IGBT.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to Embodiment 2.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to Embodiment 2.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to Embodiment 2.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to Embodiment 2.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to Embodiment 2.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to Embodiment 2.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to Embodiment 2.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to Embodiment 2.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to the third embodiment.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to the third embodiment.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to the third embodiment.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to the third embodiment.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to the third embodiment.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to the third embodiment.
  • FIG. 6 is a diagram showing an impurity concentration profile of a semiconductor device according to a fourth embodiment.
  • FIG. 10 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a fifth embodiment.
  • FIG. 10 is a diagram showing an impurity concentration profile of a semiconductor device according to a fifth embodiment.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to the fifth embodiment.
  • FIG. 10 is a schematic cross-sectional view for illustrating the manufacturing method according to the modified example of the fifth embodiment.
  • FIG. 10 is a schematic cross-sectional view showing a configuration of a semiconductor device according to a sixth embodiment.
  • FIG. 10 is a diagram showing an impurity concentration profile of a semiconductor device according to a sixth embodiment.
  • n and p represent semiconductor conductivity types.
  • N ⁇ indicates that the impurity concentration is lower than n ⁇
  • n ⁇ indicates that the impurity concentration is lower than n
  • n + indicates that the impurity concentration is higher than n. It shows that there is.
  • p ⁇ indicates that the impurity concentration is lower than p
  • p + indicates that the impurity concentration is higher than p.
  • the first conductivity type is n, n ⁇ , n ⁇ , n + and the second conductivity type is p, p ⁇ , p +. The reverse may be possible.
  • FIG. 1 is a schematic cross-sectional view showing a configuration of a related semiconductor device.
  • the related semiconductor device is an FS type IGBT.
  • the semiconductor structure 200 is manufactured by performing, for example, an FZ (Floating Zone) method or an MCZ (Magneticfield applied CZ) method on a substrate containing n ⁇ -type silicon doped with phosphorus at a low concentration.
  • FZ Floating Zone
  • MCZ Magneticfield applied CZ
  • the electrode 1 includes a trench gate electrode 1, an emitter electrode 4, an n + -type emitter layer 5, a p-type base layer 6, an n-type carrier storage layer 7, an interlayer insulating film 8, a p + -type collector layer 9, and a collector.
  • the electrode 10 includes an n ⁇ type drift layer 11 and an n + type buffer layer 12.
  • the p-type base layer 6 is disposed on the upper surface side of the n ⁇ -type drift layer 11, and the n + -type emitter layer 5 is selectively disposed on the upper surface of the p-type base layer 6.
  • the trench gate electrode 1 in FIG. 1 is surrounded by the gate insulating film 2 disposed along the inner wall of the trench extending from the upper surface of the n + -type emitter layer 5 to the n ⁇ -type drift layer 11, and the gate insulating film 2. And a buried gate electrode 3.
  • the gate electrode 3 can form a channel capable of conducting between the n + -type emitter layer 5 and the n ⁇ -type drift layer 11 when a gate voltage is applied.
  • the related semiconductor device of FIG. 1 includes an n-type carrier storage layer 7 between a p-type base layer 6 and an n ⁇ -type drift layer 11.
  • An interlayer insulating film 8 is disposed on the trench gate electrode 1 and a part of the n + -type emitter layer 5.
  • An emitter electrode 4 is disposed on the remaining portion of the n + -type emitter layer 5, the p-type base layer 6, and the interlayer insulating film 8.
  • n + type buffer layer 12 On the lower surface of the n ⁇ type drift layer 11, an n + type buffer layer 12, a p + type collector layer 9, and a collector electrode 10 are disposed in order from the top.
  • the n + -type buffer layer 12 is provided to suppress reach-through in which a depletion layer extending from the pn junction surface of the p-type base layer 6 into the n ⁇ -type drift layer 11 reaches the p + -type collector layer 9 at the time of turn-off. ing.
  • the thickness of the n ⁇ -type drift layer 11 has been reduced. Although this thinning makes it possible to increase the turn-off speed, the depletion layer spreading in the n ⁇ type drift layer 11 collides with the n + type buffer layer 12. For this reason, the electron emission from the n ⁇ type drift layer 11 is suppressed, and the hole supply from the p + type collector layer 9 is suppressed. As a result, the carriers in the n ⁇ -type drift layer 11 are rapidly depleted, and the collector current rapidly decreases. A large surge voltage generated by the rapid change in the collector current sometimes exceeds the device withstand voltage or generates noise that oscillates in the voltage waveform.
  • a configuration in which a low impurity concentration layer is disposed between the n + -type buffer layer 12 and the p + -type collector layer 9 can be considered.
  • holes are accumulated in the low impurity concentration layer in the conductive state, and the holes are supplied to the n ⁇ -type drift layer 11 at the time of turn-off, so that it is possible to suppress rapid depletion of carriers. .
  • the depletion layer does not spread in the low impurity concentration layer, the effect of maintaining the breakdown voltage cannot be obtained. For this reason, the thickness of the chip of the related semiconductor device increases by the amount of the low impurity concentration layer, and the conduction loss increases.
  • it is possible to suppress a surge voltage during turn-off without increasing the thickness of the semiconductor device.
  • FIG. 2 is a schematic cross-sectional view showing the configuration of the semiconductor device 100 according to the first embodiment of the present invention.
  • the semiconductor device 100 is an FS type IGBT like the related semiconductor device.
  • the semiconductor device 100 replaces the n + -type buffer layer 12 with the n + -type first buffer layer 13, the n ⁇ -type back surface carrier accumulation layer 14, and the n-type second buffer layer 15 among the components of the related semiconductor device of FIG. This is the same as the configuration described above.
  • constituent elements that are the same as or similar to the constituent elements described above are assigned the same reference numerals, and different constituent elements are mainly described.
  • the semiconductor device 100 includes an n + -type first buffer layer 13 that is a first semiconductor layer, an n ⁇ -type back surface carrier accumulation layer 14 that is a second semiconductor layer, and an n-type second buffer layer 15 that is a third semiconductor layer. And an n ⁇ type drift layer 11 which is a fourth semiconductor layer.
  • the n + -type first buffer layer 13, the n ⁇ -type back surface carrier accumulation layer 14, the n-type second buffer layer 15 and the n ⁇ -type drift layer 11 are stacked in order from the bottom to the top.
  • the n + -type first buffer layer 13, the n ⁇ -type back surface carrier accumulation layer 14, the n-type second buffer layer 15, and the n ⁇ -type drift layer 11 are collectively referred to as “four semiconductor layers”. There is also.
  • the semiconductor device 100 includes a trench gate electrode 1, an emitter electrode 4, an n + -type emitter layer 5, a p-type base layer 6, an n-type carrier storage layer 7, an interlayer insulating film 8, and a p + -type collector.
  • a layer 9 and a collector electrode 10 are provided.
  • the p-type base layer 6 is disposed on the upper surface side of the n ⁇ -type drift layer 11, and the n + -type emitter layer 5 is selectively disposed on the upper surface of the p-type base layer 6.
  • the trench gate electrode 1 capable of forming a channel in the p-type base layer 6 is disposed so as to reach the n ⁇ -type drift layer 11 from the upper surface of the n + -type emitter layer 5, and a gate voltage is applied to the gate electrode 3. In this case, a channel capable of conducting between the n + -type emitter layer 5 and the n ⁇ -type drift layer 11 can be formed.
  • the p + -type collector layer 9 is disposed on the lower side of the n + -type first buffer layer 13, and the collector electrode 10 is disposed on the lower surface of the p + -type collector layer 9.
  • the n-type carrier storage layer 7 is not essential.
  • FIG. 3 is a diagram showing an impurity concentration profile along the line A-A ′ of FIG. 2, that is, a net doping concentration profile.
  • the n - type impurity concentration of one of the semiconductor layers of the n ⁇ -type backside carrier storage layer 14 and the n-type second buffer layer 15 is such that the semiconductor layer adjacent to the upper side of the one semiconductor layer and the one of the one semiconductor layer The n-type impurity concentration of each of the semiconductor layers adjacent in the downward direction of the semiconductor layer is lower.
  • the one semiconductor layer is the n ⁇ -type back surface carrier storage layer 14, and the n ⁇ type impurity concentration of the n ⁇ -type back surface carrier storage layer 14 is such that the n-type second buffer layer 15 adjacent in the upward direction, and It is lower than the n-type impurity concentration of each of the n + -type first buffer layers 13 adjacent in the downward direction.
  • the n ⁇ -type back surface carrier accumulation layer 14 has the lowest n-type impurity concentration among the above-described four semiconductor layers.
  • the n-type impurity concentration of the n-type second buffer layer 15 is higher than the n-type impurity concentration of the n ⁇ -type drift layer 11.
  • the one semiconductor layer may be the n-type second buffer layer 15.
  • the n-type impurity concentration of the n-type second buffer layer 15 is such that the n ⁇ -type drift layer 11 adjacent in the upward direction and the n ⁇ -type back surface carrier storage adjacent in the downward direction.
  • the n-type impurity concentration of each layer 14 is lower.
  • the one semiconductor layer is the n ⁇ type back surface carrier storage layer 14.
  • the net doping concentration profiles of the four semiconductor layers are step-like profiles.
  • the step-like profile is a profile having a portion where the concentration is substantially constant and a portion where the concentration change is steep.
  • the hydrogen atom concentration contained in the n ⁇ -type back surface carrier accumulation layer 14, the n-type second buffer layer 15 adjacent in the upward direction, and the n + -type first buffer layer 13 adjacent in the downward direction are each n.
  • the hydrogen atom concentration of both is equivalent means that the hydrogen ion concentration difference between the two regions is below the detection limit.
  • the detection limit for example, a general definition of being 3 times or less of noise is adopted.
  • the standard deviation of the hydrogen concentration in the chip depth direction of the entire four semiconductor layers and the standard deviation of the hydrogen concentration in the chip depth direction of each of the four semiconductor layers are the chip depth of the n ⁇ type drift layer 11. It is not more than 3 times the standard deviation of the hydrogen ion concentration in the vertical direction.
  • the lower limit of the thickness of the n ⁇ -type back surface carrier accumulation layer 14 is determined within a range where the effect of carrier accumulation does not disappear, and is, for example, approximately 0.5 ⁇ m.
  • the upper limit of the thickness of the n ⁇ type back surface carrier storage layer 14 is, for example, 20 ⁇ m.
  • the upper limit of the thickness of the n ⁇ -type back surface carrier storage layer 14 needs to be designed so that the carrier profile of the n-type layer can maintain the rated voltage of the semiconductor device 100.
  • the impurity surface density is high in order to stop the extension of the depletion layer.
  • the thickness and impurity concentration of the n ⁇ -type back surface carrier accumulation layer 14 are preferably designed within a range satisfying the impurity surface density of the n-type layer designed in this way.
  • the impurity concentration of the n + -type first buffer layer 13 is high.
  • the concentration of the n + -type first buffer layer 13 is high, the hole injection efficiency from the p + -type collector layer 9 in the conductive state decreases. lowering of injection efficiency of holes from the p + -type collector layer 9 is increased and the on-voltage, an increase in the ON voltage variations due to density variations in the p + -type collector layer 9, due to the increase of the back surface electric field during turn-off of the semiconductor device 100 Reduced reliability.
  • the ratio of the impurity concentration peak of the p + -type collector layer 9 and the impurity concentration peak of the n + -type first buffer layer 13 needs to be appropriately determined. Specifically, the ratio is preferably 10 or more. By designing with such a concentration ratio, it is possible to achieve both suppression of reach-through and maintenance of hole injection efficiency. Further, as described above, the concentration profile of the entire n-type layer needs to be designed so as not to exceed the upper limit of the impurity surface density defined by the thickness and breakdown voltage of the n-type layer.
  • the n-type second buffer layer 15 has an effect of confining holes in the n ⁇ -type back surface carrier accumulation layer 14 and an effect of suppressing the spread of the depletion layer extending from the surface at the time of turn-off.
  • the impurity concentration of the n - type second buffer layer 15 is required to be sufficiently higher than the impurity concentration of the n ⁇ -type back surface carrier accumulation layer 14.
  • the concentration ratio between the n-type second buffer layer 15 impurity peak concentration and the n ⁇ -type back surface carrier accumulation layer 14 impurity peak concentration is preferably 3 or more, and more preferably 10 or more.
  • n - the effect has remained a part of the hole by the type backside carrier accumulation layer 14, the amount of residual carriers is greater than the associated semiconductor device, n - Carrier depletion in the type drift layer 11 can be delayed. As a result, it is possible to suppress a rapid decrease in the collector current during the turn-off period, and it is possible to reduce a surge voltage that occurs due to the rapid decrease in the current.
  • the n - type second buffer layer 15 provided on the n ⁇ -type backside carrier storage layer 14 acts as a deep buffer layer structure that suppresses the extension of the depletion layer, so that the surge voltage can be further reduced.
  • the surge voltage suppression effect can be enhanced without increasing the thickness of the chip.
  • the layer structure of the semiconductor device 100 according to the first embodiment that is, the n ⁇ -type back surface carrier accumulation layer 14 and different concentrations are included. It is difficult to form a layer structure.
  • a method of forming a multilayer semiconductor layer by irradiating protons (H + ) in multiple stages while changing acceleration energy and dose is known.
  • proton irradiation requires an accelerator such as a cyclotron, and there is a problem that the place where the accelerator is installed, that is, the place where the accelerator can be irradiated is limited.
  • the impurity concentration profile formed by proton irradiation is a Gaussian distribution type.
  • the low impurity concentration layer is sufficiently reduced in concentration. It is necessary to sufficiently separate the peaks of the two Gaussian distributions.
  • irradiation of protons from the lower surface (back surface) of the IGBT with a high acceleration voltage required to realize this to a deep position further increases crystal defects.
  • the manufacturing method according to the second embodiment of the present invention can solve the problem that has occurred when the semiconductor device 100 according to the first embodiment is manufactured.
  • 5 to 9 are cross-sectional views of the semiconductor device in each step for explaining the manufacturing method according to the second embodiment.
  • an n + type silicon substrate 16 that is an n + type semiconductor substrate shown in FIG. 5 is prepared. A part of the n + -type silicon substrate 16 becomes the n + -type first buffer layer 13 in FIG. 2 when the process described below is performed.
  • an n ⁇ -type first epitaxial growth layer 17, an n-type second epitaxial growth layer 18, and an n ⁇ -type third epitaxial growth layer 19 are sequentially formed on the upper surface of the n + -type silicon substrate 16.
  • the manufacturing method of the n + -type silicon substrate 16 which becomes a base material for epitaxial growth is arbitrary, and for example, FZ method, MCZ method, CZ (Czochralski) method, etc. can be used.
  • the concentration of the substrate and each epitaxial growth layer on the substrate can be controlled by changing the doping concentration of phosphorus or arsenic, for example.
  • the impurity concentration profile can be the stepped profile described in the first embodiment.
  • a hydrogen donor is formed when a heat treatment is performed after irradiating proton to single crystal silicon. It is considered that a hydrogen donor is formed when an irradiation defect is combined with a hydrogen atom in accordance with the heat treatment. Irradiation defects reduce the carrier lifetime of the semiconductor device, increase the on-resistance, and increase the leakage current. Therefore, it is preferable that the number of crystal defects is as small as possible. For this reason, heat treatment at a high temperature is necessary.
  • proton irradiation is performed after the structure on the front surface side (the upper side in FIG. 2) of the semiconductor device is fabricated.
  • the temperature of the heat treatment after proton irradiation is limited to 400 ° C. or less, for example. For this reason, crystal defects are not sufficiently recovered, and VO composite defects due to vacancies (V) and oxygen (O) atoms and VOH composite defects to which hydrogen (H) is added remain in the buffer layer region.
  • the manufacturing method according to the second embodiment since the epitaxial growth method is used, the deep buffer layer is formed in the wafer state and the defects that reduce the lifetime are suppressed before the front surface structure is formed. Can be formed.
  • the semiconductor device is ground and thinned from the back side.
  • a thickness variation of about 1 ⁇ m to 5 ⁇ m occurs.
  • an error comparable to the thickness variation occurs in the back surface carrier profile.
  • the irradiation depth of protons onto the wafer can be controlled by an absorber made of aluminum foil or the like.
  • exchanging the absorber according to the grinding error of the wafer extremely reduces the production efficiency, so it is difficult to adjust the back surface carrier profile using the absorber, and the error of the grinding thickness is reduced in the proton irradiation process. I can't.
  • the depth seen from the front surface varies from one semiconductor device to another.
  • pre-n by epitaxial growth - to form a mold back surface carrier accumulation layer 14, n + -type first buffer layer 13, n-type second buffer layer 15, n - -type backside carrier accumulation layer 14 The depth of the impurity concentration layer viewed from the surface side of the substrate can be made constant. For this reason, the dispersion
  • the manufacturing method can be determined based on whether or not a peak derived from a VO composite defect or a VOH composite defect is detected.
  • the manufacturing method can be determined based on whether or not hydrogen atoms having different concentrations remain at the peak position of the n-type impurity concentration of each buffer layer. For example, in FIGS.
  • the concentration of hydrogen atoms contained in each of the n ⁇ -type drift layer 11 and the n-type second buffer layer 15 is measured by, for example, the SIMS (Secondary Ion Mass Spectrometry) method. If the measured concentrations are equal, it can be determined that the buffer layer has been formed by epitaxial growth. If the measured concentrations are not equal, it can be determined that the buffer layer has been formed by proton irradiation. Can do.
  • the impurity concentration of the n ⁇ -type first epitaxial growth layer 17 is the lowest, and the impurity concentration of the n-type second epitaxial growth layer 18 is the impurity concentration of the n ⁇ -type third epitaxial growth layer 19. Higher than concentration.
  • the trench gate electrode 1 the trench gate electrode 1, emitter electrode 4, n + -type emitter layer 5, p-type base layer 6, n-type carrier storage layer 7 and, Then, the interlayer insulating film 8 is formed.
  • the n + type silicon substrate 16 is ground from the back surface side to make the n + type silicon substrate 16 have a predetermined thickness.
  • phosphorus may be ion-implanted and then activated by laser annealing or the like.
  • the n + -type first buffer layer 13 is formed.
  • the p + -type collector layer 9 is formed on the lower surface (rear surface) of the n + -type first buffer layer 13 by, for example, boron ion implantation and activation annealing such as laser annealing. Form.
  • the collector electrode 10 is formed on the lower surface of the p + -type collector layer 9. Thereby, the semiconductor device 100 according to the first embodiment is completed.
  • the n + type silicon substrate 16 is all ground, the strength of the wafer on which a semiconductor device such as an IGBT is formed is lowered, and there is a concern that the wafer may be cracked during the manufacturing. Therefore, it is preferable to design the chip thickness of the semiconductor device so that the n + -type silicon substrate 16 remains 2 ⁇ m or more with respect to the upper limit value of the grinding error. According to such a process, the cracking of the wafer can be reduced. In addition, since the n + -type silicon substrate 16 can be used as the n + -type first buffer layer 13, the number of manufacturing processes can be reduced.
  • the n-type impurity concentration of the buffer layer cannot be made lower than the substrate concentration by proton irradiation. Therefore, even if a low-concentration layer such as the n ⁇ -type back surface carrier accumulation layer 14 is formed near the n + -type first buffer layer 13 on the back surface by proton irradiation, the concentration cannot be sufficiently reduced.
  • the second embodiment it is possible to freely control the concentration of the back surface of the buffer layer each layer during the epitaxial growth, for example, the n - impurity concentration type backside carrier accumulation layer 14 n - -type drift layer 11 It can also be designed to be lower. As described above, the manufacturing method of the second embodiment also has an effect of improving the degree of freedom in designing the impurity concentration profile on the back surface.
  • the impurity concentration of each film such as the layer 14 can be made constant in each film, and the impurity concentration can be easily designed.
  • a semiconductor device is manufactured using a silicon substrate in which a desired impurity concentration profile is previously formed by epitaxial growth. This facilitates the production of a multilayered layer structure including the n ⁇ -type back surface carrier accumulation layer 14 without introducing a special device and a special process. Furthermore, by using the epitaxial growth method, it is possible to realize a concentration difference between intended semiconductor layers and a thickness of each intended layer, such as a stepped profile.
  • the remaining portion after grinding of the n + -type silicon substrate 16 as the n + -type first buffer layer 13 it is possible to reduce the number of epitaxial layers, the ion implantation process, and the laser annealing process, In addition, the strength of the substrate can be increased. This can improve the productivity and yield of semiconductor devices such as IGBTs.
  • the n - type second buffer layer 15 provided on the n ⁇ -type backside carrier storage layer 14 acts as a deep buffer layer structure that suppresses the extension of the depletion layer, so that the surge voltage can be further reduced.
  • the surge voltage suppression effect can be enhanced without increasing the thickness of the chip.
  • the manufacturing method according to the third embodiment of the present invention can solve the problem that has occurred when the semiconductor device 100 according to the first embodiment is manufactured. It has become. 10 to 14 are cross-sectional views of the semiconductor device in each step for explaining the manufacturing method according to the third embodiment.
  • an n ⁇ type silicon substrate 20 which is an n ⁇ type semiconductor substrate shown in FIG. 10 is prepared. Note that a part of the n ⁇ -type silicon substrate 20 becomes the n ⁇ -type back surface carrier accumulation layer 14 of FIG. 2 when the process described below is performed.
  • an n-type first epitaxial growth layer 21 and an n ⁇ -type second epitaxial growth layer 22 are sequentially formed on the upper surface of the n ⁇ -type silicon substrate 20.
  • the impurity concentration profile can be the stepped profile described in the first embodiment.
  • the n-type second buffer layer 15 and the n ⁇ -type drift layer 11 are sequentially formed on the upper surface of the n ⁇ -type silicon substrate 20 by epitaxial growth.
  • n ⁇ type drift layer 11 trench gate electrode 1, emitter electrode 4, n + type emitter layer 5, p type base layer 6, n type carrier storage layer 7, and interlayer insulating film 8 is formed.
  • the n ⁇ -type silicon substrate 20 is ground from the back surface side.
  • the n ⁇ type back surface carrier storage layer 14 is formed.
  • the thickness of the n ⁇ type silicon substrate 20 after grinding is preferably 3 ⁇ m or more.
  • phosphorus ion implantation and activation annealing such as laser annealing are performed on the lower surface (rear surface) of the n ⁇ -type silicon substrate 20, that is, the lower surface of the n ⁇ -type rear surface carrier accumulation layer 14.
  • the n + -type first buffer layer 13 is formed.
  • boron ion implantation and activation annealing such as laser annealing are performed on the lower surface of the n + -type first buffer layer 13 to form the p + -type collector layer 9.
  • the collector electrode 10 is formed on the lower surface of the p + -type collector layer 9.
  • the n type impurity concentration of the n ⁇ type back surface carrier accumulation layer 14 of the completed semiconductor device is such that the n type impurity concentration of the n + type first buffer layer 13 and the impurity type of the n type second buffer layer 15 are as follows. Lower than concentration.
  • the number of epitaxial layers can be reduced and the strength of the substrate can be increased. This can improve the productivity and yield of semiconductor devices such as IGBTs.
  • the semiconductor device 100 according to the fourth embodiment of the present invention is the same as the cross-sectional configuration (FIG. 2) of the semiconductor device 100 according to the first embodiment except for the impurity concentration profile.
  • constituent elements that are the same as or similar to the constituent elements described above are assigned the same reference numerals, and different constituent elements are mainly described.
  • FIG. 15 is a diagram showing an impurity concentration profile along the line A-A ′ in FIG. 2, that is, a net doping concentration profile.
  • the n ⁇ -type back surface carrier accumulation layer 14 has the lowest n-type impurity concentration among the four semiconductor layers described above.
  • the n ⁇ -type drift layer 11 has the lowest n-type impurity concentration among the four semiconductor layers described above.
  • the n type impurity concentration of the n ⁇ type backside carrier storage layer 14 is higher than the n type impurity concentration of the n + type first buffer layer 13 and the n type impurity concentration of the n type second buffer layer 15. Low.
  • the n ⁇ type drift layer 11 can be made lower than the impurity concentration of the n ⁇ type back surface carrier accumulation layer 14. Thereby, it is possible to enhance the function of the deep buffer layer that moderates the extension of the depletion layer extending to the n ⁇ -type backside carrier storage layer 14 at the time of turn-off, that is, the function of relaxing the extension of the depletion layer. Thereby, a surge voltage can be suppressed.
  • FIG. 16 is a schematic cross-sectional view showing the configuration of the semiconductor device 100 according to the fifth embodiment of the present invention.
  • constituent elements that are the same as or similar to the constituent elements described above are assigned the same reference numerals, and different constituent elements are mainly described.
  • the semiconductor device 100 includes the n + -type first buffer layer 13, the n ⁇ -type back surface carrier accumulation layer 14, the n-type second buffer layer 15, and the n ⁇ -type drift layer 11.
  • the semiconductor device 100 according to the fifth embodiment instead of these, the n ⁇ -type first back surface carrier accumulation layer 23 as the first semiconductor layer, the n-type second buffer layer 15 as the second semiconductor layer, the third The semiconductor device includes an n ⁇ type second back surface carrier accumulation layer 24 that is a semiconductor layer, an n ⁇ type drift layer 11 that is a fourth semiconductor layer, and an n + type first buffer layer 13 that is a fifth semiconductor layer.
  • the n ⁇ -type first back surface carrier accumulation layer 23, the n-type second buffer layer 15, the n ⁇ type second back surface carrier accumulation layer 24, and the n ⁇ type drift layer 11 are stacked from the bottom to the top.
  • the n + -type first buffer layer 13 is disposed between the n ⁇ -type first back surface carrier accumulation layer 23 and the p + -type collector layer 9.
  • the n ⁇ type first back surface carrier storage layer 23, the n type second buffer layer 15, the n ⁇ type second back surface carrier storage layer 24, the n ⁇ type drift layer 11, and the n + type first buffer layer. 13 may be collectively referred to as “five semiconductor layers”.
  • FIG. 17 is a diagram showing an impurity concentration profile along the line A-A ′ of FIG. 16, that is, a net doping concentration profile.
  • the n-type impurity concentration of one of the semiconductor layers of the n-type second buffer layer 15 and the n ⁇ -type second back surface carrier accumulation layer 24 is determined by the semiconductor layer adjacent to the upper direction of the one semiconductor layer, and The n-type impurity concentration of each of the semiconductor layers adjacent in the downward direction of the one semiconductor layer is lower.
  • the one semiconductor layer is the n ⁇ type second back surface carrier accumulation layer 24, and the n ⁇ type second back surface carrier accumulation layer 24 has an n type impurity concentration adjacent to the upper direction.
  • the n ⁇ -type drift layer 11 and the n-type second buffer layer 15 adjacent in the lower direction are lower than the n-type impurity concentration.
  • the n ⁇ type second back surface carrier accumulation layer 24 has the lowest n-type impurity concentration among the five semiconductor layers described above.
  • the n type impurity concentration of the n ⁇ type first back surface carrier accumulation layer 23 is higher than the n type impurity concentration of the n type second buffer layer 15 and the n type impurity concentration of the n + type first buffer layer 13. Low.
  • the net doping concentration profiles of the five semiconductor layers are step-like profiles.
  • the hydrogen atom concentration contained in the n ⁇ type second back surface carrier accumulation layer 24, the n ⁇ type drift layer 11 adjacent in the upward direction, and the n type second buffer layer 15 adjacent in the downward direction The hydrogen atom concentration contained in n is equivalent.
  • the standard deviation of the hydrogen concentration in the chip depth direction of the entire five semiconductor layers and the standard deviation of the hydrogen concentration in the chip depth direction of each of the five semiconductor layers are the chip depth of the n ⁇ type drift layer 11. It is not more than 3 times the standard deviation of the hydrogen ion concentration in the vertical direction.
  • FIG. 18 is a cross-sectional view of the semiconductor device in the first step for explaining the manufacturing method according to the fifth embodiment.
  • an n + type silicon substrate 16 that is an n + type semiconductor substrate shown in FIG. 18 is prepared. A part of the n + type silicon substrate 16 finally becomes the n + type first buffer layer 13 of FIG.
  • Epitaxial growth layer 26 is formed in order. That is, on the upper surface of the n + -type silicon substrate 16, the n ⁇ -type first back surface carrier storage layer 23, the n-type second buffer layer 15, the n ⁇ ⁇ type second back surface carrier storage layer 24, and the n ⁇ type drift layer 11 are provided. Form in order. Then, the same steps as in FIGS. 6 to 9 described in the second embodiment are performed on the structure of FIG. Thus, the semiconductor device 100 according to the fifth embodiment having the n ⁇ type first back surface carrier storage layer 23 and the n ⁇ type second back surface carrier storage layer 24, that is, the two-stage back surface carrier storage layer is completed.
  • the semiconductor device including the two-stage back surface carrier storage layer has been described.
  • a semiconductor device including three or more back surface carrier storage layers has the same effect as described above.
  • the manufacturing method described in the fifth embodiment is the same as the manufacturing method according to the second embodiment.
  • the manufacturing method is not limited to this.
  • the manufacturing method according to the third embodiment may be the same. .
  • FIG. 19 is a cross-sectional view of the semiconductor device in the first step for explaining the manufacturing method according to the fifth embodiment.
  • an n ⁇ type silicon substrate 20 which is an n ⁇ type semiconductor substrate shown in FIG. 19 is prepared. A part of the n ⁇ -type silicon substrate 20 finally becomes the n ⁇ -type first back surface carrier accumulation layer 23 of FIG.
  • an n type first epitaxial growth layer 21, an n ⁇ type second epitaxial growth layer 27, and an n ⁇ type third epitaxial growth layer 28 are formed in this order on the upper surface of the n ⁇ type silicon substrate 20. That is, on the upper surface of the n ⁇ type silicon substrate 20, the n type second buffer layer 15, the n ⁇ type second back surface carrier accumulation layer 24, and the n ⁇ type drift layer 11 are formed in this order. Then, the same steps as in FIGS. 10 to 14 described in the third embodiment are performed on the structure of FIG. Thus, the semiconductor device 100 according to the fifth embodiment having the n ⁇ type first back surface carrier storage layer 23 and the n ⁇ type second back surface carrier storage layer 24, that is, the two-stage back surface carrier storage layer is completed.
  • the number of epitaxial layers can be reduced as compared with the manufacturing method described in the fifth embodiment, so that the productivity of the semiconductor device is improved.
  • the productivity of the semiconductor device is improved.
  • FIG. 20 is a schematic cross-sectional view showing the configuration of the semiconductor device 100 according to the sixth embodiment of the present invention.
  • constituent elements that are the same as or similar to the constituent elements described above are assigned the same reference numerals, and different constituent elements are mainly described.
  • the semiconductor device 100 according to the sixth embodiment is the same as the configuration of the fifth embodiment except for the n ⁇ -type first back surface carrier accumulation layer 23.
  • the semiconductor device 100 according to the sixth embodiment includes an n + -type first buffer layer 13 that is a first semiconductor layer, an n-type second buffer layer 15 that is a second semiconductor layer, and an n ⁇ that is a third semiconductor layer.
  • a mold back surface carrier accumulation layer 29 and an n ⁇ type drift layer 11 as a fourth semiconductor layer are provided.
  • the n + -type first buffer layer 13, the n-type second buffer layer 15, the n ⁇ type back surface carrier accumulation layer 29, and the n ⁇ type drift layer 11 are collectively referred to as “four semiconductor layers”. Sometimes.
  • FIG. 21 is a diagram showing an impurity concentration profile along the line A-A ′ of FIG. 21, that is, a net doping concentration profile.
  • the n-type impurity concentration of one of the semiconductor layers of the n-type second buffer layer 15 and the n ⁇ type backside carrier storage layer 29 is such that the semiconductor layer adjacent above the one semiconductor layer and the one Lower than the n-type impurity concentration of each of the semiconductor layers adjacent in the downward direction of the semiconductor layer.
  • the one semiconductor layer is the n ⁇ type back surface carrier storage layer 29, and the n ⁇ type impurity concentration of the n ⁇ type back surface carrier storage layer 29 is the n ⁇ type adjacent in the upward direction. It is lower than the n-type impurity concentration of each of the drift layer 11 and the n-type second buffer layer 15 adjacent in the downward direction.
  • the n ⁇ type back surface carrier accumulation layer 29 has the lowest n type impurity concentration among the above-described four semiconductor layers.
  • the n type impurity concentration of the n + -type first buffer layer 13 is higher than the n type impurity concentration of the n-type second buffer layer 15.
  • the net doping concentration profiles of the four semiconductor layers are step-like profiles.
  • the hydrogen atom concentration contained in the n ⁇ type backside carrier accumulation layer 29 is set to n of the n ⁇ type drift layer 11 adjacent in the upward direction and the n type second buffer layer 15 adjacent in the downward direction.
  • the contained hydrogen atom concentration is equivalent.
  • the standard deviation of the hydrogen concentration in the chip depth direction of the entire four semiconductor layers and the standard deviation of the hydrogen concentration in the chip depth direction of each of the four semiconductor layers are the chip depth of the n ⁇ type drift layer 11. It is not more than 3 times the standard deviation of the hydrogen ion concentration in the vertical direction.
  • the impurity concentration of the upper and lower semiconductor layers (n-type second buffer layer 15, n ⁇ -type drift layer 11) in contact with the n ⁇ type back surface carrier accumulation layer 29 according to the sixth embodiment is the same as the n concentration according to the first embodiment. It is lower than the impurity concentration of the upper and lower semiconductor layers (n + -type first buffer layer 13 and n-type second buffer layer 15) in contact with the -type back surface carrier storage layer 14 (FIG. 2). Therefore, according to the sixth embodiment, in the heating process in the semiconductor device manufacturing process, the impurity concentration of the n ⁇ type back surface carrier accumulation layer 29 increases due to the diffusion of impurities from the upper and lower layers. Can be suppressed. Thereby, it can suppress that the carrier storage effect of a carrier storage layer is lost.
  • the material of each of the four semiconductor layers or the material of each of the five semiconductor layers is silicon.
  • the material of these semiconductor layers is not limited to silicon, and may be a wide band gap semiconductor such as gallium nitride, silicon carbide, aluminum nitride, diamond, and gallium oxide.
  • the semiconductor device 100 has been described by taking a trench gate type IGBT as an example, but the same effect can be obtained even if it is a planar gate type IGBT. Further, it can also be applied to reverse conducting IGBT (RC-IGBT).
  • 3 gate electrode 5 n + type emitter layer, 6 p type base layer, 9 p + type collector layer, 10 collector electrode, 11 n ⁇ type drift layer, 13 n + type first buffer layer, 14 n ⁇ type back surface carrier Storage layer, 15 n type second buffer layer, 16 n + type silicon substrate, 20 n ⁇ type silicon substrate, 23 n ⁇ type first back surface carrier storage layer, 24 n ⁇ type second back surface carrier storage layer, 29 n - type back surface carrier accumulation layer.

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Abstract

ＩＧＢＴなどの半導体装置の厚みを増加させずに、ターンオフ時におけるサージ電圧を抑制可能な技術を提供することを目的とする。半導体装置は、第１半導体層から第４半導体層の順に積層された、それぞれが第１導電型を有する第１から第４半導体層を備え、ベース層、エミッタ層、ゲート電極、コレクタ層、及び、コレクタ電極をさらに備える。第２半導体層は、第１から第４半導体層の中で第１導電型の不純物濃度が最も低く、第３半導体層の第１導電型の不純物濃度は、第４半導体層の第１導電型の不純物濃度よりも高い。

Description

半導体装置及びその製造方法
　本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体装置、及び、その製造方法に関する。
　産業、自動車、電鉄などの身の回りの様々な場所で用いられるインバータは、ＩＧＢＴが搭載されたパワーモジュールなどによって制御されている。このインバータの省エネルギー化には電力制御を担うＩＧＢＴにおける電力損失の低減が不可欠である。これまで、ＩＧＢＴの飽和電圧の改良とスイッチング損失の低減とを両立させるために、ＩＧＢＴチップの薄厚化が進められてきた。チップの厚みは逆方向耐圧とトレードオフとなるが、これを両立させる構造としてＦＳ（Field Stop）型のＩＧＢＴが採用されている。ＦＳ型ＩＧＢＴにおいてはチップ裏面のｎ－型ドリフト層の下部に当該ドリフト層よりも不純物濃度が高いｎ型バッファ層が設けられる。このような構成によれば、ＩＧＢＴのオフ状態時において空乏層が、チップ裏面のｐ＋型コレクタ層に到達することを抑制している。
　さて近年、ＩＧＢＴの薄厚化が進展しており、これに伴って生じる、ターンオフ時のサージ電圧及び電圧発振が問題となっている。これらの問題は、ターンオフ期間中にドリフト層内のキャリアが枯渇して電流が急減することに起因する。
　この問題を解決するために、例えば特許文献１の技術のように、ｎ型バッファ層をＩＧＢＴの膜厚方向に比較的厚くすることで、電圧に対する空乏層伸長の割合を緩やかにすることが提案されている。なお、以下では膜厚方向に幅の広いバッファ層を「深いバッファ層」と呼ぶ。
　また、特許文献２には、ｎ型バッファ層とｐ＋型コレクタ層との間に低不純物濃度層を配設する構成が提案されている。このような構成によれば、導通状態時にホールが低不純物濃度層に蓄積され、ターンオフ時に当該ホールがドリフト層に供給されることから、キャリアの急激な枯渇を抑制することが可能である。
特開２０１５－１７９７２０号公報 特開２００２－３０５３０５号公報
　ＩＧＢＴのターンオフ時におけるサージ電圧を抑制するためには、特許文献１の技術のように、深いバッファ層内の不純物濃度を増加させることが有効である。しかしながら、深いバッファ層内の不純物量を増加させると、ＩＧＢＴの耐圧が低下するため、深いバッファ層の厚みの増加や高不純物濃度化には限界がある。
　以上のように、ＩＧＢＴの薄厚化を過度に進めた構成では、深いバッファ層を設けるだけでは十分なサージ電圧抑制効果が得られない場合がある。また、特許文献２の技術のように、ｎ型バッファ層とｐ＋型コレクタ層との間に低不純物濃度層を配設した構成では、低不純物濃度層には空乏層が広がらないため、耐圧保持の効果が得られない。このため、低不純物濃度層の分だけＩＧＢＴの厚みが増加し、導通損失が増加してしまうという問題があった。
　そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ＩＧＢＴなどの半導体装置の厚みを増加させずに、ターンオフ時におけるサージ電圧を抑制可能な技術を提供することを目的とする。
　本発明に係る半導体装置は、第１半導体層から第４半導体層の順に積層された、それぞれが第１導電型を有する第１から第４半導体層を備え、前記積層の順方向及びその逆方向をそれぞれ第１方向及び第２方向とし、前記第４半導体層の前記第１方向を向く表面側に配設された、第２導電型を有するベース層と、前記ベース層の前記第１方向を向く表面に選択的に配設された、第１導電型を有するエミッタ層と、前記ベース層にチャネルを形成可能なゲート電極と、前記第１半導体層の前記第２方向側に配設された、第２導電型を有するコレクタ層と、前記コレクタ層の前記第２方向を向く表面に配設されたコレクタ電極とをさらに備え、前記第２半導体層及び前記第３半導体層のいずれか一方の半導体層の第１導電型の不純物濃度は、前記一方の半導体層の前記第１方向に隣接する半導体層、及び、前記一方の半導体層の前記第２方向に隣接する半導体層のそれぞれの第１導電型の不純物濃度よりも低く、前記一方の半導体層に含まれる水素原子濃度と、前記一方の半導体層の前記第１方向に隣接する半導体層、及び、前記一方の半導体層の前記第２方向に隣接する半導体層のそれぞれに含まれる水素原子濃度とが同等である。
　本発明によれば、第２半導体層及び第３半導体層のいずれか一方の半導体層の第１導電型の不純物濃度は、一方の半導体層の第１方向に隣接する半導体層、及び、一方の半導体層の第２方向に隣接する半導体層のそれぞれの第１導電型の不純物濃度よりも低い。このような構成によれば、ＩＧＢＴなどの半導体装置の厚みを増加させずに、ターンオフ時におけるサージ電圧を抑制することができる。
　本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
関連半導体装置の構成を示す断面模式図である。 実施の形態１に係る半導体装置の構成を示す断面模式図である。 実施の形態１に係る半導体装置の不純物濃度プロファイルを示す図である。 実施の形態１に係る半導体装置の変形例の不純物濃度プロファイルを示す図である。 実施の形態２に係る製造方法を説明するための断面模式図である。 実施の形態２に係る製造方法を説明するための断面模式図である。 実施の形態２に係る製造方法を説明するための断面模式図である。 実施の形態２に係る製造方法を説明するための断面模式図である。 実施の形態２に係る製造方法を説明するための断面模式図である。 実施の形態３に係る製造方法を説明するための断面模式図である。 実施の形態３に係る製造方法を説明するための断面模式図である。 実施の形態３に係る製造方法を説明するための断面模式図である。 実施の形態３に係る製造方法を説明するための断面模式図である。 実施の形態３に係る製造方法を説明するための断面模式図である。 実施の形態４に係る半導体装置の不純物濃度プロファイルを示す図である。 実施の形態５に係る半導体装置の構成を示す断面模式図である。 実施の形態５に係る半導体装置の不純物濃度プロファイルを示す図である。 実施の形態５に係る製造方法を説明するための断面模式図である。 実施の形態５の変形例に係る製造方法を説明するための断面模式図である。 実施の形態６に係る半導体装置の構成を示す断面模式図である。 実施の形態６に係る半導体装置の不純物濃度プロファイルを示す図である。
　以下の説明において、ｎ及びｐは半導体の導電型を示す。また、ｎ－－は不純物濃度がｎ－よりも低濃度であることを示し、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
　また以下の説明において、後述する第１から第４半導体層の積層の順方向である第１方向を上方向とし、順方向の逆方向である第２方向を下方向とする。そして、上方向を向く表面を上面として記載し、下方向を向く表面を下面として記載する。加えて、以下の説明では、第１導電型はｎ，ｎ－，ｎ－－，ｎ＋であるとし、第２導電型はｐ，ｐ－，ｐ＋であるとして説明するが、これらが互いに逆であってもよい。
　＜関連半導体装置＞
　まず、本発明の実施の形態に係る半導体装置について説明する前に、これと関連する半導体装置（以下「関連半導体装置」と記す）について説明する。
　図１は、関連半導体装置の構成を示す断面模式図である。図１の例では、関連半導体装置はＦＳ型のＩＧＢＴである。半導体構造体２００は、例えばリンが低濃度にドープされたｎ－型のシリコンを含む基板に、ＦＺ（Floating Zone）法やＭＣＺ（Magneticfield applied CZ）法を行うことによって作製される。
　図１の関連半導体装置は、トレンチゲート電極１、エミッタ電極４、ｎ＋型エミッタ層５、ｐ型ベース層６、ｎ型キャリア蓄積層７、層間絶縁膜８、ｐ＋型コレクタ層９、コレクタ電極１０、ｎ－型ドリフト層１１、ｎ＋型バッファ層１２を備える。
　ｐ型ベース層６は、ｎ－型ドリフト層１１上面側に配設され、ｎ＋型エミッタ層５は、ｐ型ベース層６の上面に選択的に配設されている。図１のトレンチゲート電極１は、ｎ＋型エミッタ層５の上面からｎ－型ドリフト層１１まで達するトレンチ内壁に沿って配設されたゲート絶縁膜２と、ゲート絶縁膜２に囲まれるように埋設されたゲート電極３とを備える。ゲート電極３は、ゲート電圧が印加された場合に、ｎ＋型エミッタ層５とｎ－型ドリフト層１１との間を導通可能なチャネルを形成することが可能となっている。
　図１の関連半導体装置は、ｐ型ベース層６とｎ－型ドリフト層１１との間にｎ型キャリア蓄積層７を備えている。
　トレンチゲート電極１上、及び、ｎ＋型エミッタ層５の一部分上には、層間絶縁膜８が配設されている。そして、ｎ＋型エミッタ層５の残りの部分上、ｐ型ベース層６上、及び、層間絶縁膜８上にはエミッタ電極４が配設されている。
　ｎ－型ドリフト層１１の下面には、上から順に、ｎ＋型バッファ層１２、ｐ＋型コレクタ層９、及び、コレクタ電極１０が配設されている。ｎ＋型バッファ層１２は、ターンオフ時にｐ型ベース層６のｐｎ接合面からｎ－型ドリフト層１１中に広がる空乏層がｐ＋型コレクタ層９に到達するリーチスルーを抑制するために設けられている。
　さて従来、導通損失を低減させるために、ｎ－型ドリフト層１１の薄厚化が進められてきた。この薄厚化によってターンオフの高速化が可能になったが、ｎ－型ドリフト層１１中に広がった空乏層がｎ＋型バッファ層１２に衝突するようになった。このため、ｎ－型ドリフト層１１からの電子排出が抑制され、かつ、ｐ＋型コレクタ層９からのホール供給が抑制されるようになった。その結果、ｎ－型ドリフト層１１内のキャリアが急速に枯渇して、コレクタ電流が急減するようになった。そして、この急速なコレクタ電流の変化によって発生する大きなサージ電圧が、素子耐圧を超えたり、電圧波形において発振するノイズを発生させたりしてしまうことがあった。
　これを解決する手段として、ｎ－型ドリフト層１１として深いバッファ層を配設し、ターンオフ時において空乏層を緩やかに伸ばすことでｎ－型ドリフト層１１中のキャリア枯渇を抑制する手段が知られている。この手段では、深いバッファ層中の不純物濃度を増加させることで、サージ電圧を抑制する効果を増大させることができる。しかしながら、不純物濃度を増加させると素子耐圧が低下するため、サージ電圧を十分に抑制することができない場合があった。
　このような問題を解決するための構成として、ｎ＋型バッファ層１２とｐ＋型コレクタ層９との間に低不純物濃度層を配設する構成が考えられる。この構成によれば、導通状態時にホールが低不純物濃度層に蓄積され、ターンオフ時に当該ホールがｎ－型ドリフト層１１に供給されることから、キャリアの急激な枯渇を抑制することが可能である。しかしながら、低不純物濃度層には空乏層が広がらないため、耐圧保持の効果が得られない。このため、低不純物濃度層の分だけ関連半導体装置のチップの厚みが増加し、導通損失が増加してしまう。これに対し、以下で説明するように、本発明の実施の形態に係る半導体装置では、半導体装置の厚みを増加させずに、ターンオフ時におけるサージ電圧を抑制することが可能となっている。
　＜実施の形態１＞
　図２は、本発明の実施の形態１に係る半導体装置１００の構成を示す断面模式図である。図２の例では、半導体装置１００は、関連半導体装置と同様にＦＳ型のＩＧＢＴである。半導体装置１００は、図１の関連半導体装置の構成要素のうちｎ＋型バッファ層１２をｎ＋型第１バッファ層１３、ｎ－型裏面キャリア蓄積層１４、ｎ型第２バッファ層１５に置き換えた構成と同様である。以下、本実施の形態１で説明する構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
　半導体装置１００は、第１半導体層であるｎ＋型第１バッファ層１３と、第２半導体層であるｎ－型裏面キャリア蓄積層１４と、第３半導体層であるｎ型第２バッファ層１５と、第４半導体層であるｎ－型ドリフト層１１とを備える。これらｎ＋型第１バッファ層１３、ｎ－型裏面キャリア蓄積層１４、ｎ型第２バッファ層１５、ｎ－型ドリフト層１１は、下から上に順に積層されている。以下の説明では、ｎ＋型第１バッファ層１３、ｎ－型裏面キャリア蓄積層１４、ｎ型第２バッファ層１５、ｎ－型ドリフト層１１を、まとめて「４つの半導体層」と記すこともある。
　半導体装置１００は、関連半導体装置と同様に、トレンチゲート電極１、エミッタ電極４、ｎ＋型エミッタ層５、ｐ型ベース層６、ｎ型キャリア蓄積層７、層間絶縁膜８、ｐ＋型コレクタ層９、コレクタ電極１０を備える。
　ｐ型ベース層６は、ｎ－型ドリフト層１１上面側に配設され、ｎ＋型エミッタ層５は、ｐ型ベース層６の上面に選択的に配設される。ｐ型ベース層６にチャネルを形成可能なトレンチゲート電極１は、ｎ＋型エミッタ層５の上面からｎ－型ドリフト層１１まで達するように配設され、ゲート電極３は、ゲート電圧が印加された場合に、ｎ＋型エミッタ層５とｎ－型ドリフト層１１との間を導通可能なチャネルを形成することが可能となっている。そして、ｐ＋型コレクタ層９は、ｎ＋型第１バッファ層１３の下方向側に配設され、コレクタ電極１０は、ｐ＋型コレクタ層９の下面に配設されている。
　なお、図２の半導体装置１００は、ｐ型ベース層６とｎ－型ドリフト層１１との間にｎ型キャリア蓄積層７を備えているが、このｎ型キャリア蓄積層７は必須ではない。
　図３は、図２のＡ－Ａ’線における不純物濃度プロファイル、つまりネットドーピング濃度のプロファイルを示す図である。
　ｎ－型裏面キャリア蓄積層１４及びｎ型第２バッファ層１５のいずれか一方の半導体層のｎ型の不純物濃度は、上記一方の半導体層の上方向に隣接する半導体層、及び、上記一方の半導体層の下方向に隣接する半導体層のそれぞれのｎ型の不純物濃度よりも低い。
　例えば、上記一方の半導体層はｎ－型裏面キャリア蓄積層１４であり、ｎ－型裏面キャリア蓄積層１４のｎ型の不純物濃度は、上方向に隣接するｎ型第２バッファ層１５、及び、下方向に隣接するｎ＋型第１バッファ層１３のそれぞれのｎ型の不純物濃度よりも低い。そして、ｎ－型裏面キャリア蓄積層１４は、上述した４つの半導体層の中でｎ型の不純物濃度が最も低い。ｎ型第２バッファ層１５のｎ型の不純物濃度は、ｎ－型ドリフト層１１のｎ型の不純物濃度よりも高い。
　また例えば、上記一方の半導体層はｎ型第２バッファ層１５であっても構わない。この場合、図４に示すように、ｎ型第２バッファ層１５のｎ型の不純物濃度は、上方向に隣接するｎ－型ドリフト層１１、及び、下方向に隣接するｎ－型裏面キャリア蓄積層１４のそれぞれのｎ型の不純物濃度よりも低くなる。以下では、上記一方の半導体層はｎ－型裏面キャリア蓄積層１４であるとして説明する。
　本実施の形態１では、４つの半導体層のネットドーピング濃度のプロファイルは、階段状のプロファイルである。なお、階段状のプロファイルとは、濃度がほぼ一定である部分と、濃度の変化が急峻である部分とを有するプロファイルである。
　また、ｎ－型裏面キャリア蓄積層１４に含まれる水素原子濃度と、上方向に隣接するｎ型第２バッファ層１５、及び、下方向に隣接するｎ＋型第１バッファ層１３のそれぞれのｎに含まれる水素原子濃度とが同等である。ここで両者の水素原子濃度が同等とは、両者の領域の水素イオン濃度差が、検出限界以下であることを意味する。検出限界には、例えば、ノイズの３倍以下であるという一般的な定義が採用される。ここでは、４つの半導体層全体のチップ深さ方向における水素濃度の標準偏差、及び、４つの半導体層のそれぞれのチップ深さ方向における水素濃度の標準偏差が、ｎ－型ドリフト層１１のチップ深さ方向における水素イオン濃度の標準偏差の３倍以下である。
　ｎ－型裏面キャリア蓄積層１４の厚みの下限は、キャリア蓄積の効果が消滅しない範囲で決まり、例えば概ね０．５μｍである。ｎ－型裏面キャリア蓄積層１４の厚みの上限は例えば２０μｍである。ただし、ｎ－型裏面キャリア蓄積層１４の厚みの上限は、半導体装置１００の定格電圧が保持できるようにｎ型層のキャリアプロファイル全体は設計される必要がある。また、ターンオフ電圧のサージ抑制の観点から、空乏層の伸長を止めるために不純物面密度は高濃度であるほうが好ましい。このように設計されたｎ型層の不純物面密度を満たす範囲でｎ－型裏面キャリア蓄積層１４の厚み及び不純物濃度は、設計されることが好ましい。
　さらに、ターンオフ時に空乏層がｐ＋型コレクタ層９に到達するリーチスルーを防止するためには、ｎ＋型第１バッファ層１３の不純物濃度が高濃度であることがより好ましい。一方、ｎ＋型第１バッファ層１３の濃度が高濃度であると、導通状態におけるｐ＋型コレクタ層９からのホールの注入効率が低下する。ｐ＋型コレクタ層９からのホールの注入効率の低下は、オン電圧の増加や、ｐ＋型コレクタ層９の濃度ばらつきによるオン電圧ばらつきの増加、ターンオフ時の裏面電界の増加による半導体装置１００の信頼性の低下を招く。そのため、ｐ＋型コレクタ層９の不純物濃度ピークとｎ＋型第１バッファ層１３の不純物濃度ピークとの比は適切に決定される必要がある。具体的には、当該比は１０以上であることが好ましい。このような濃度比で設計を行うことにより、リーチスルーの抑制とホール注入効率の維持とを両立させることができる。また、上述したように、ｎ型層の厚みと耐圧とで規定される不純物面密度の上限を超過しないように、ｎ型層全体の濃度プロファイルは設計される必要がある。
　さらに、ｎ型第２バッファ層１５は、ｎ－型裏面キャリア蓄積層１４中へのホールを閉じ込める効果と、ターンオフ時に表面から伸長する空乏層の拡がりを抑制する効果とを有する。このため、ｎ型第２バッファ層１５の不純物濃度はｎ－型裏面キャリア蓄積層１４の不純物濃度よりも十分に高濃度であることが求められる。具体的には、ｎ型第２バッファ層１５不純物ピーク濃度とｎ－型裏面キャリア蓄積層１４の不純物ピーク濃度との濃度比は３以上であることが好ましく、１０以上であることがより好ましい。このような不純物濃度プロファイルの設計を行うことにより、裏面でのホールの枯渇を抑制しつつ、空乏層の広がりを抑制することができる。
　＜実施の形態１のまとめ＞
　本実施の形態１に係る半導体装置１００の構成によれば、導通状態時において、ｐ＋型コレクタ層９から注入されたホールの一部がｎ－型裏面キャリア蓄積層１４に溜まる。そしてターンオフ時において、ｐ型ベース層６のｐｎ接合面などの上側のｐｎ接合面からの空乏層が、ｎ－型ドリフト層１１中を伸長する。この際、本実施の形態１の半導体装置１００では、ｎ－型裏面キャリア蓄積層１４によってホールの一部が留まっていた効果によって、残存キャリアの量が関連半導体装置よりも多くなるため、ｎ－型ドリフト層１１中のキャリアの枯渇を遅らせることができる。これにより、ターンオフ期間中にコレクタ電流の急減を抑制することができ、電流の急減に伴って生じるサージ電圧を低減することができる。
　また、ｎ－型裏面キャリア蓄積層１４上に設けたｎ型第２バッファ層１５は、空乏層の伸長を抑制する深いバッファ層構造として作用するため、サージ電圧をさらに低減することができる。以上のようにｎ－型裏面キャリア蓄積層１４及びｎ型第２バッファ層１５を設けることで、チップの厚みを増加させずにサージ電圧抑制効果を高めることができる。これにより、ＩＧＢＴなどの半導体装置に過電圧が印加された際に生じていた不具合を抑制可能であり、かつ、ノイズを低減可能なパワーモジュールを提供することができる。
　＜実施の形態２＞
　従来、深いバッファ層構造を形成する方法として、いくつかの方法が提案されている。例えば、リンをイオン注入することで浅いｎ型バッファ層を形成した後、リンよりも拡散係数が大きいセレンや硫黄をイオン注入することで、深い箇所まで濃度勾配を有するバッファ層を形成する手法が知られている。しかしながら、セレンは一般的な半導体プロセスでは使用しないため、専用の高価なイオン注入装置が必要であり、また拡散炉などを使用した際に他のデバイスを汚染する懸念がある。さらに、一般的にセレンや硫黄は、イオン注入における飛程は１μｍ程度であるため、実施の形態１に係る半導体装置１００の層構造、つまりｎ－型裏面キャリア蓄積層１４を含み濃度が異なる多層の層構造を形成することは困難である。
　また、プロトン（Ｈ＋）を、加速エネルギー及びドーズ量を変化させながら多段階照射することで、多層の半導体層を形成する方法が知られている。しかしながら、プロトン照射にはサイクロトロンなどの加速器が必要であり、加速器の設置場所、つまり加速器の照射が可能な場所が限られるという問題がある。また、プロトンが通過した半導体領域には結晶欠陥が生じるため、ＩＧＢＴにおけるオフ状態時のリーク電流が増加してしまう。加えて、プロトン照射により形成される不純物濃度プロファイルはガウシアン分布型となる。このため、２段階にプロトンを照射して形成される２つのガウシアン分布の裾の領域を、低不純物濃度層として使用する場合には、低不純物濃度層が十分に低濃度化するように、２つのガウシアン分布のピーク同士を十分に離す必要がある。しかしながら、これを実現するために必要な、高加速電圧によるＩＧＢＴの下面（裏面）から深い位置へのプロトンの照射は、結晶欠陥をさらに増加させてしまうという問題がある。
　そこで、本発明の実施の形態２に係る製造方法は、実施の形態１に係る半導体装置１００の製造する際に生じていた問題を解決することが可能となっている。図５～図９は、本実施の形態２に係る製造方法を説明するための、各工程における半導体装置の断面図である。
　まず、図５に示すｎ＋型半導体基板であるｎ＋型シリコン基板１６を準備する。なお、ｎ＋型シリコン基板１６の一部は、以下で説明する工程を経た場合に図２のｎ＋型第１バッファ層１３となる。
　次に図５に示すように、ｎ＋型シリコン基板１６の上面に、ｎ－型第１エピタキシャル成長層１７、ｎ型第２エピタキシャル成長層１８、ｎ－型第３エピタキシャル成長層１９を順に形成する。エピタキシャル成長の基材となるｎ＋型シリコン基板１６の製造方法は任意であり、例えばＦＺ法、ＭＣＺ法、ＣＺ（Czochralski）法などを用いることができる。この基材及び基材上の各エピタキシャル成長層の濃度は、例えばリンやヒ素のドープ濃度を変化させることで制御することが可能である。このような本実施の形態２に係る製造方法によれば、関連半導体装置のプロトン照射と異なり、不純物濃度プロファイルを、実施の形態１で説明した階段状のプロファイルにすることができる。
　プロトン照射により形成される従来の深いバッファ層構造と、エピタキシャル成長により形成される本実施の形態２に係るバッファ層構造とについて、それら層構造の差異及び判別方法を下記で説明する。
　一般に単結晶シリコンにプロトンを照射した後に加熱処理を行うと、水素ドナーが形成されることが知られている。加熱処理に伴って照射欠陥が水素原子と結合することで、水素ドナーは形成されると考えられる。照射欠陥は、半導体装置のキャリアライフタイムを低下させ、オン抵抗を増加させたり、リーク電流を増加させたりするため、結晶欠陥はなるべく少ないことが好ましい。このため、高温での熱処理が必要である。
　しかしながら、一般的にはプロトン照射は、半導体装置のおもて面側（図２の上側）の構造を作製した後に実施される。半導体装置のおもて面構造へのダメージを防止するために、プロトン照射後の熱処理の温度は、例えば４００℃以下に制限される。このため、結晶欠陥は十分に回復されず、バッファ層領域内に空孔（Ｖ）、酸素（Ｏ）原子によるＶＯ複合欠陥や、水素（Ｈ）を加えたＶＯＨ複合欠陥が残留する。一方、本実施の形態２に係る製造方法では、エピタキシャル成長法を用いるので、おもて面構造の作製前に深いバッファ層を、ウエハ状態、かつ、ライフタイムを低下させる欠陥が抑制された状態で形成することができる。
　また一般的に、半導体装置の表面形成後、プロトン照射前に、半導体装置は裏面側から研削され、薄厚化される。この薄厚化によって、厚みのばらつきが１μｍから５μｍ程度発生する。このため、同一条件でプロトン照射を行うと、裏面キャリアプロファイルに厚みのばらつきと同程度の誤差が生じる。なお、プロトンのウエハへの照射深さは、アルミ箔などからなるアブソーバーで制御可能である。しかしながら、ウエハの研削誤差に応じてアブソーバーを交換することは生産効率を極めて低下させるため、アブソーバーを用いた裏面キャリアプロファイルの調整は困難であり、プロトン照射の工程で研削厚みの誤差を低減することはできない。以上の結果、プロトン照射で裏面に低不純物濃度層を形成しようとした場合には、表面から見た深さが半導体装置毎にばらつくこととなる。一方、本実施の形態２では、エピタキシャル成長によって予めｎ－型裏面キャリア蓄積層１４、ｎ＋型第１バッファ層１３、ｎ型第２バッファ層１５を形成するため、ｎ－型裏面キャリア蓄積層１４の表面側から見た不純物濃度層の深さを一定とすることができる。このため、製造におけるばらつきを抑制することができる。
　深いバッファ層が、プロトン照射によって形成されたか、それともエピタキシャル成長によって形成されたかの判別については、いくつかの手法が考えられる。例えばＤＬＴＳ（Deep Level Transient Spectroscopy）法を用いて、ＶＯ複合欠陥やＶＯＨ複合欠陥由来のピークが検出されるか否かで、製造方法を判別することができる。他の方法として、各バッファ層のｎ型不純物濃度のピーク位置に、異なる濃度の水素原子が残留するか否かで製造方法を判別することができる。例えば図２及び図３において、ｎ－型ドリフト層１１及びｎ型第２バッファ層１５のそれぞれに含まれる水素原子濃度を、例えばＳＩＭＳ（Secondary Ion Mass Spectrometry）法で測定する。そして、測定された両者の濃度が同等であればエピタキシャル成長によってバッファ層が形成されたと判断することができ、測定された両者の濃度が同等でなければプロトン照射によってバッファ層が形成されたと判断することができる。
　各層のｎ型の不純物濃度の大小関係としては、ｎ－型第１エピタキシャル成長層１７の不純物濃度が最も低く、ｎ型第２エピタキシャル成長層１８の不純物濃度が、ｎ－型第３エピタキシャル成長層１９の不純物濃度よりも高い。以上の工程によって、ｎ＋型シリコン基板１６の上面に、ｎ－型裏面キャリア蓄積層１４、ｎ型第２バッファ層１５、ｎ－型ドリフト層１１が順に、エピタキシャル成長によって形成される。
　続いて、図６に示すように、ｎ－型ドリフト層１１の上面に、トレンチゲート電極１、エミッタ電極４、ｎ＋型エミッタ層５、ｐ型ベース層６、ｎ型キャリア蓄積層７、及び、層間絶縁膜８を形成する。
　その後、図７に示すように、ｎ＋型シリコン基板１６をその裏面側から研削して、ｎ＋型シリコン基板１６の厚さを所定の厚さにする。なお、研削後、ｎ＋型シリコン基板１６をさらに高濃度化するために、例えばリンなどをイオン注入した後に、レーザーアニールなどで活性化を施してもよい。これにより、ｎ＋型第１バッファ層１３が形成される。
　さらに、図８に示すように、ｎ＋型第１バッファ層１３の下面（裏面）に、例えばボロンのイオン注入と、レーザーアニールなどの活性化アニールとを行うことによって、ｐ＋型コレクタ層９を形成する。
　最後に図９に示すように、ｐ＋型コレクタ層９の下面にコレクタ電極１０を製膜する。これにより、実施の形態１に係る半導体装置１００が完成する。
　ここで、ｎ＋型シリコン基板１６が全て研削された場合、ＩＧＢＴなどの半導体装置が形成されるウエハの強度は低下し、製造途中にウエハの割れが発生することが懸念される。そこで、ｎ＋型シリコン基板１６が研削誤差の上限値に対して２μｍ以上残存するように、半導体装置のチップの厚さは設計することが好ましい。このような工程によれば、ウエハの割れを低減することができる。加えて、ｎ＋型シリコン基板１６をｎ＋型第１バッファ層１３として活用できるため、製造工程の数を削減することができる。
　また、表面の製造工程後にプロトン照射によって深いバッファ層構造を形成しようとする場合、プロトン照射では、バッファ層のｎ型不純物濃度を基板の濃度以下にすることができない。そのため、プロトン照射によって、ｎ－型裏面キャリア蓄積層１４のような低濃度層を裏面のｎ＋型第１バッファ層１３近傍に形成しようとしても、十分に低濃度化させることができない。一方、本実施の形態２によれば、裏面のバッファ層各層の濃度をエピタキシャル成長時に自由に制御することができるため、例えばｎ－型裏面キャリア蓄積層１４の不純物濃度をｎ－型ドリフト層１１よりも低くなるように設計することもできる。このように、本実施の形態２の製造方法は、裏面の不純物濃度プロファイルの設計自由度を向上させる効果も有する。
　さらに、本実施の形態２の製造方法ではｎ－型裏面キャリア蓄積層１４、ｎ＋型第１バッファ層１３、ｎ型第２バッファ層１５をエピタキシャル成長法で形成したので、ｎ－型裏面キャリア蓄積層１４などの各膜の不純物濃度を各膜内で一定化でき、不純物濃度の設計が容易となる。加えて本実施の形態２の製造方法によれば、ｎ－型裏面キャリア蓄積層１４の厚さを例えば２０μｍなどのように比較的厚く形成することが容易であるため、ホール蓄積量を増加させること、及びその蓄積量を制御することに有利である。
　＜実施の形態２のまとめ＞
　本実施の形態２に係る製造方法によれば、所望の不純物濃度プロファイルを予めエピタキシャル成長により形成したシリコン基板を用いて、半導体装置を作製する。これにより、特殊な装置及び特殊なプロセスを導入することなく、ｎ－型裏面キャリア蓄積層１４を含む多層の層構造の作製を容易化することができる。さらに、エピタキシャル成長法を用いることで、階段状のプロファイルを実現することができるなど、意図する半導体層間の濃度差、及び、意図する各層の厚みを実現することができる。また、ｎ＋型シリコン基板１６の研削後の残部をｎ＋型第１バッファ層１３として用いることで、エピタキシャル層の段数、イオン注入工程、及び、レーザーアニール工程の削減を実現することができ、かつ、基板の強度を高めることができる。これによりＩＧＢＴなどの半導体装置の生産性及び歩留まりを向上させることができる。
　また、ｎ－型裏面キャリア蓄積層１４上に設けたｎ型第２バッファ層１５は、空乏層の伸長を抑制する深いバッファ層構造として作用するため、サージ電圧をさらに低減することができる。以上のようにｎ－型裏面キャリア蓄積層１４及びｎ型第２バッファ層１５を設けることで、チップの厚みを増加させずにサージ電圧抑制効果を高めることができる。これにより、ＩＧＢＴなどの半導体装置に過電圧が印加された際に生じていた不具合を抑制可能であり、かつ、ノイズを低減可能なパワーモジュールを提供することができる。
　＜実施の形態３＞
　本発明の実施の形態３に係る製造方法は、実施の形態２に係る製造方法と同様に、実施の形態１に係る半導体装置１００の製造する際に生じていた問題を解決することが可能となっている。図１０～図１４は、本実施の形態３に係る製造方法を説明するための、各工程における半導体装置の断面図である。
　まず、図１０に示すｎ－型半導体基板であるｎ－型シリコン基板２０を準備する。なお、ｎ－型シリコン基板２０の一部は、以下で説明する工程を経た場合に図２のｎ－型裏面キャリア蓄積層１４となる。
　そして図１０に示すように、ｎ－型シリコン基板２０の上面に、ｎ型第１エピタキシャル成長層２１、ｎ－型第２エピタキシャル成長層２２を順に形成する。このような本実施の形態３に係る製造方法によれば、不純物濃度プロファイルを、実施の形態１で説明した階段状のプロファイルにすることができる。以上の工程によって、ｎ－型シリコン基板２０の上面に、ｎ型第２バッファ層１５、ｎ－型ドリフト層１１が順に、エピタキシャル成長によって形成される。
　続いて、図１１に示すように、ｎ－型ドリフト層１１トレンチゲート電極１、エミッタ電極４、ｎ＋型エミッタ層５、ｐ型ベース層６、ｎ型キャリア蓄積層７、及び、層間絶縁膜８を形成する。
　その後、図１２に示すように、ｎ－型シリコン基板２０をその裏面側から研削する。これにより、ｎ－型裏面キャリア蓄積層１４が形成される。なお、研削後のｎ－型シリコン基板２０の厚みは、３μｍ以上であることが好ましい。
　それから、図１３に示すように、ｎ－型シリコン基板２０下面（裏面）、つまりｎ－型裏面キャリア蓄積層１４の下面に、例えばリンのイオン注入と、レーザーアニールなどの活性化アニールとを行うことによって、ｎ＋型第１バッファ層１３を形成する。そして、ｎ＋型第１バッファ層１３の下面に、例えばボロンのイオン注入と、レーザーアニールなどの活性化アニールとを行うことによって、ｐ＋型コレクタ層９を形成する。
　最後に図１４に示すように、ｐ＋型コレクタ層９の下面にコレクタ電極１０を製膜する。これにより、実施の形態１に係る半導体装置が完成する。このように完成した半導体装置のｎ－型裏面キャリア蓄積層１４のｎ型の不純物濃度は、ｎ＋型第１バッファ層１３のｎ型の不純物濃度、及び、ｎ型第２バッファ層１５の不純物濃度よりも低い。
　＜実施の形態３のまとめ＞
　先に説明した実施の形態２のようにｎ＋型シリコン基板１６の研削後の残部をｎ＋型第１バッファ層１３として用いる方法では、研削誤差によりｎ＋型第１バッファ層１３内の不純物量が大きく変動する。このため、ウエハ毎にＩＧＢＴなどの半導体装置の特性がばらつく原因となる。一方、本実施の形態３に係る製造方法によれば、ｎ－型シリコン基板２０を用いるため、研削厚みのばらつきに対する、ｎ＋型第１バッファ層１３内の不純物量のばらつきの影響を低減させることができる。さらに、ｎ－型シリコン基板２０の研削後の残部をｎ－型裏面キャリア蓄積層１４として用いることで、エピタキシャル層の段数などの削減、及び、基板の強度を高めることができる。これによりＩＧＢＴなどの半導体装置の生産性及び歩留まりを向上させることができる。
　＜実施の形態４＞
　本発明の実施の形態４に係る半導体装置１００は、不純物濃度プロファイルを除けば、実施の形態１に係る半導体装置１００の断面構成（図２）と同じである。以下、本実施の形態４で説明する構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
　図１５は、図２のＡ－Ａ’線における不純物濃度プロファイル、つまりネットドーピング濃度のプロファイルを示す図である。
　上述した図３の実施の形態１では、ｎ－型裏面キャリア蓄積層１４が、上述した４つの半導体層の中でｎ型の不純物濃度が最も低い。これに対して、図１５の本実施の形態４では、ｎ－型ドリフト層１１が、上述した４つの半導体層の中でｎ型の不純物濃度が最も低い。そして、ｎ－型裏面キャリア蓄積層１４のｎ型の不純物濃度は、ｎ＋型第１バッファ層１３のｎ型の不純物濃度、及び、ｎ型第２バッファ層１５のｎ型の不純物濃度よりも低い。
　＜実施の形態４のまとめ＞
　以上のような構成によれば、ｎ－型ドリフト層１１を、ｎ－型裏面キャリア蓄積層１４の不純物濃度よりも低くすることができる。これにより、ターンオフ時にｎ－型裏面キャリア蓄積層１４に伸びる空乏層の伸長を緩やかにする深いバッファ層の機能、つまり、空乏層の伸長を緩やかにする機能を高めることができる。これにより、サージ電圧を抑制することができる。
　＜実施の形態５＞
　図１６は、本発明の実施の形態５に係る半導体装置１００の構成を示す断面模式図である。以下、本実施の形態５で説明する構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
　実施の形態１に係る半導体装置１００では、ｎ＋型第１バッファ層１３、ｎ－型裏面キャリア蓄積層１４、ｎ型第２バッファ層１５、ｎ－型ドリフト層１１を備えていた。本実施の形態５に係る半導体装置１００では、これらの代わりに、第１半導体層であるｎ－型第１裏面キャリア蓄積層２３、第２半導体層であるｎ型第２バッファ層１５、第３半導体層であるｎ－－型第２裏面キャリア蓄積層２４、第４半導体層であるｎ－型ドリフト層１１、第５半導体層であるｎ＋型第１バッファ層１３を備える。
　ｎ－型第１裏面キャリア蓄積層２３、ｎ型第２バッファ層１５、ｎ－－型第２裏面キャリア蓄積層２４、ｎ－型ドリフト層１１は、下から上に積層されている。ｎ＋型第１バッファ層１３は、ｎ－型第１裏面キャリア蓄積層２３とｐ＋型コレクタ層９との間に配設されている。以下の説明では、ｎ－型第１裏面キャリア蓄積層２３、ｎ型第２バッファ層１５、ｎ－－型第２裏面キャリア蓄積層２４、ｎ－型ドリフト層１１、ｎ＋型第１バッファ層１３を、まとめて「５つの半導体層」と記すこともある。
　図１７は、図１６のＡ－Ａ’線における不純物濃度プロファイル、つまりネットドーピング濃度のプロファイルを示す図である。
　ｎ型第２バッファ層１５及びｎ－－型第２裏面キャリア蓄積層２４のいずれか一方の半導体層のｎ型の不純物濃度は、上記一方の半導体層の上方向に隣接する半導体層、及び、上記一方の半導体層の下方向に隣接する半導体層のそれぞれのｎ型の不純物濃度よりも低い。本実施の形態５では、上記一方の半導体層はｎ－－型第２裏面キャリア蓄積層２４であり、ｎ－－型第２裏面キャリア蓄積層２４のｎ型の不純物濃度は、上方向に隣接するｎ－型ドリフト層１１、及び、下方向に隣接するｎ型第２バッファ層１５のそれぞれのｎ型の不純物濃度よりも低い。
　そして、ｎ－－型第２裏面キャリア蓄積層２４は、上述した５つの半導体層の中でｎ型の不純物濃度が最も低い。ｎ－型第１裏面キャリア蓄積層２３のｎ型の不純物濃度は、ｎ型第２バッファ層１５のｎ型の不純物濃度、及び、ｎ＋型第１バッファ層１３のｎ型の不純物濃度よりも低い。本実施の形態５では、５つの半導体層のネットドーピング濃度のプロファイルは、階段状のプロファイルである。
　また、ｎ－－型第２裏面キャリア蓄積層２４に含まれる水素原子濃度と、上方向に隣接するｎ－型ドリフト層１１、及び、下方向に隣接するｎ型第２バッファ層１５のそれぞれのｎに含まれる水素原子濃度とが同等である。ここでは、５つの半導体層全体のチップ深さ方向における水素濃度の標準偏差、及び、５つの半導体層のそれぞれのチップ深さ方向における水素濃度の標準偏差が、ｎ－型ドリフト層１１のチップ深さ方向における水素イオン濃度の標準偏差の３倍以下である。
　＜製造方法＞
　図１８は、本実施の形態５に係る製造方法を説明するための、最初の工程における半導体装置の断面図である。
　まず、図１８に示すｎ＋型半導体基板であるｎ＋型シリコン基板１６を準備する。なお、ｎ＋型シリコン基板１６の一部は、最終的には図１６のｎ＋型第１バッファ層１３となる。
　そして図１８に示すように、ｎ＋型シリコン基板１６の上面に、ｎ－型第１エピタキシャル成長層１７、ｎ型第２エピタキシャル成長層１８、ｎ－－型第３エピタキシャル成長層２５、ｎ－型第４エピタキシャル成長層２６を順に形成する。つまり、ｎ＋型シリコン基板１６の上面に、ｎ－型第１裏面キャリア蓄積層２３、ｎ型第２バッファ層１５、ｎ－－型第２裏面キャリア蓄積層２４、ｎ－型ドリフト層１１を順に形成する。そして、図１８の構造に、実施の形態２で説明した図６～図９と同様の工程を行う。これにより、ｎ－型第１裏面キャリア蓄積層２３及びｎ－－型第２裏面キャリア蓄積層２４、つまり２段の裏面キャリア蓄積層を有する本実施の形態５に係る半導体装置１００が完成する。
　＜実施の形態５のまとめ＞
　複数の裏面キャリア蓄積層を有する本実施の形態５に係る半導体装置１００によれば、導通状態時において効率的にホールを蓄積することが可能となる。これにより、ターンオフ時におけるキャリアの枯渇をさらに増強することができ、ターンオフ時のサージ電圧をさらに抑制することができる。
　なお、本実施の形態５では、２段の裏面キャリア蓄積層を備える半導体装置について説明したが、３段以上の裏面キャリア蓄積層を備える半導体装置であっても、上述と同様の効果を有する。
　＜実施の形態５の変形例＞
　実施の形態５で説明した製造方法は、実施の形態２に係る製造方法と同様であったが、これに限ったものではなく、例えば実施の形態３に係る製造方法と同様であってもよい。
　図１９は、本実施の形態５に係る製造方法を説明するための、最初の工程における半導体装置の断面図である。
　まず、図１９に示すｎ－型半導体基板であるｎ－型シリコン基板２０を準備する。なお、ｎ－型シリコン基板２０の一部は、最終的には図１６のｎ－型第１裏面キャリア蓄積層２３となる。
　そして図１９に示すように、ｎ－型シリコン基板２０の上面に、ｎ型第１エピタキシャル成長層２１、ｎ－－型第２エピタキシャル成長層２７、ｎ－型第３エピタキシャル成長層２８を順に形成する。つまり、ｎ－型シリコン基板２０の上面に、ｎ型第２バッファ層１５、ｎ－－型第２裏面キャリア蓄積層２４、ｎ－型ドリフト層１１を順に形成する。そして、図１９の構造に、実施の形態３で説明した図１０～図１４と同様の工程を行う。これにより、ｎ－型第１裏面キャリア蓄積層２３及びｎ－－型第２裏面キャリア蓄積層２４、つまり２段の裏面キャリア蓄積層を有する本実施の形態５に係る半導体装置１００が完成する。
　以上のような本変形例によれば、実施の形態５で説明した製造方法よりも、一段のエピタキシャル層を減らすことができるため、半導体装置の生産性が向上する。なお、実施の形態５と同様に、本変形例において３段以上の裏面キャリア蓄積層を備える半導体装置を作製しても、上述と同様の効果を有する。
　＜実施の形態６＞
　図２０は、本発明の実施の形態６に係る半導体装置１００の構成を示す断面模式図である。以下、本実施の形態６で説明する構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
　本実施の形態６に係る半導体装置１００は、実施の形態５の構成のうちｎ－型第１裏面キャリア蓄積層２３を除いた構成と同様である。本実施の形態６に係る半導体装置１００は、第１半導体層であるｎ＋型第１バッファ層１３、第２半導体層であるｎ型第２バッファ層１５、第３半導体層であるｎ－－型裏面キャリア蓄積層２９、第４半導体層であるｎ－型ドリフト層１１を備える。以下の説明では、ｎ＋型第１バッファ層１３、ｎ型第２バッファ層１５、ｎ－－型裏面キャリア蓄積層２９、ｎ－型ドリフト層１１を、まとめて「４つの半導体層」と記すこともある。
　図２１は、図２１のＡ－Ａ’線における不純物濃度プロファイル、つまりネットドーピング濃度のプロファイルを示す図である。
　ｎ型第２バッファ層１５及びｎ－－型裏面キャリア蓄積層２９のいずれか一方の半導体層のｎ型の不純物濃度は、上記一方の半導体層の上方向に隣接する半導体層、及び、上記一方の半導体層の下方向に隣接する半導体層のそれぞれのｎ型の不純物濃度よりも低い。本実施の形態６では、上記一方の半導体層はｎ－－型裏面キャリア蓄積層２９であり、ｎ－－型裏面キャリア蓄積層２９のｎ型の不純物濃度は、上方向に隣接するｎ－型ドリフト層１１、及び、下方向に隣接するｎ型第２バッファ層１５のそれぞれのｎ型の不純物濃度よりも低い。
　そして、ｎ－－型裏面キャリア蓄積層２９は、上述した４つの半導体層の中でｎ型の不純物濃度が最も低い。ｎ＋型第１バッファ層１３のｎ型の不純物濃度は、ｎ型第２バッファ層１５のｎ型の不純物濃度よりも高い。本実施の形態６では、４つの半導体層のネットドーピング濃度のプロファイルは、階段状のプロファイルである。
　また、ｎ－－型裏面キャリア蓄積層２９に含まれる水素原子濃度と、上方向に隣接するｎ－型ドリフト層１１、及び、下方向に隣接するｎ型第２バッファ層１５のそれぞれのｎに含まれる水素原子濃度とが同等である。ここでは、４つの半導体層全体のチップ深さ方向における水素濃度の標準偏差、及び、４つの半導体層のそれぞれのチップ深さ方向における水素濃度の標準偏差が、ｎ－型ドリフト層１１のチップ深さ方向における水素イオン濃度の標準偏差の３倍以下である。
　＜実施の形態６のまとめ＞
　本実施の形態６に係るｎ－－型裏面キャリア蓄積層２９が接する上下の半導体層（ｎ型第２バッファ層１５、ｎ－型ドリフト層１１）の不純物濃度は、実施の形態１に係るｎ－型裏面キャリア蓄積層１４（図２）が接する上下の半導体層（ｎ＋型第１バッファ層１３、ｎ型第２バッファ層１５）の不純物濃度よりも低い。このため本実施の形態６によれば、半導体装置の製造プロセスにおける加熱工程において、ｎ－－型裏面キャリア蓄積層２９の不純物濃度が、上下の層からの不純物の拡散によって増加してしまうことを抑制することができる。これによりキャリア蓄積層のキャリア蓄積効果が失われることを抑制することができる。
　＜実施の形態１～６の変形例＞
　上記実施の形態１～６では、４つの半導体層のそれぞれの材料、または、５つの半導体層のそれぞれの材料がシリコンであるとして説明した。しかし、これらの半導体層の材料は、シリコンに限ったものではなく、例えば、窒化ガリウム、炭化珪素、窒化アルミニウム、ダイヤモンド、酸化ガリウム等のワイドバンドギャップ半導体であってもよい。また、半導体装置１００はトレンチゲート型のＩＧＢＴを例として説明したが、プレーナーゲート型のＩＧＢＴであっても同様の効果を得ることができる。また、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）などにも適用することができる。
　なお、本発明は、その発明の範囲内において、各実施の形態及び変形例を自由に組み合わせたり、各実施の形態及び変形例を適宜、変形、省略したりすることが可能である。
　本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
　３　ゲート電極、５　ｎ＋型エミッタ層、６　ｐ型ベース層、９　ｐ＋型コレクタ層、１０　コレクタ電極、１１　ｎ－型ドリフト層、１３　ｎ＋型第１バッファ層、１４　ｎ－型裏面キャリア蓄積層、１５　ｎ型第２バッファ層、１６　ｎ＋型シリコン基板、２０　ｎ－型シリコン基板、２３　ｎ－型第１裏面キャリア蓄積層、２４　ｎ－－型第２裏面キャリア蓄積層、２９　ｎ－－型裏面キャリア蓄積層。

Claims (10)

  1. 　第１半導体層から第４半導体層の順に積層された、それぞれが第１導電型を有する第１から第４半導体層を備え、
    　前記積層の順方向及びその逆方向をそれぞれ第１方向及び第２方向とし、
    　前記第４半導体層の前記第１方向を向く表面側に配設された、第２導電型を有するベース層と、
    　前記ベース層の前記第１方向を向く表面に選択的に配設された、第１導電型を有するエミッタ層と、
    　前記ベース層にチャネルを形成可能なゲート電極と、
    　前記第１半導体層の前記第２方向側に配設された、第２導電型を有するコレクタ層と、
    　前記コレクタ層の前記第２方向を向く表面に配設されたコレクタ電極と
    をさらに備え、
    　前記第２半導体層及び前記第３半導体層のいずれか一方の半導体層の第１導電型の不純物濃度は、前記一方の半導体層の前記第１方向に隣接する半導体層、及び、前記一方の半導体層の前記第２方向に隣接する半導体層のそれぞれの第１導電型の不純物濃度よりも低く、
    　前記一方の半導体層に含まれる水素原子濃度と、前記一方の半導体層の前記第１方向に隣接する半導体層、及び、前記一方の半導体層の前記第２方向に隣接する半導体層のそれぞれに含まれる水素原子濃度とが同等である、半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記一方の半導体層は前記第２半導体層であり、
    　前記第２半導体層は、前記第１から第４半導体層の中で第１導電型の不純物濃度が最も低く、
    　前記第３半導体層の第１導電型の不純物濃度は、前記第４半導体層の第１導電型の不純物濃度よりも高い、半導体装置。
  3. 　請求項１に記載の半導体装置であって、
    　前記一方の半導体層は前記第２半導体層であり、
    　前記第４半導体層は、前記第１から第４半導体層の中で第１導電型の不純物濃度が最も低い、半導体装置。
  4. 　請求項１に記載の半導体装置であって、
    　前記一方の半導体層の厚みが０．５μｍ以上２０μｍ以下である、半導体装置。
  5. 　請求項２または請求項３に記載の半導体装置の製造方法であって、
    　（ａ）一部が前記第１半導体層となる半導体基板の前記第１方向を向く表面に、前記第２から第４半導体層を順にエピタキシャル成長によって形成する工程と、
    　（ｂ）前記半導体基板を薄くする工程と
    を備える、半導体装置の製造方法。
  6. 　請求項２または請求項３に記載の半導体装置の製造方法であって、
    　（ａ）一部が前記第２半導体層となる半導体基板の前記第１方向を向く表面に、前記第３及び第４半導体層を順にエピタキシャル成長によって形成する工程と、
    　（ｂ）前記半導体基板を薄くする工程と、
    　（ｃ）前記工程（ｂ）の後、前記半導体基板の前記第２方向を向く表面に前記第１半導体層を形成する工程と
    を備える、半導体装置の製造方法。
  7. 　請求項１に記載の半導体装置であって、
    　前記第１半導体層と前記コレクタ層との間に配設された第１導電型の第５半導体層をさらに備え、
    　前記一方の半導体層は前記第３半導体層であり、
    　前記第３半導体層は、前記第１から第５半導体層の中で第１導電型の不純物濃度が最も低く、
    　前記第１半導体層の第１導電型の不純物濃度は、前記第２半導体層の第１導電型の不純物濃度、及び、前記第５半導体層の第１導電型の不純物濃度よりも低い、半導体装置。
  8. 　請求項１に記載の半導体装置であって、
    　前記一方の半導体層は前記第３半導体層であり、
    　前記第３半導体層は、前記第１から第４半導体層の中で第１導電型の不純物濃度が最も低く、
    　前記第１半導体層の第１導電型の不純物濃度は、前記第２半導体層の第１導電型の不純物濃度よりも高い、半導体装置。
  9. 　請求項１に記載の半導体装置であって、
    　前記コレクタ層の第２導電型の不純物濃度の最大値が、
    　前記第１半導体層の第１導電型の不純物濃度最大値の１０倍以上である、半導体装置。
  10. 　請求項１に記載の半導体装置であって、
    　前記一方の半導体層の前記第１方向に隣接する半導体層の第１導電型の不純物濃度の最大値が、
    　前記一方の半導体層の不純物濃度の第１導電型の最大値の３倍以上である、半導体装置。
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