JP2014007254A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】コレクタ層とベース層間に正孔を蓄積することによってオン抵抗を低減できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】第１導電型のコレクタ層と、コレクタ層上に配置された、第２導電型の第１の半導体層と、不純物濃度が第１の半導体層よりも高く、第１の半導体層上に接して配置された第２導電型の介在層と、第１の半導体層と対向して介在層上に配置された、不純物濃度が第１の半導体層と同等以下の第２導電型の第２の半導体層と、第２の半導体層上に接して配置された、第１導電型のベース層と、ベース層の上面の一部に埋め込まれた、第２導電型のエミッタ領域とを備え、介在層とベース層とが離間して配置されている。
【選択図】図１

Description

本発明は、ＩＧＢＴ構造を有する半導体装置及び半導体装置の製造方法に関する。

絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を中心に、制御信号増幅回路、電流・電圧・温度などに対する保護回路、及び還流用ダイオードなどが１つのパッケージに収められたＩＰＭ（Intelligent Power Module）と呼ばれる電子部品が広く普及している。ＩＧＢＴには、高い耐圧と低いオン抵抗が要求される。

このため、例えば、ベース層のコレクタ層に対向する面に密接して配置されたＮ型の半導体層をイオン注入と拡散により形成する方法が提案されている（例えば、特許文献１参照）。このＮ型の半導体層を配置することによってコレクタ層からベース層に向かう正孔（ホール）の移動を制限し、更に、介在層とドリフト層との界面近傍のドリフト層に正孔を蓄積することを目的としている。ドリフト層に正孔が蓄積されると、耐圧を下げることなくＩＧＢＴのオン抵抗が低減される。

特許第３２８８２１８号公報

しかしながら、コレクタ層からベース層に向かう正孔の移動を制限し、ドリフト層に正孔を蓄積することによってＩＧＢＴのオン抵抗を効果的に低減するためには、ＩＧＢＴを構成する各半導体層の構成や不純物濃度の分布を最適化する必要がある。

本発明は、コレクタ層とベース層間に正孔を蓄積することによってオン抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することを目的とする。

本発明の一態様によれば、（イ）第１導電型のコレクタ層と、（ロ）コレクタ層上に配置された、第２導電型の第１の半導体層と、（ハ）不純物濃度が第１の半導体層よりも高く、第１の半導体層上に接して配置された第２導電型の介在層と、（ニ）第１の半導体層と対向して介在層上に配置された、不純物濃度が第１の半導体層と同等以下の第２導電型の第２の半導体層と、（ホ）第２の半導体層上に接して配置された、第１導電型のベース層と、（ヘ）ベース層の上面の一部に埋め込まれた、第２導電型のエミッタ領域とを備え、介在層とベース層とが離間して配置されている半導体装置が提供される。

本発明の他の態様によれば、（イ）第１導電型のコレクタ層を形成するステップと、（ロ）コレクタ層上に第２導電型の第１の半導体層を形成するステップと、（ハ）第１の半導体層の上面の一部に選択的に第２導電型の不純物をイオン注入するステップと、（ニ）第１の半導体層上に、第１の半導体層と同等以下の不純物濃度の第２導電型の第２の半導体層を形成するステップと、（ホ）第２の半導体層の形成と同時又はそれ以後に、第１の半導体層にイオン注入された不純物を拡散させて第１の半導体層と第２の半導体層の間に介在層を形成するステップと、（ヘ）第２の半導体層上に接して第１導電型のベース層を形成するステップと、（ト）ベース層の上面の一部に選択的に第２導電型のエミッタ領域を形成するステップとを含む半導体装置の製造方法が提供される。

本発明によれば、コレクタ層とベース層間に正孔を蓄積することによって耐圧を確保しながらオン抵抗を低減できる半導体装置及び半導体装置の製造方法を提供できる。

本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。 本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。 本発明の実施形態に係る半導体装置の模式的な平面図の例である。 本発明の実施形態に係る半導体装置の模式的な平面図の他の例である。 本発明の実施形態の変形例に係る半導体装置の構造を示す模式的な断面図である。 本発明の実施形態の他の変形例に係る半導体装置の構造を示す模式的な断面図である。 本発明の実施形態の更に他の変形例に係る半導体装置の構造を示す模式的な断面図である。 本発明の実施形態の更に他の変形例に係る半導体装置の構造を示す模式的な断面図である。 本発明の実施形態の更に他の変形例に係る半導体装置の構造を示す模式的な断面図である。 図１３に示した半導体装置の模式的な平面図の例である。 図１４に示した半導体装置のXV−XV方向に沿った模式的な断面図である。 ＩＧＢＴの使用例を示す模式図である。 本発明の実施形態の更に他の変形例に係る半導体装置の構造を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の構成を示す模式的な平面図である。 本発明の実施形態に係る半導体装置の介在層の配置例を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の介在層の配置例を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の結晶欠陥層の配置例を示す模式的な断面図である。 本発明の実施形態に係る半導体装置の結晶欠陥層の配置例を示す模式的な断面図である。 本発明の他の実施形態に係る半導体装置の構造を示す模式的な断面図である。 本発明の他の実施形態に係る半導体装置の他の構造を示す模式的な断面図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施形態に係る半導体装置１は、図１に示すように、第１導電型のコレクタ層１１と、コレクタ層１１上に配置された第２導電型の第１の半導体層１３と、不純物濃度が第１の半導体層１３よりも高く、第１の半導体層１３上に接して配置された第２導電型の介在層１４と、第１の半導体層１３と対向して介在層１４上に配置された、不純物濃度が第１の半導体層１３と同等以下の第２導電型の第２の半導体層１５と、第２の半導体層１５上に接して配置された第１導電型のベース層１６と、ベース層１６の上面の一部に埋め込まれた第２導電型のエミッタ領域１７とを備える。図１に示したように、介在層１４とベース層１６とが離間して配置されている。以下では、第１導電型がＰ型、第２導電型がＮ型として説明する。

なお、後述するように、介在層１４は例えば以下のように形成される。即ち、介在層１４を配置する領域に不純物イオンを注入した後に、第２の半導体層１５を形成する工程又はそれ以後の工程において、不純物イオンが熱拡散されて介在層１４が形成される。このため、介在層１４の不純物濃度は、膜厚方向の両側、即ち第１の半導体層１３に隣接する領域と第２の半導体層１５に隣接する領域よりも、中心領域で高い。例えば、介在層１４の中心領域の不純物濃度は１×１０¹⁴〜１×１０¹⁶（／ｃｍ³）であり、介在層１４の両側の不純物濃度は１×１０¹³〜１×１０¹⁵（／ｃｍ³）である。介在層１４の膜厚は数μｍ程度である。

半導体装置１は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であり、図１に示した例は、トレンチゲート構造である。即ち、エミッタ領域１７の上面から延伸し、少なくともエミッタ領域１７及びベース層１６を貫通する溝が形成され、溝の内壁上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８を介して溝の内部に埋め込まれたゲート電極１９とを備える。つまり、ゲート電極１９は、ゲート絶縁膜１８を介してベース層１６と対向している。ゲート電極１９と対向するベース層１６の表面がチャネル領域２０である。

図１の半導体装置１では、コレクタ層１１と第１の半導体層１３間に、バッファ層１２が配置されている。バッファ層１２が配置された面と対向するコレクタ層１１の面に、コレクタ電極１０が配置されている。また、ゲート電極１９の上面には層間絶縁膜２５が配置され、層間絶縁膜２５上にエミッタ領域１７とベース層１６に接続するエミッタ電極３０が配置されている。

半導体装置１の動作について説明する。エミッタ電極３０とコレクタ電極１０間に所定のコレクタ電圧を印加し、エミッタ電極３０とゲート電極１９間に所定のゲート電圧を印加する。例えば、コレクタ電圧は３００Ｖ〜１６００Ｖ程度、ゲート電圧は１０Ｖ〜２０Ｖ程度である。このようにして半導体装置１をオン状態にすると、チャネル領域２０がＰ型からＮ型に反転してチャネルが形成される。形成されたチャネルを通過して、エミッタ電極３０から第２の半導体層１５、介在層１４を経由して電子が第１の半導体層１３に注入される。この注入された電子により、コレクタ層１１と第１の半導体層１３との間が順バイアスされ、コレクタ電極１０からコレクタ層１１、バッファ層１２を経由して正孔（ホール）が第１の半導体層１３、介在層１４、第２の半導体層１５、ベース層１６の順に移動する。更に電流を増やしていくと、コレクタ層１１からの正孔が増加し、ベース層１６の下方に正孔が蓄積される。この結果、伝導度変調によってオン抵抗が低下する。

半導体装置１では、第１の半導体層１３とベース層１６との間に、第１の半導体層１３よりも不純物濃度が高い介在層１４が配置されている。このため、コレクタ層１１から移動してきた正孔がベース層１６に流れ込むことが介在層１４によって制限される。そして、介在層１４と第１の半導体層１３との界面近傍の第１の半導体層１３に多くの正孔が蓄積される。その結果、半導体装置１では、コレクタ層１１とベース層１６間のドリフト領域における正孔の濃度が高くなり、オン抵抗が更に低下するという効果を奏する。

半導体装置１がオン状態からオフ状態になる場合には、ゲート電圧をエミッタ電圧と同じ接地電位又は逆バイアスとなるように制御してチャネル領域２０を消滅させる。これにより、エミッタ電極３０から第１の半導体層１３への電子の注入が停止し、コレクタ層１１から第１の半導体層１３への正孔の注入も停止する。コレクタ電極１０の電位がエミッタ電極３０よりも高いので、ベース層１６と第２の半導体層１５との界面から空乏層が広がっていくと共に、第１の半導体層１３に蓄積された正孔はエミッタ電極３０に抜けていく。

半導体装置１では、介在層１４をベース層１６から離間して配置することにより、コレクタ層１１からベース層１６に移動する正孔がベース層１６に到達し難い。このため、介在層１４と第１の半導体層１３との界面近傍における正孔の蓄積効果を高めることができる。

また、ゲート電極１９が埋め込まれた溝の底部付近の第２の半導体層１５の領域はコレクタ層１１から移動する正孔が蓄積しやすい。このため、介在層１４をベース層１６と離間して配置することにより、介在層１４と第１の半導体層１３との界面近傍、及び溝の底部近傍といったように、複数の場所で正孔を蓄積することができる。その結果、よりオン抵抗を低減することができる。

なお、一般的に、トレンチゲート構造のＩＧＢＴでは、空乏層が溝の底部よりも下まで広がると、溝の底部の角部が耐圧的に弱い箇所である。しかし、半導体装置１では、介在層１４の上面が、溝の底部よりも下方に位置している。つまり、介在層１４よりも不純物濃度の低い第２の半導体層１５内に溝の底部が位置しており、介在層１４内に溝の底部が位置している場合よりも、溝の底部近傍の空乏層が広がりやすい。このため、ゲート絶縁膜１８の破壊が抑制され、耐圧を向上することができる。

以上に説明したように、本発明の実施形態に係る半導体装置１では、隣接する第１の半導体層１３よりも不純物濃度が高い介在層１４が、ベース層１６と離間して配置されている。このため、介在層１４が障壁となってコレクタ層１１から移動した正孔がベース層１６に到達し難くなり、介在層１４と第１の半導体層１３との界面近傍に正孔が蓄積しやすい。その結果、耐圧の低下を抑制しつつ、オン抵抗を低減できる。したがって、半導体装置１によれば、コレクタ層１１とベース層１６間に正孔を蓄積することによってオン抵抗を低減できる半導体装置を実現できる。

図２〜図６を用いて、本発明の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。

図２に示すように、ｐ⁺型のシリコン基板などのコレクタ層１１上に、ｎ⁺型のバッファ層１２とｎ^-型の第１の半導体層１３をエピタキシャル成長により、順次形成する。

第１の半導体層１３の上面の一部に選択的にＮ型不純物をイオン注入する。具体的には、後述する活性部（セル領域）の外周側と活性部の角部を除いて、活性部となる領域のほぼ全面にＮ型不純物をイオン注入する。その後、ｎ^-型の第２の半導体層１５を第１の半導体層１３上に積層する。第２の半導体層１５及び／又はその後の層を形成する熱処理時の熱拡散によって、図３に示すように、ｎ⁺型の介在層１４が形成される。介在層１４の不純物源としては、比較的高速移動の不純物源としてのリン（Ｐ）を使用してもよいし、比較的低速移動の不純物源としてのヒ素（Ａｓ）を使用してもよい。ヒ素を不純物源とした場合には、膜厚が薄くて高不純物濃度の介在層１４を形成できる。或いは、リンとヒ素の両方を不純物源とする２重拡散によって介在層１４を形成してもよい。

図４に示すように、第２の半導体層１５上にＰ型のベース層１６を形成する。例えば、エピタキシャル成長法、又はイオン注入法と拡散を用いて、ベース層１６が形成される。次いで、図５に示すように、ベース層１６の上面の一部に、例えばイオン注入法と拡散を用いてｎ⁺型のエミッタ領域１７を形成する。

フォトリソグラフィ技術とエッチング技術を用いて、エミッタ領域１７上に開口部を有するマスクを用いて、エミッタ領域１７とベース層１６を貫通して、第２の半導体層１５に到達する溝を形成する。そして、溝の内壁にゲート絶縁膜１８を形成する。例えば、酸化シリコン（ＳｉＯ₂）膜を熱酸化法で形成する。その後、不純物を添加したポリシリコン膜を溝の内部に埋め込む。その後、化学機械研磨（ＣＭＰ）などの研磨工程によって、図６に示すようにベース層１６の表面を平坦化してゲート電極１９を形成する。

ゲート電極１９上に層間絶縁膜２５を形成した後、エミッタ領域１７とベース層１６に接続するエミッタ電極３０を層間絶縁膜２５上に形成する。そして、コレクタ層１１の裏面にコレクタ電極１０を形成することにより、図１に示した半導体装置１が完成する。

上記では、第２の半導体層１５の形成と同時に介在層１４を形成する方法を説明した。しかし、第２の半導体層１５を形成する工程よりも後の工程で、第１の半導体層１３にイオン注入された不純物を拡散させて第１の半導体層１３と第２の半導体層１５の間に介在層１４を形成してもよい。

また、既存の埋め込み層の形成方法や、エピタキシャル成長法、プロトンのドナー化の方法を用いて、介在層１４を形成してもよい。例えば、エミッタ電極３０を形成した後、コレクタ電極１０を形成する前にプロトンを打ち込み、ドナー化することで介在層１４を形成する。

半導体装置１では、介在層１４を第１の半導体層１３と第２の半導体層１５間の埋め込み層として形成する。これに対し、特許文献１で示すように、介在層１４を、ベース領域をイオン注入で形成する主面と同じ半導体基板の上面にイオン注入した直後にドライブ拡散することで形成する方法がある。しかし、介在層１４をベース領域を形成する主面と同じ主面にイオン注入して形成する方法では、不純物濃度分布が半導体基板の膜厚方向に正規分布となり、半導体基板の上面側の不純物濃度が高く、膜厚方向に不純物濃度が低くなっていく。介在層１４がこのような不純物濃度分布を有し、ベース層側の不純物濃度が高く、コレクタ層側の不純物密度が低い場合には、介在層１４の底部と第１の半導体層１３の上部との不純物濃度の差が小さく、半導体装置１がオン状態の時にコレクタ層１１から移動してきた正孔を介在層１４と第１の半導体層１３との界面近傍に蓄積する効果が十分に発揮されない。その結果、オン抵抗の低下は不十分である。

また、特許文献１に記載の方法で正孔の蓄積量を多くするために介在層１４の底部のＮ型不純物濃度を高くするためには、介在層１４を形成した段階で半導体基板の上面の不純物濃度を高くする必要がある。このため、後工程のＰ型のベース層１６を形成する際に、半導体基板上面側のベース層１６を形成する領域がＰ型に反転し難く、良好なデバイス特性が得られないおそれがある。

しかし、上記に説明したように半導体装置１では、埋め込み層として形成するのと同様な方法により介在層１４が形成される。このため、ベース領域をイオン注入で形成する主面と同じ半導体基板の上面からイオン注入により介在層１４を形成する場合と比べて、介在層１４の不純物濃度を高く設定し、更に良好なデバイス特性が得られるようにベース層１６の不純物濃度を決定することができる。

半導体装置１を上方から見た例を図７に示す。図７では、エミッタ電極３０及び層間絶縁膜２５の図示を省略している（以下の平面図において同様。）。図１は図７のI−I方向に沿った断面図である。図７に示すように、一般的にベース層１６とエミッタ領域１７は、ゲート電極１９が埋め込まれた溝に沿って形成されている。介在層１４は、活性領域が形成されるセル領域の外周側と外周の角部を除く全面に形成される。

また、図８の平面図に示すように、半導体装置１を上面から見て、溝の延伸方向に沿ってベース層１６とエミッタ領域１７が交互に配置されていてもよい。
＜変形例＞
図１に示した半導体装置１は、バッファ層１２がコレクタ層１１と第１の半導体層１３間に配置されている。しかし、図９に示すように、バッファ層１２は配置しなくてもよい。

ただし、バッファ層１２を配置することにより、コレクタ層１１から第１の半導体層１３に正孔が移動することを、ある程度制御することができる。つまり、介在層１４との界面近傍で第１の半導体層１３に蓄積される正孔の量を調整することができる。更に、バッファ層１２を配置することによって、半導体装置１のゲート・エミッタ間に接地電位又は逆バイアスが印加されて空乏層が生じたときに、空乏層がバッファ層１２を超えてコレクタ層１１に達することを防止することができる。

また、図１では、ゲート電極１９が埋め込まれた溝の底部よりも介在層１４の上面が下方に位置する例を示した。しかし、図１０に示すように、底部が介在層１４に達するように溝を形成することもできる。ただし、既に述べたように、ゲート絶縁膜１８の破壊を抑制し、半導体装置１の耐圧を向上させるためには、介在層１４の上面が溝の底部よりも下方に位置するほうが好ましい。

図１１に示すように、第１の半導体層１３とベース層１６との間に、複数の介在層１４が膜厚方向に沿って互いに離間して配置されていてもよい。介在層１４同士間には、第２導電型の中間半導体層１５ａが配置されている。中間半導体層１５ａの不純物濃度は、第１の半導体層１３と同等以下であり、例えば第２の半導体層１５と同等の不純物濃度である。

このため、図１１に示した半導体装置１では、膜厚方向に沿って介在層１４と介在層１４よりも不純物濃度の低い中間半導体層１５ａが交互に配置されることになり、コレクタ層１１から移動してきた正孔が蓄積される場所が増える。このため、耐圧の低下を抑制しながら、よりオン抵抗を低くすることができる。

介在層１４を複数配置する場合には、ベース層１６に近い側の中間半導体層１５ａほど不純物濃度を低くする。又は、コレクタ層１１に近い側の介在層１４ほど不純物濃度を高くすることが好ましい。これにより、バッファ層１２におけるベース層１６との界面からの空乏層が良好に広がる。その結果、耐圧が高く、且つ、オン抵抗をより低くすることができる。

介在層１４は、ベース層１６のエミッタ領域１７で挟まれた領域の直下に少なくとも配置する。この領域を通過することが、コレクタ層１１からエミッタ電極３０へと移動する正孔の移動距離が最短なためである。このため、図１２に示すように、ゲート電極１９が埋め込まれた溝の直下及びその近傍の領域での介在層１４の膜厚を、上記ベース層１６のエミッタ領域１７で挟まれた領域直下よりも薄くしてもよい。或いは、図１３に示すように、溝の直下及びその近傍には介在層１４が配置しなくてもよい。

溝近傍に広がる空乏層は溝から近く耐圧の弱い部分である。しかし、その近傍において介在層１４の膜厚を薄くしたり、介在層１４を配置しないことによって、溝直下及びその近傍において空乏層がより広がり易くなり、耐圧の低下を抑制できる。このとき、正孔の移動距離が最短であるエミッタ領域１７で挟まれた領域直下に介在層１４が配置されていることにより、正孔の蓄積効果を得ることができる。

なお、溝の延伸方向に沿ってベース層１６とエミッタ領域１７が交互に配置されている場合には、図１４に示すように半導体装置１を上面から見て、介在層１４の外縁が少なくともエミッタ電極３０と接するベース層１６の部分の外縁を取り囲むように、介在層１４が形成されることが好ましい。つまり、エミッタ電極３０と接しているベース層１６の部分よりも介在層１４が広く形成されていることが、介在層１４と第１の半導体層１３との界面近傍に正孔を蓄積する点で好ましい。

図１３は図１４のXIII−XIII方向に沿った断面図であり、図１４のXIV−XIV方向に沿った断面図を図１５に示す。なお、セル領域の外周側とセル領域の角部と外周領域を除く全面に介在層１４を形成することが更に好ましい。

図１６に示すように、ＩＧＢＴ１００は回生ダイオード２００と並列接続されて使用されることが多い。このとき、ＩＧＢＴ１００のエミッタ電極３０と回生ダイオード２００のＰ型半導体が電気的に接続され、ＩＧＢＴ１００のコレクタ電極１０と回生ダイオード２００のＮ型半導体が電気的に接続される。

しかし、図１７に示すように、コレクタ層１１の一部を膜厚方向に貫通する第２導電型領域１１０を配置することにより、半導体装置１の外部に回生ダイオードを接続する必要がなくなる。このとき、第２導電型領域１１０は、エミッタ領域１７間の直下に配置することが好ましい。また、バッファ層１２は配置しない。

図１７に示した半導体装置１では、第２導電型領域１１０、第１の半導体層１３、介在層１４及び第２の半導体層１５が連続するＮ型領域であり、このＮ型領域と接するＰ型のベース層１６とによってダイオードが形成される。つまり、図１７に示した半導体装置１は回生ダイオードを内蔵した構成であり、回生ダイオードを外付けする必要がない。これにより、ＩＧＢＴと回生ダイオードを並列したデバイスを１チップ化することができる。

図１８は、複数のＩＧＢＴが配置された半導体装置１の平面図であり、図１８のI−I方向に沿った断面図が図１である。図１８に実線で示した１８０はゲート電極１９が埋め込まれた溝（以下において、「ゲート溝」という。）の位置を示し、１９０はゲートパッド電極である。ゲート溝１８０は、既に説明したように、内壁にゲート絶縁膜１８が形成され、内部をゲート電極１９となる導電体で埋め込んだ構造である。図１８の破線１４０は、介在層１４の外縁を示す。

図１８に示すように複数のゲート溝１８０が平行に配置され、ゲート溝１８０の各端部は、ゲート溝１８０の延伸方向と垂直に延伸する接続溝１８１と接続している。更に、ゲート溝１８０と平行に延伸する接続溝１８１が、最外周のゲート溝１８０とチップ外縁との間に配置され、ゲート溝１８０と平行な接続溝１８１と垂直な接続溝１８１とは互いの端部で接続されている。つまり、導電体が埋め込まれた接続溝１８１がセル領域を囲むように形成されている。なお、接続溝１８１内の導電体とゲート溝１８０内の導電体とは接続している。接続溝１８１はセル領域のゲート溝１８０と同じ形成工程で形成され、ゲート溝１８０と同じ幅・同じ深さで形成されてもよい。しかし、ゲートバスラインと接続溝１８１を接続するための領域を接続溝１８１の上面に確保するために、接続溝１８１の幅をゲート溝１８０の幅よりも広くしてもよい。接続溝１８１の周囲にはゲート溝１８０とは異なり、誤動作を防止するためにエミッタ領域１７が配置されないことが好ましいが、接続溝１８１の上方側壁にエミッタ領域１７が配置されていてもよい。ゲートパッド電極１９０の下にはゲート溝１８０及び接続溝１８１は配置されない。

図１８に示すように、上面から見て、介在層１４は接続溝１８１よりも内側に形成されている。つまり、半導体装置１の角部に対応する介在層１４の領域において、ゲート溝１８０と垂直な方向に関して、少なくとも接続溝１８１よりも内側に介在層１４が配置されている。そして、ゲート溝１８０に平行な方向に関しても、ゲート溝１８０と垂直な方向におけるチップ外縁から介在層１４の外縁までの距離と少なくとも同じ距離だけチップ外縁から離れて、接続溝１８１よりも内側に介在層１４の外縁が配置されている。つまり、チップの角部から２^1/2×｛（チップ端から接続溝１８１までの距離）＋（接続溝１８１から内側に入っている距離）＋（ゲート溝１８０のα本の溝間隔）｝の距離には、介在層１４が形成されていない。ここで、αは介在層１４の外縁よりも外側に配置されたゲート溝１８０の数であり、αは１以上である。

介在層１４を有する半導体装置１の外周構造を示す断面図を図１９に示す。図１９は、図１８のXIX−XIX方向に沿った断面図である。介在層１４は、既に述べたように、接続溝１８１よりセル領域１０１の中心側（チップの内側）に形成されており、接続溝１８１の下方及び接続溝１８１より外側の外周領域１０２には介在層１４が形成されておらず、第１の半導体層１３と第２の半導体層１５が接している。

セル領域１０１のゲート溝１８０間の距離は３μｍ〜５μｍ程度である。耐圧を確保するために外周領域１０２の幅は７０μｍ〜８０μｍ程度が必要である。このため、外周領域１０２の幅は、セル領域１０１におけるゲート溝１８０間の距離の１０倍以上を必要とする。

セル領域１０１でのベース層１６のゲート溝１８０間の領域はエミッタ領域１７及びベース層１６と電気的に接続している。このため、半導体装置１がオフしてＰ型のベース層１６とＮ型の第２の半導体層１５との界面から空乏層が広がった際に、セル領域１０１において第１の半導体層１３と介在層１４との界面近傍に蓄積された正孔は、ベース層１６に接触するエミッタ電極３０へと比較的容易に移動することができる。しかし、外周領域１０２はセル領域１０１でのゲート溝１８０間の間隔よりも十分長く、且つ正孔の移動先であるエミッタ電極３０とベース層１６が接触した領域までの距離がセル領域１０１に比べてかなり長い。このため、もし外周領域１０２に介在層１４が存在すると、オン時に第１の半導体層１３と介在層１４との界面近傍に蓄積された正孔が、オフ時に近くのエミッタ電極３０に到達することは比較的困難である。その結果、外周領域１０２に残存する正孔によって誤動作や耐圧の低下を招いてしまう。したがって、接続溝１８１の外周側まで延びているベース層１６はエミッタ電極３０と接続溝１８１より外側の外周領域１０２でも電気的に接続していることが好ましく、更に接続溝１８１を含む領域よりも外側に介在層１４を形成しないことが好ましい。

図１９は、ベース層１６に接続したＰ型のリサーフ領域１６１が、外周領域１０２に配置された構造を示した。リサーフ領域１６１の不純物濃度は１×１０¹⁴〜５×１０¹⁵（／ｃｍ³）程度であり、ベース層１６の不純物濃度である１×１０¹⁷〜１×１０¹⁸（／ｃｍ³）よりも低い。なお、リサーフ領域１６１の他に、ベース層１６よりも深く上面の不純物濃度が５×１０¹⁷〜５×１０¹⁸（／ｃｍ³）のフィールド・リミッティング・リング（Field Limiting Ring：ＦＬＲ）や周知のフィールドプレートを外周領域１０２に設けてもよい。なお、リサーフ領域１６１、ＦＬＲ及びフィールドプレートのいずれかを組み合わせてもよい。

図１９に示した例では、半導体基板の端部にＮ型のチャネルストッパ領域１６２が形成されている。チャネルストッパ領域１６２の上面の不純物濃度は第２の半導体層１５の不純物濃度よりも高く、例えば２×１０¹⁶（／ｃｍ³）である。チャネルストッパ領域１６２は、その幅がゲート溝１８０の間隔よりも広く且つベース層１６よりも深くまで形成されていることが好ましい。チャネルストッパ領域１６２と第２の半導体層１５との界面近傍で空乏層が曲げられるが、チャネルストッパ領域１６２がゲート溝１８０の間隔よりも広く且つベース層１６よりも深くまで形成されている場合には、ダイシングラインである半導体基板側面に空乏層が達することはなく、外周領域１０２の耐圧を十分確保することができる。チャネルストッパ領域１６２上には、コレクタ電極１０と電気的に接続されたチャネルストッパ電極１６３が配置されている。

ゲートパッド電極１９０を含む断面で切断した場合を図２０に示す。図２０は、図１８のXX−XX方向に沿った断面図である。図１９の外周領域１０２と同じく、接続溝１８１の外周側まで延びているベース層１６は、接続溝１８１より外側の外周部でもエミッタ電極３０と電気的に接続していることが好ましく、更にゲートパッド電極１９０直下及び接続溝１８１を含む領域よりも外側に介在層１４を形成しないことが好ましい。なお、ベース層１６がゲートパッド電極１９０の下方を超えて半導体基板の端部側へと延伸している。そして、ゲートパッド電極１９０の半導体基板の側壁側では、ゲートパッド電極１９０と離間し、エミッタ電極３０と電気的に接続する補助電極３００がベース層１６と接続している。補助電極３００がベース層１６と接続することで、半導体装置１のオフ時に、第１の半導体層１３と介在層１４との界面近傍に蓄積されて外周領域１０２に残存する正孔がベース層１６を通って補助電極３００に移動することができる。このため、半導体装置１のオフ時に、外周領域１０２に残存する正孔が減少し、半導体装置１の誤動作を抑制することができる。

ベース層１６の半導体基板端部側にベース層１６と接続したリサーフ領域１６１が形成され、リサーフ領域１６１と離間して半導体基板端部にチャネルストッパ領域１６２が形成されている。先に述べたように、チャネルストッパ領域１６２はベース層１６よりも深くまで形成されていることが好ましい。なお、リサーフ領域１６１の他に、ベース層１６よりも深く上面の不純物濃度が５×１０¹⁷〜５×１０¹⁸（／ｃｍ³）のＦＬＲやフィールドプレートを外周領域１０２に配置してもよいし、これらのいずれかを組み合わせてもよい。

なお、セル領域１０１には介在層１４が一様に配置されていることが好ましい。面法線方向からみて介在層１４が互いに離間して、例えば島状に配置されている場合には、介在層１４が配置されていない領域を正孔が移動して、介在層１４と第１の半導体層１３との界面近傍に正孔が良好に蓄積し難い。このため、活性領域には介在層１４が一様に配置されていることが好ましい。

半導体装置１では、埋め込み層の形成と同様の方法で介在層１４が形成されるため、既存のマスク技術を使用すれば、セル領域１０１に介在層１４を一様に形成し、且つ、セル領域１０１の周囲を囲む外周領域１０２には介在層１４を形成しないようにすることができる。

図２１、図２２に示すように、コレクタ層１１とバッファ層１２とのＰＮ界面（バッファ層１２がない場合は、コレクタ層１１と第１の半導体層１３とのＰＮ界面）の近傍に結晶欠陥層４０を設けてもよい。図２１は図１８のXIX−XIX方向に沿った断面図であり、図２２は図１８のXX−XX方向に沿った断面図である。「結晶欠陥層」とは、水素（Ｈ）やヘリウム（Ｈｅ）などの軽元素や電子線を注入することによって結晶欠陥が多く導入された層である。

結晶欠陥層４０はセル領域１０１と外周領域１０２の両方に一様に配置されていることが好ましい。しかし、図２１、図２２に示したように、結晶欠陥層４０の底面の位置が、介在層１４よりも外側においてはコレクタ層１１に近くなるように配置することが好ましい。

例えば、結晶欠陥層４０は、介在層１４が配置された領域ではＮ型のバッファ層１２（或いは第１の半導体層１３）中に形成され、介在層１４が配置されていない領域ではＰ型のコレクタ層１１中に形成される。つまり、セル領域１０１における結晶欠陥層４０の底面は、外周領域１０２における結晶欠陥層４０の底面よりも、基板表面から浅い位置に形成されている。例えば、図２１、図２２に示したように、エミッタ電極３０の端部の位置を結晶欠陥層４０の深さが変化する位置に合わせてもよい。

結晶欠陥層４０中においては正孔の寿命が短くなるため、結晶欠陥層４０の存在によって第１の半導体層１３などへの正孔の移動は影響を受ける。この際、結晶欠陥層４０の位置する深さによってその影響は異なる。例えば、結晶欠陥層４０がバッファ層１２中に形成された場合には、コレクタ層１１とバッファ層１２のＰＮ界面から注入された正孔は、結晶欠陥層４０にトラップされる。ただし、正孔はコレクタ層１１からバッファ層１２に拡散によって注入されるため、このＰＮ界面に近いほど正孔の濃度が高い。したがって、結晶欠陥層４０がコレクタ層１１とバッファ層１２のＰＮ界面に近い位置に形成されるほど、正孔の注入量が減少する。

一方、コレクタ層１１中に結晶欠陥層４０が形成された場合、結晶欠陥層４０においては注入されるべき正孔の数は少ない。したがって、コレクタ層１１中に形成した場合にも、結晶欠陥層４０は正孔注入量に影響を及ぼす。例えば、結晶欠陥層４０が、コレクタ層１１とバッファ層１２のＰＮ界面から離れた位置でコレクタ層１１中に形成された場合には、ＰＮ界面に近い結晶欠陥のないコレクタ層１１の正孔に対する影響が結晶欠陥層４０よりも大きい。このため、結晶欠陥層４０がＰＮ界面から離れるほど、正孔注入量は多い。即ち、結晶欠陥層４０がバッファ層１２中に形成された場合とはメカニズムが異なるが、結晶欠陥層４０のＰＮ界面からの距離に応じた正孔注入量の変化は、結晶欠陥層４０がコレクタ層１１中に形成された場合と結晶欠陥層４０がバッファ層１２中に形成された場合とで同様である。結晶欠陥層４０がＰＮ界面に近い位置に形成される場合には正孔注入量が少なく、ＰＮ界面から離れると正孔注入量は多い。

ただし、既に述べたように、結晶欠陥層４０がバッファ層１２中に形成された場合とコレクタ層１１中に形成された場合とでは、結晶欠陥層４０が正孔注入量に与える影響のメカニズムが異なる。このため、正孔注入量が最も少なくなる結晶欠陥層４０の位置はＰＮ界面と一致せず、その位置は素子構造、特にコレクタ層１１の不純物濃度に依存する。実験的には、コレクタ層１１のＰ型不純物濃度が高いほど、正孔注入量が最も少なくなる結晶欠陥層４０の位置は浅くなる傾向がある。

したがって、結晶欠陥層４０がセル領域１０１ではバッファ層１２（バッファ層１２を形成しない場合は第１の半導体層１３）中に形成され、外周領域１０２ではコレクタ層１１中に形成されている場合は、正孔注入量に対する結晶欠陥層４０の影響は外周領域１０２においてより大きい。即ち、コレクタ層１１からバッファ層１２に注入される正孔は、外周領域１０２において少ない。

正孔注入量は、半導体装置１のオン抵抗を低下させることに寄与する一方で、スイッチング速度の低下の原因ともなる。この際、オン抵抗の低下に寄与する、即ち動作電流を大きくすることに寄与するのは、主にセル領域１０１において注入された正孔であり、外周領域１０２において注入された正孔が動作電流の増大に寄与する割合は小さい。一方、外周領域１０２において注入された正孔がオフ時に残留していると、半導体装置１に流れる電流が減衰しにくく、電流の時間変化は裾を引いた波形になる。即ち、スイッチング時間が長くなる。

したがって、外周領域１０２における正孔注入量をセル領域１０１よりも少なくすることにより、オン抵抗を低く保ったままで、スイッチング速度を速めることができる。このため、上記に述べたように、介在層１４よりも外側においてはコレクタ層１１に近くなるように結晶欠陥層４０を配置することが好ましい。

上記ではセル領域１０１における結晶欠陥層４０がバッファ層１２のＰＮ界面近傍に形成され、外周領域１０２における結晶欠陥層４０がコレクタ層１１中に形成された例を示した。しかし、結晶欠陥層４０の位置は上記に限られることはなく、外周領域１０２における結晶欠陥層４０の位置での正孔注入量が、セル領域１０１における結晶欠陥層４０の位置での正孔注入量よりも少ないように結晶欠陥層４０を配置すればよい。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

既に述べた実施形態の説明においては、半導体装置１がトレンチゲート構造である例を示した。しかし、半導体装置１がプレーナ構造である場合にも、本発明は適用可能である。図２３に、プレーナ構造の半導体装置１の一例を示した。図２３に示した半導体装置１では、ゲート絶縁膜１８を介してゲート電極１９がベース層１６上に配置されている。ゲート電極１９とエミッタ電極３０間には層間絶縁膜２５が配置されている。ゲート電極１９とゲート絶縁膜１８を介して対向するベース層１６の表面がチャネル領域２０である。

図２３に示したプレーナ構造の半導体装置１の場合にも、介在層１４をベース層１６から離し、介在層１４とベース層１６との間に不純物濃度が第１の半導体層１３と同等以下の第２の半導体層１５を配置することにより、コレクタ層１１から移動する正孔がベース層１６に到達し難い。このため、介在層１４と第１の半導体層１３との界面近傍における正孔の蓄積効果を高めることができる。

プレーナ構造型において、外周領域１０２にベース層１６よりも深く上面の不純物濃度が５×１０¹⁷〜５×１０¹⁸（／ｃｍ³）のＦＬＲ１７０を形成した例を図２４に示す。最外のベース層１６は、外周領域１０２のセル領域１０１に最近接の、最外のベース層１６よりも十分深いＦＬＲ１７０と接続している。そして、最外のベース層１６は、エミッタ電極３０と電気的に接続している。また、セル領域１０１の最外のベース層１６にはエミッタ領域１７が形成されていないことが好ましい。これは、オフ時に外周領域１０２に蓄積された正孔が、セル領域１０１の最も外側で半導体基板と接続されたエミッタ電極３０の部分に集中して移動してくる際に、エミッタ領域１７が存在することに起因してエミッタ領域１７下を正孔が移動することにより寄生トランジスタ効果を生じて誤動作することを、防止することが可能性であるためである。特に、介在層１４はドリフト領域である第１の半導体層１３と介在層１４との界面近傍に正孔を蓄積させるために設けられている。このため、介在層１４を設けた半導体装置１はドリフト領域により多くの正孔を蓄積させるため、上記の効果は大きい。

トレンチゲート構造と異なり、プレーナ構造には接続溝１８１が存在しない。このため、外周領域１０２の最内のＦＬＲ１７０よりも内側に介在層１４が形成されていることが好ましい。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…半導体装置
１０…コレクタ電極
１１…コレクタ層
１２…バッファ層
１３…第１の半導体層
１４…介在層
１５…第２の半導体層
１５ａ…中間半導体層
１６…ベース層
１７…エミッタ領域
１８…ゲート絶縁膜
１９…ゲート電極
２０…チャネル領域
２５…層間絶縁膜
３０…エミッタ電極
４０…結晶欠陥層
１０１…セル領域
１０２…外周領域
１１０…第２導電型領域
１６１…リサーフ領域
１６２…チャネルストッパ領域
１６３…チャネルストッパ電極
１７０…ＦＬＲ
１８０…ゲート溝
１８１…接続溝
１９０…ゲートパッド電極
２００…回生ダイオード
３００…補助電極

Claims (22)

1. 第１導電型のコレクタ層と、
   前記コレクタ層上に配置された、第２導電型の第１の半導体層と、
   不純物濃度が前記第１の半導体層よりも高く、前記第１の半導体層上に接して配置された第２導電型の介在層と、
   前記第１の半導体層と対向して前記介在層上に配置された、不純物濃度が前記第１の半導体層と同等以下の第２導電型の第２の半導体層と、
   前記第２の半導体層上に接して配置された、第１導電型のベース層と、
   前記ベース層の上面の一部に埋め込まれた、第２導電型のエミッタ領域と
   を備え、前記介在層と前記ベース層とが離間して配置されていることを特徴とする半導体装置。
2. 前記介在層の不純物濃度が、膜厚方向の両側よりも中心部で高いことを特徴とする請求項１に記載の半導体装置。
3. 前記コレクタ層と前記第１の半導体層との間に配置された第２導電型のバッファ層を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記エミッタ領域の上面から延伸し、少なくとも前記エミッタ領域及び前記ベース層を貫通する溝が形成され、
   前記溝の内壁上に配置されたゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記溝の内部に埋め込まれたゲート電極と
   を更に備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記介在層の上面が、前記溝の底部よりも下方に位置することを特徴とする請求項４に記載の半導体装置。
6. 前記溝の直下及びその近傍の領域での前記介在層の膜厚が、前記ベース層の前記エミッタ領域で挟まれた領域の直下よりも薄いことを特徴とする請求項４又は５に記載の半導体装置。
7. 前記溝の下方には前記介在層が配置されていないことを特徴とする請求項４又は５に記載の半導体装置。
8. 前記第１の半導体層と前記ベース層との間に、膜厚方向に沿って互いに離間して配置された複数の前記介在層を備え、前記介在層同士間に不純物濃度が前記第１の半導体層と同等以下の第２導電型の中間半導体層が配置されていることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記コレクタ層に近い側ほど不純物濃度が高いように複数の前記介在層が配置されていることを特徴とする請求項８に記載の半導体装置。
10. 前記コレクタ層の一部を膜厚方向に貫通する第２導電型領域を更に備えることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
11. セル領域と該セル領域の周囲を囲む外周領域とでチップ領域が定義され、前記外周領域では前記介在層が配置されていないことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
12. 第１導電型のコレクタ層を形成するステップと、
    前記コレクタ層上に第２導電型の第１の半導体層を形成するステップと、
    前記第１の半導体層の上面の一部に選択的に第２導電型の不純物をイオン注入するステップと、
    前記第１の半導体層上に、前記第１の半導体層と同等以下の不純物濃度の第２導電型の第２の半導体層を形成するステップと、
    前記第２の半導体層の形成と同時又はそれ以後に、前記第１の半導体層にイオン注入された前記不純物を拡散させて前記第１の半導体層と前記第２の半導体層の間に介在層を形成するステップと、
    前記第２の半導体層上に第１導電型のベース層を形成するステップと、
    前記ベース層の上面の一部に選択的に第２導電型のエミッタ領域を形成するステップと
    を含むことを特徴とする半導体装置の製造方法。
13. 前記第１の半導体層にイオン注入された前記不純物が、リン及びヒ素の少なくともいずれか又は両方を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 不純物濃度が膜厚方向の両側よりも中心部で高いように前記介在層を形成することを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
15. 前記コレクタ層と前記第１の半導体層との間に第２導電型のバッファ層を形成するステップを更に含むことを特徴とする請求項１２乃至１４のいずれか１項に記載の半導体装置の製造方法。
16. 前記エミッタ領域に開口部を有し、前記エミッタ領域と前記ベース層を貫通して前記第２の半導体層に到達する溝を形成するステップと、
    前記溝の内壁にゲート絶縁膜を形成するステップと、
    前記ゲート絶縁膜が形成された前記溝の内部にゲート電極を形成するステップと
    を更に含むことを特徴とする請求項１２乃至１５のいずれか１項に記載の半導体装置の製造方法。
17. 前記介在層の上面が前記溝の底部よりも下方に位置するように、前記溝を形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 前記溝の直下及びその近傍の領域での前記介在層の膜厚を他の領域よりも薄く形成することを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
19. 前記溝の下方には前記介在層を形成しないことを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
20. 前記第１の半導体層と前記ベース層との間に、膜厚方向に沿って互いに離間して複数の前記介在層を形成し、前記介在層同士間に不純物濃度が前記第１の半導体層と同等以下の第２導電型の中間半導体層を形成することを特徴とする請求項１２乃至１９のいずれか１項に記載の半導体装置の製造方法。
21. 前記コレクタ層に近い側ほど不純物濃度が高いように複数の前記前記介在層を形成することを特徴とする請求項２０に記載の半導体装置の製造方法。
22. セル領域と該セル領域の周囲を囲む外周領域とでチップ領域を定義し、前記外周領域には前記介在層を形成しないことを特徴とする請求項１２乃至２１のいずれか１項に記載の半導体装置の製造方法。

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