JP7246983B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置の一例として、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域上に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域の表面に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
上記ＩＧＢＴでは、ゲート電極に閾値電圧より高い正電圧が印加されることにより、ｐ形のベース領域にチャネルが形成される。そして、ｎ形のエミッタ領域からｎ形ドリフト領域に電子が注入され、ｐ形のコレクタ領域からｎ形ドリフト領域に正孔が注入される。これにより、コレクタ電極とエミッタ電極との間に電子と正孔をキャリアとする電流が流れる。
オン抵抗の低減、ターンオフ損失の低減、サージ電圧の発生の抑制など、ＩＧＢＴの特性を改善するために、様々な試みが行われている。例えば、ＩＧＢＴのターンオフ損失を低減するために、コレクタ電極側にもゲート電極を設けることが提案されている。ＩＧＢＴのターンオフ時にこのゲート電極に閾値電圧より高い電圧を印加し、コレクタ電極からの正孔の注入を抑制し、ターンオフ時間を短くすることでターンオフ損失が低減する。
特開平１－５７６７４号公報 特許第６１０２０９２号公報
本発明が解決しようとする課題は、サージ電圧の発生が抑制された半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、第１のゲート電極と、第２のゲート電極と、第１の面と、前記第１の面と対向する第２の面を有し、前記第１の面の側に前記第１の電極及び前記第１のゲート電極とが設けられ、前記第２の面の側に前記第２の電極及び前記第２のゲート電極とが設けられた半導体層であって、第１の部分と、前記第１の部分と前記第１の面との間に設けられ前記第１の部分よりもキャリア濃度の高い第２の部分と、前記第２の部分と前記第１の面との間に設けられ前記第２の部分よりもキャリア濃度の低い第３の部分と、を有する第１導電形の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられ、一部が前記第１のゲート電極と対向する第２導電形の第２の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられ、一部が前記第１のゲート電極と対向し、一部が前記第１の電極と接する第１導電形の第３の半導体領域と、前記第１の半導体領域と前記第２の面との間に設けられ、一部が前記第２のゲート電極と対向し、一部が前記第２の電極と接する第２導電形の第４の半導体領域と、前記第４の半導体領域と前記第２の面との間に設けられ、一部が前記第２のゲート電極と対向し、一部が前記第２の電極と接する第１導電形の第５の半導体領域と、を有する半導体層と、を備え、前記第１の面の法線の方向を第１の方向と定義し、前記第２の半導体領域から前記第４の半導体領域までの前記第１の方向の距離を第１の距離と定義し、前記第２の半導体領域から前記第２の部分のキャリア濃度分布の第１のピークまでの前記第１の方向の距離を第２の距離と定義した場合に、前記第２の距離は前記第１の距離の４分の１よりも大きく、前記第２の距離は前記第１の距離の４分の３よりも小さい。
第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の第１の面の模式平面図。 第１の実施形態の半導体装置の第２の面の模式平面図。 第１の実施形態のキャリア濃度分布を示す図。 第２の実施形態の半導体装置の一部の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一及び類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、半導体領域の「キャリア濃度」とは、熱平衡状態での多数キャリア濃度と少数キャリア濃度との差分を意味する。２つの半導体領域の「キャリア濃度」の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、「キャリア濃度」の分布及び絶対値は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。また、半導体領域の「不純物濃度」の分布及び絶対値は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１のゲート電極と、第２のゲート電極と、第１の面と、第１の面と対向する第２の面を有し、第１の面の側に第１の電極及び第１のゲート電極とが設けられ、第２の面の側に第２の電極及び第２のゲート電極とが設けられた半導体層を備える。半導体層は、第１の部分と、第１の部分と第１の面との間に設けられ第１の部分よりもキャリア濃度の高い第２の部分と、第２の部分と第１の面との間に設けられ第２の部分よりもキャリア濃度の低い第３の部分と、を有する第１導電形の第１の半導体領域と、第１の半導体領域と第１の面との間に設けられ、一部が第１のゲート電極と対向する第２導電形の第２の半導体領域と、第２の半導体領域と第１の面との間に設けられ、一部が第１のゲート電極と対向し、一部が第１の電極と接する第１導電形の第３の半導体領域と、第１の半導体領域と第２の面との間に設けられ、一部が第２のゲート電極と対向し、一部が第２の電極と接する第２導電形の第４の半導体領域と、第４の半導体領域と第２の面との間に設けられ、一部が第２のゲート電極と対向し、一部が第２の電極と接する第１導電形の第５の半導体領域と、を有する。
図１は、第１の実施形態の半導体装置の一部の模式断面図である。図２は、第１の実施形態の半導体装置の第１の面の模式平面図である。図３は、第１の実施形態の半導体装置の第２の面の模式平面図である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第１の実施形態の半導体装置は、半導体層の表面の側に形成されたトレンチの中にメインゲート電極を備えるトレンチゲート型のＩＧＢＴ１００である。また、ＩＧＢＴ１００は、半導体層の裏面にコントロールゲート電極を備える。
第１の実施形態のＩＧＢＴ１００は、半導体層１０、エミッタ電極１２、コレクタ電極１４、メインゲート電極１６（第１のゲート電極）、コントロールゲート電極１８（第２のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２を備える。半導体層１０にはトレンチ５０が形成される。
半導体層１０の中には、ｎ形の裏面ドレイン領域２８（第５の半導体領域）、ｐ形のコレクタ領域３０（第４の半導体領域）、ｎ形のバッファ領域３２（第６の半導体領域）、ｎ形のドリフト領域３４（第１の半導体領域）、ｐ形のベース領域３６（第２の半導体領域）、ｎ形のエミッタ領域３８（第３の半導体領域）、ｐ形のコンタクト領域４０が設けられる。ドリフト領域３４には、第１の低濃度部３４ａ（第１の部分）、第１の高濃度部３４ｂ（第２の部分）、第２の低濃度部３４ｃ（第３の部分）を有する。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
第１の面Ｐ１の方向、及び、第２の面Ｐ２の法線の方向を、第１の方向と定義する。第１の面Ｐ１及び第２の面Ｐ２に平行な一方向を第２の方向と定義する。第１の面Ｐ１及び第２の面Ｐ２に平行で、第２の方向に垂直な方向を第３の方向と定義する。
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。
コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。
コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
メインゲート電極１６は、半導体層１０の第１の面Ｐ１の側に設けられる。メインゲート電極１６の少なくとも一部は、半導体層１０の第１の面Ｐ１の側に形成されたトレンチ５０の中に設けられる。メインゲート電極１６は、半導体層１０の第１の面Ｐ１では、第３の方向に延びる。
メインゲート電極１６は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。メインゲート電極１６には、第１のゲート電圧（Ｖｇ１）が印加される。
第１のゲート絶縁膜２０は、メインゲート電極１６と半導体層１０との間に設けられる。第１のゲート絶縁膜２０の少なくとも一部は、トレンチ５０の中に設けられる。第１のゲート絶縁膜２０は、例えば、酸化シリコン膜である。
コントロールゲート電極１８は、半導体層１０の第２の面Ｐ２の側に設けられる。コントロールゲート電極１８は、半導体層１０の第２の面Ｐ２では、第３の方向に延びる。
コントロールゲート電極１８は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。コントロールゲート電極１８には、第２のゲート電圧（Ｖｇ２）が印加される。
第２のゲート絶縁膜２２は、コントロールゲート電極１８と半導体層１０との間に設けられる。第２のゲート絶縁膜２２は、例えば、酸化シリコン膜である。
ｐ形のコレクタ領域３０は、ドリフト領域３４と第２の面Ｐ２との間の一部に設けられる。コレクタ領域３０の一部は、第２の面Ｐ２に接する。
コレクタ領域３０の一部は、第２のゲート絶縁膜２２を間に挟んで、コントロールゲート電極１８に対向する。コレクタ領域３０は、第２の面Ｐ２で第３の方向に延びる。コントロールゲート電極１８に対向するコレクタ領域３０には、コントロールゲート電極１８によって制御される裏面トランジスタのチャネルが形成される。
コレクタ領域３０は、コレクタ電極１４に電気的に接続される。コレクタ領域３０の一部は、コレクタ電極１４に接する。
ｎ形の裏面ドレイン領域２８は、コレクタ領域３０と第２の面Ｐ２との間の一部に設けられる。裏面ドレイン領域２８の一部は、第２のゲート絶縁膜２２を間に挟んで、コントロールゲート電極１８に対向する。
ｎ形の裏面ドレイン領域２８の一部は、コレクタ電極１４に接する。裏面ドレイン領域２８は、第２の面Ｐ２で第３の方向に延びる。裏面ドレイン領域２８は、裏面トランジスタのドレインとして機能する。
裏面ドレイン領域２８のキャリア濃度は、ドリフト領域３４のキャリア濃度より高い。裏面ドレイン領域２８のｎ型不純物濃度は、ドリフト領域３４のｎ型不純物濃度より高い。
ｎ形のドリフト領域３４は、コレクタ領域３０と第１の面Ｐ１との間に設けられる。ドリフト領域３４は、コレクタ領域３０とベース領域３６との間に設けられる。
ドリフト領域３４は、ＩＧＢＴ１００がオン状態の際にオン電流の経路となる。ドリフト領域３４は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。
ドリフト領域３４は、第１の低濃度部３４ａ（第１の部分）、第１の高濃度部３４ｂ（第２の部分）、第２の低濃度部３４ｃ（第３の部分）を有する。
第１の高濃度部３４ｂは、第１の低濃度部３４ａと第１の面Ｐ１との間に設けられる。第２の低濃度部３４ｃは、第１の高濃度部３４ｂと第１の面Ｐ１との間に設けられる。つまり、第１の高濃度部３４ｂは、第１の低濃度部３４ａと第２の低濃度部３４ｃとの間に設けられる。
第１の高濃度部３４ｂは、ドリフト領域３４内で、第１の面Ｐ１に平行な方向に広がっている。第１の高濃度部３４ｂは、ドリフト領域３４内で、第２の方向及び第３の方向に広がっている。第１の高濃度部３４ｂは、層状である。第１の高濃度部３４ｂは、第１の低濃度部３４ａと第２の低濃度部３４ｃを分断している。
第１の高濃度部３４ｂのキャリア濃度は、第１の低濃度部３４ａのキャリア濃度より高い。また、第１の高濃度部３４ｂのキャリア濃度は、第２の低濃度部３４ｃのキャリア濃度より高い。
第１の高濃度部３４ｂのｎ形不純物濃度は、第１の低濃度部３４ａのｎ形不純物濃度より高い。また、第１の高濃度部３４ｂのｎ形不純物濃度は、第２の低濃度部３４ｃのｎ形不純物濃度より高い。
第１の高濃度部３４ｂは、例えば、リン（Ｐ）やプロトンのイオン注入により形成することが可能である。また、第１の高濃度部３４ｂは、例えば、ドリフト領域３４をエピタキシャル成長により形成する際に、導入するリン（Ｐ）等のｎ型不純物の濃度を高くすることで形成することが可能である。
ｎ形のバッファ領域３２は、ドリフト領域３４とコレクタ領域３０との間に設けられる。バッファ領域３２の一部は第２の面Ｐ２に接する。バッファ領域３２の一部は、第２のゲート絶縁膜２２を間に挟んで、コントロールゲート電極１８に対向する。
バッファ領域３２のキャリア濃度は、ドリフト領域３４のキャリア濃度よりも高い。バッファ領域３２のｎ形不純物濃度は、ドリフト領域３４のｎ形不純物濃度よりも高い。
バッファ領域３２は、ドリフト領域３４よりも低抵抗である。バッファ領域３２を設けることで、裏面トランジスタがオン状態となる時に、ドリフト領域３４から裏面トランジスタを介したコレクタ電極１４への電子の排出が促進される。また、バッファ領域３２は、ＩＧＢＴ１００のオフ状態の際に、空乏層の伸びを抑制する機能も有する。なお、バッファ領域３２を設けない構成とすることも可能である。
図４は、第１の実施形態のキャリア濃度分布を示す図である。図４は、ドリフト領域３４及びバッファ領域３２の深さ方向（第１の方向）のキャリア濃度分布を示している。
ベース領域３６からコレクタ領域３０までの第１の方向の距離を第１の距離（図１、図４中のｄ１）と定義する。また、ベース領域３６から第１の高濃度部３４ｂのキャリア濃度分布の第１のピーク（図４中のＰｘ）までの第１の方向の距離を第２の距離（図４中のｄ２）と定義する。この場合に、第２の距離ｄ２は、例えば、第１の距離ｄ１の４分の１よりも大きく、第２の距離ｄ２は第１の距離ｄ１の４分の３よりも小さい。また、第２の距離ｄ２は、例えば、第１の距離ｄ１の２分の１よりも小さい。なお、キャリア濃度分布のピークとは、キャリア濃度分布が最大値を示す位置である。
第２の距離ｄ２は、ベース領域３６からトレンチ５０の底部までの第１の方向の距離よりも大きい。言い換えれば、第１の面Ｐ１から第１の高濃度部３４ｂの第１のピークＰｘまでの深さは、第１の面Ｐ１からのトレンチ５０の深さよりも深い。
第１の高濃度部３４ｂの第１のピークＰｘのキャリア濃度は、例えば、第１の低濃度部３４ａのキャリア濃度の１０倍以上である。第１の高濃度部３４ｂの第１のピークＰｘのキャリア濃度は、例えば、第２の低濃度部３４ｃのキャリア濃度の１０倍以上である。
第１の低濃度部３４ａのキャリア濃度、及び、第２の低濃度部３４ｃのキャリア濃度は、例えば、１×１０１３ｃｍ－３以上１×１０１４ｃｍ－３以下である。第１の高濃度部３４ｂの第１のピークＰｘのキャリア濃度は、例えば、１×１０１４ｃｍ－３以上１×１０１５ｃｍ－３以下である。
第１の高濃度部３４ｂのキャリア濃度分布の半値全幅は、例えば、５μｍ以上２０μｍ以下である。
第１の高濃度部３４ｂのｎ形不純物濃度の分布の最大のｎ形不純物濃度は、例えば、第１の低濃度部３４ａのｎ形不純物濃度の１０倍以上である。第１の高濃度部３４ｂの最大のｎ形不純物濃度は、例えば、第２の低濃度部３４ｃのｎ形不純物濃度の１０倍以上である。
第１の低濃度部３４ａ、第１の高濃度部３４ｂ、及び、第２の低濃度部３４ｃは、例えば、リン（Ｐ）をｎ形不純物として含む。第１の高濃度部３４ｂは、例えば、水素（Ｈ）をｎ形不純物として含む。水素（Ｈ）は、例えば、プロトンを半導体層１０にイオン注入することで、半導体層１０に導入される。
第１の低濃度部３４ａ、第１の高濃度部３４ｂ、及び、第２の低濃度部３４ｃに含まれるｎ形不純物がリン（Ｐ）の場合、第１の低濃度部３４ａのｎ形不純物濃度、及び、第２の低濃度部３４ｃのｎ形不純物濃度は、例えば、１×１０１３ｃｍ－３以上１×１０１４ｃｍ－３以下である。また、第１の高濃度部３４ｂのｎ形不純物濃度の最大値は、例えば、１×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下である。
第１の高濃度部３４ｂに含まれるｎ形不純物が活性化率の低い水素（Ｈ）の場合、第１の高濃度部３４ｂのｎ形不純物濃度は、例えば、１×１０１６ｃｍ－３以上１×１０１７ｃｍ－３以下である。
バッファ領域３２のキャリア濃度分布の第２のピーク（図４中のＰｙ）のキャリア濃度は、例えば、第１の高濃度部３４ｂのキャリア濃度分布の第１のピークＰｘのキャリア濃度の１０倍以上である。
バッファ領域３２のキャリア濃度分布の第２のピークＰｙのキャリア濃度は、例えば、１×１０１６ｃｍ－３以上１×１０１７ｃｍ－３以下である。
第１の高濃度部３４ｂのキャリア濃度分布の半値全幅は、例えば、バッファ領域３２のキャリア濃度分布の半値全幅よりも大きい。第１の高濃度部３４ｂのキャリア濃度分布の半値全幅は、例えば、バッファ領域３２のキャリア濃度分布の半値全幅の５倍以上である。
バッファ領域３２は、例えば、リン（Ｐ）をｎ形不純物として含む。バッファ領域３２のｎ形不純物濃度の最大値は、例えば、１×１０１６ｃｍ－３以上１×１０１７ｃｍ－３以下である。
ｐ形のベース領域３６は、ドリフト領域３４と第１の面Ｐ１との間に設けられる。ベース領域３６の一部は、第１のゲート絶縁膜２０を間に挟んで、メインゲート電極１６に対向する。メインゲート電極１６に対向するベース領域３６には、メインゲート電極１６によって制御されるメイントランジスタのチャネルが形成される。
ｎ形のエミッタ領域３８は、ベース領域３６と第１の面Ｐ１との間に設けられる。エミッタ領域３８の一部は、第１のゲート絶縁膜２０を間に挟んで、メインゲート電極１６に対向する。エミッタ領域３８は、第１の面Ｐ１において第３の方向に延びる。
エミッタ領域３８は、エミッタ電極１２に電気的に接続される。エミッタ領域３８の一部は、エミッタ電極１２に接する。
エミッタ領域３８のキャリア濃度は、ドリフト領域３４のキャリア濃度よりも高い。エミッタ領域３８のｎ形不純物濃度は、ドリフト領域３４のｎ形不純物濃度よりも高い。エミッタ領域３８は、ＩＧＢＴ１００のオン状態の際に電子の供給源となる。
ｐ形のコンタクト領域４０は、ベース領域３６と第１の面Ｐ１との間に設けられる。コンタクト領域４０は、第１の面Ｐ１において、第３の方向に延びる。
コンタクト領域４０は、エミッタ電極１２に電気的に接続される。コンタクト領域４０は、エミッタ電極１２に接する。
コンタクト領域４０のキャリア濃度は、ベース領域３６のキャリア濃度よりも高い。コンタクト領域４０のｐ形不純物濃度は、ベース領域３６のｐ形不純物濃度よりも高い。
次に、ＩＧＢＴ１００の動作について説明する。
ＩＧＢＴ１００のオフ状態では、エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
ＩＧＢＴ１００をターンオン動作させて、オン状態にする際に、メインゲート電極１６に第１のゲート電圧（Ｖｇ１）としてターンオン電圧を印加する。ターンオン電圧は、メインゲート電極１６をゲート電極とするメイントランジスタの閾値電圧を超える正の電圧である。ターンオン電圧は、例えば、１５Ｖである。
メインゲート電極１６にターンオン電圧を印加することにより、ｐ形のベース領域３６の第１のゲート絶縁膜２０との界面近傍にｎ形反転層が形成され、ｎ形のエミッタ領域３８から電子がｎ形反転層を通ってｎ形のドリフト領域３４に注入される。ｎ形のドリフト領域３４に注入された電子は、ｎ形のバッファ領域３２とｐ形のコレクタ領域３０とで形成されるｐｎ接合を順バイアスする。電子は、コレクタ電極１４に到達するとともにｐ形のコレクタ領域３０からホールの注入を引き起こす。ＩＧＢＴ１００がオン状態となる。
ＩＧＢＴ１００がオン状態の際、コントロールゲート電極１８に第２のゲート電圧（Ｖｇ２）として、コレクタ電圧（Ｖｃ）が印加される。コントロールゲート電極１８をゲート電極とする裏面トランジスタはオフ状態となる。
次に、ＩＧＢＴ１００をターンオフ動作させて、オフ状態にする際に、メインゲート電極１６に第１のゲート電圧（Ｖｇ１）としてターンオフ電圧を印加する。ここで、ターンオフ電圧とはメイントランジスタがオン状態とならない閾値電圧以下の電圧であり、例えば、０Ｖである。
メインゲート電極１６にターンオフ電圧を印加することにより、ｐ形のベース領域３６の第１のゲート絶縁膜２０との界面近傍に形成されていたｎ形反転層が消失し、ｎ形のエミッタ領域３８からｎ形のドリフト領域３４への電子の注入が停止する。ＩＧＢＴ１００がオフ状態に移行する。
メインゲート電極１６にターンオフ電圧を印加すると同時又は時間差を設けて、コントロールゲート電極１８に第２のゲート電圧（Ｖｇ２）を印加して、裏面トランジスタをオン状態にする。言い換えれば、コントロールゲート電極１８に、ｐ形のコレクタ領域３０の第２のゲート絶縁膜２２との界面近傍に、ｎ形反転層が形成される閾値電圧以上の正の電圧を印加する。コントロールゲート電極１８には、コレクタ電極１４に印加されるコレクタ電圧（Ｖｃ）よりも高い電圧が印加される。
ｐ形のコレクタ領域３０の第２のゲート絶縁膜２２との界面近傍にｎ形反転層が形成されることにより、電子がｎ形のバッファ領域３２から、ｎ形反転層、ｎ形の裏面ドレイン領域２８を通ってコレクタ電極１４へと排出される経路が形成される。つまり、ｎ形のバッファ領域３２とコレクタ電極１４とが短絡する状態、いわゆる、アノード・ショートが生じる。
アノード・ショートが生じることにより、電子がｎ形のバッファ領域３２からｐ形のコレクタ領域３０を通ってコレクタ電極１４へ到達することを妨げ、ｐ形のコレクタ領域３０からドリフト領域３４へのホールの注入を抑制する。ＩＧＢＴ１００のターンオフ動作の際に、ホールの注入を抑制することで、ターンオフ動作の際のテール電流を小さくすることが可能となる。したがって、ＩＧＢＴ１００のターンオフ時間が短くなる。よって、ＩＧＢＴ１００のターンオフ損失が低減する。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
上述のように、第１の実施形態のＩＧＢＴ１００は、裏面トランジスタを設けることにより、ターンオフ動作の際に、ホールのｎ形のドリフト領域３４への注入を抑制する。ホールの注入を抑制することで、ターンオフ損失が低減する。
しかし、ホールの注入を完全に遮断すると、過渡的に第２の面Ｐ２側から急激にｎ形のドリフト領域３４の空乏化が進むおそれがある。この場合、第１の面Ｐ１側から伸びる空乏層と第２の面Ｐ２側から伸びる空乏層がパンチスルーすることで、大きなサージ電圧が発生するおそれがある。
第１の実施形態のＩＧＢＴ１００は、ドリフト領域３４の中に、キャリア濃度の高い第１の高濃度部３４ｂを設ける。第１の高濃度部３４ｂにより、第１の面Ｐ１側から伸びる空乏層の伸び、及び、第２の面Ｐ２側から伸びる空乏層の伸びが抑制される。したがって、第１の面Ｐ１側から伸びる空乏層と第２の面Ｐ２側から伸びる空乏層がパンチスルーすることを抑制する。よって、高いサージ電圧の発生が抑制される。
ベース領域３６から第１の高濃度部３４ｂのキャリア濃度分布の第１のピークＰｘまでの第２の距離ｄ２は、ベース領域３６とコレクタ領域３０との間の第１の距離ｄ１の４分の１よりも大きく、第１の距離ｄ１の４分の３よりも小さいことが好ましい。第１のピークＰｘが、ドリフト領域３４の中央付近にあることで、上下から伸びてくる空乏層の伸びを効果的に抑制できる。
また、ターンオフ損失を更に低減する観点から、第２の距離ｄ２は、第１の距離ｄ１の２分の１より小さいことがより好ましい。ターンオフ損失を低減するためには、メインゲート電極１６にターンオフ電圧を印加する前に、裏面トランジスタがオン状態となる電圧を印加することが好ましい。この場合、第１の面Ｐ１側からの空乏化に対し、第２の面Ｐ２側からの空乏化が速くなる。第１の高濃度部３４ｂの第１のピークＰｘの位置を、ベース領域３６に近い側、すなわち第２の面Ｐ２から遠い側に設けることで、第２の面Ｐ２側からの空乏化が速く進む場合でも、空乏層がパンチスルーすることが抑制できる。
第１の高濃度部３４ｂの第１のピークＰｘのキャリア濃度は、第１の低濃度部３４ａ及び第２の低濃度部３４ｃのキャリア濃度の１０倍以上であることが、空乏層の伸びを効果的に抑制する観点から好ましい。
第１の高濃度部３４ｂの第１のピークＰｘのキャリア濃度は、１×１０１４ｃｍ－３以上１×１０１５ｃｍ－３以下であることが好ましい。上記下限値より高いことで空乏層の伸びを効果的に抑制することが可能である。上記上限値よりも低いことで、ＩＧＢＴ１００の耐圧の低下を抑制できる。
第１の高濃度部３４ｂのキャリア濃度分布の半値全幅は、５μｍ以上２０μｍ以下であることが好ましい。上記下限値より高いことで空乏層の伸びを効果的に抑制することが可能である。上記上限値よりも低いことで、ＩＧＢＴ１００の耐圧の低下を抑制できる。
第１の高濃度部３４ｂのキャリア濃度分布の半値全幅は、バッファ領域３２のキャリア濃度分布の半値全幅よりも大きいことが、空乏層の伸びを効果的に抑制する観点から好ましい。第１の高濃度部３４ｂのキャリア濃度分布の半値全幅は、バッファ領域３２のキャリア濃度分布の半値全幅の５倍以上であることが、空乏層の伸びを効果的に抑制する観点からより好ましい。
バッファ領域３２のキャリア濃度分布の第２のピークＰｙのキャリア濃度は、第１の高濃度部３４ｂのキャリア濃度分布の第１のピークＰｘのキャリア濃度の１０倍以上であることが好ましく、５０倍以上であることがより好ましく、１００倍以上であることが更に好ましい。バッファ領域３２の抵抗が低減し、ドリフト領域３４から裏面トランジスタを介したコレクタ電極１４への電子の排出が促進される。
バッファ領域３２のキャリア濃度分布の第２のピークＰｙのキャリア濃度は、１×１０１６ｃｍ－３以上１×１０１７ｃｍ－３以下であることが好ましい。１×１０１６ｃｍ－３以上とすることで、バッファ領域３２の抵抗が低減し、ドリフト領域３４から裏面トランジスタを介したコレクタ電極１４への電子の排出が促進される。
以上、第１の実施形態のＩＧＢＴによれば、ＩＧＢＴのターンオフ損失の低減と、サージ電圧の発生の抑制の両立が可能となる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の半導体領域は、第１の部分と第２の面との間に設けられ第１の部分よりもキャリア濃度の高い第４の部分と、第４の部分と第２の面との間に設けられ第４の部分よりもキャリア濃度の低い第５の部分と、を有する点で第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、記述を省略する。
図５は、第２の実施形態の半導体装置の一部の模式断面図である。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
第２の実施形態の半導体装置は、半導体層の表面の側に形成されたトレンチの中にメインゲート電極を備えるトレンチゲート型のＩＧＢＴ２００である。また、ＩＧＢＴ２００は、半導体層の裏面にコントロールゲート電極を備える。
第２の実施形態のＩＧＢＴ２００は、半導体層１０、エミッタ電極１２、コレクタ電極１４、メインゲート電極１６（第１のゲート電極）、コントロールゲート電極１８（第２のゲート電極）、第１のゲート絶縁膜２０、第２のゲート絶縁膜２２を備える。半導体層１０にはトレンチ５０が形成される。
半導体層１０の中には、ｎ形の裏面ドレイン領域２８（第５の半導体領域）、ｐ形のコレクタ領域３０（第４の半導体領域）、ｎ形のバッファ領域３２（第６の半導体領域）、ｎ形のドリフト領域３４（第１の半導体領域）、ｐ形のベース領域３６（第２の半導体領域）、ｎ形のエミッタ領域３８（第３の半導体領域）、ｐ形のコンタクト領域４０が設けられる。ドリフト領域３４には、第１の低濃度部３４ａ（第１の部分）、第１の高濃度部３４ｂ（第２の部分）、第２の低濃度部３４ｃ（第３の部分）、第２の高濃度部３４ｄ（第４の部分）、第３の低濃度部３４ｅ（第５の部分）を有する。
第１の高濃度部３４ｂは、第１の低濃度部３４ａと第１の面Ｐ１との間に設けられる。第２の低濃度部３４ｃは、第１の高濃度部３４ｂと第１の面Ｐ１との間に設けられる。第１の高濃度部３４ｂは、第１の低濃度部３４ａと第２の低濃度部３４ｃとの間に設けられる。
第２の高濃度部３４ｄは、第１の低濃度部３４ａと第２の面Ｐ２との間に設けられる。第３の低濃度部３４ｅは、第２の高濃度部３４ｄと第２の面Ｐ２との間に設けられる。第２の高濃度部３４ｄは、第１の低濃度部３４ａと第３の低濃度部３４ｅとの間に設けられる。
第２の実施形態のＩＧＢＴ２００は、ドリフト領域３４の中に、キャリア濃度の高い第１の高濃度部３４ｂ及び第２の高濃度部３４ｄを設ける。第１の高濃度部３４ｂ及び第２の高濃度部３４ｄにより、第１の実施形態と同様、第１の面Ｐ１側から伸びる空乏層の伸び、及び、第２の面Ｐ２側から伸びる空乏層の伸びが抑制される。したがって、第１の面Ｐ１側から伸びる空乏層と第２の面Ｐ２側から伸びる空乏層がパンチスルーすることを抑制する。よって、サージ電圧の発生が抑制される。
さらに、ドリフト領域３４の中に、キャリア濃度の高い領域を複数設けることで、ドリフト領域３４のキャリア濃度分布の設計自由度が高くなる。したがって、ＩＧＢＴ２００のサージ電圧の抑制と耐圧の確保の両立が容易となる。また、キャリア濃度の高い、厚い領域を一つ形成するよりも、キャリア濃度の高い、薄い領域を複数形成する方が、製造が容易である。
以上、第２の実施形態のＩＧＢＴによれば、第１の実施形態と同様、ＩＧＢＴのターンオフ損失の低減と、サージ電圧の発生の抑制の両立が可能となる。さらに、ＩＧＢＴのサージ電圧の抑制と耐圧の確保の両立が容易となる。
第１及び第２の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。
第１及び第２の実施形態においては、メイントランジスタがトレンチゲート型である場合を例に説明したが、メイントランジスタは、プレーナゲート型であってもかまわない。また、裏面トランジスタがプレーナゲート型である場合を例に説明したが、裏面トランジスタは、トレンチゲート型であってもかまわない。
第１及び第２の実施形態においては、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明したが、第１導電形をｐ形、第２導電形をｎ形とすることも可能である。
第２の実施形態においては、ドリフト領域３４の中の高濃度部の数が２つである場合を例に説明したが、高濃度部の数は３つ以上であっても構わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ エミッタ電極（第１の電極）
１４ コレクタ電極（第２の電極）
１６ メインゲート電極（第１のゲート電極）
１８ コントロールゲート電極（第２のゲート電極）
２８ 裏面ドレイン領域（第５の半導体領域）
３０ コレクタ領域（第４の半導体領域）
３２ バッファ領域（第６の半導体領域）
３４ ドリフト領域（第１の半導体領域）
３４ａ 第１の低濃度部（第１の部分）
３４ｂ 第１の高濃度部（第２の部分）
３４ｃ 第２の低濃度部（第３の部分）
３４ｄ 第２の高濃度部（第４の部分）
３４ｅ 第３の低濃度部（第５の部分）
３６ ベース領域（第２の半導体領域）
３８ エミッタ領域（第３の半導体領域）
１００ ＩＧＢＴ（半導体装置）
２００ ＩＧＢＴ（半導体装置）
ｄ１ 第１の距離
ｄ２ 第２の距離
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｐｘ 第１のピーク
Ｐｙ 第２のピーク

Claims (8)

  1. 第１の電極と、
    第２の電極と、
    第１のゲート電極と、
    第２のゲート電極と、
    第１の面と、前記第１の面と対向する第２の面を有し、前記第１の面の側に前記第１の電極及び前記第１のゲート電極とが設けられ、前記第２の面の側に前記第２の電極及び前記第２のゲート電極とが設けられた半導体層であって、
    第１の部分と、前記第１の部分と前記第１の面との間に設けられ前記第１の部分よりもキャリア濃度の高い第２の部分と、前記第２の部分と前記第１の面との間に設けられ前記第２の部分よりもキャリア濃度の低い第３の部分と、を有する第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、一部が前記第１のゲート電極と対向する第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、一部が前記第１のゲート電極と対向し、一部が前記第１の電極と接する第１導電形の第３の半導体領域と、
    前記第１の半導体領域と前記第２の面との間に設けられ、一部が前記第２のゲート電極と対向し、一部が前記第２の電極と接する第２導電形の第４の半導体領域と、
    前記第４の半導体領域と前記第２の面との間に設けられ、一部が前記第２のゲート電極と対向し、一部が前記第２の電極と接する第１導電形の第５の半導体領域と、
    と有する半導体層と、
    を備え、
    前記第１の面の法線の方向を第１の方向と定義し、前記第２の半導体領域から前記第４の半導体領域までの前記第１の方向の距離を第１の距離と定義し、前記第２の半導体領域から前記第２の部分のキャリア濃度分布の第１のピークまでの前記第１の方向の距離を第２の距離と定義した場合に、前記第２の距離は前記第１の距離の４分の１よりも大きく、前記第２の距離は前記第１の距離の４分の３よりも小さい、半導体装置。
  2. 前記第１のピークのキャリア濃度は、前記第１の部分のキャリア濃度及び前記第３の部分のキャリア濃度の１０倍以上である請求項１記載の半導体装置。
  3. 前記第１のピークのキャリア濃度は、１×１０１４ｃｍ－３以上１×１０１５ｃｍ－３以下である請求項１又は請求項２記載の半導体装置。
  4. 前記第２の部分のキャリア濃度分布の半値全幅は、５μｍ以上２０μｍ以下である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の半導体領域は、前記第１の部分と前記第２の面との間に設けられ前記第１の部分よりもキャリア濃度の高い第４の部分と、前記第４の部分と前記第２の面との間に設けられ前記第４の部分よりもキャリア濃度の低い第５の部分と、を有する請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記半導体層は、前記第１の半導体領域と前記第４の半導体領域との間に設けられ、前記第１の半導体領域よりもキャリア濃度の高い第１導電形の第６の半導体領域を有する請求項１記載の半導体装置。
  7. 前記第６の半導体領域のキャリア濃度分布の第２のピークのキャリア濃度は、前記第２の部分のキャリア濃度分布の前記第１のピークのキャリア濃度の１０倍以上である請求項６記載の半導体装置。
  8. 前記第２の部分のキャリア濃度分布の半値全幅は、前記第６の半導体領域のキャリア濃度分布の半値全幅よりも大きい請求項７記載の半導体装置。
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